CN100538449C - 液晶显示器 - Google Patents

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Abstract

提供了一种LCD，能够通过将整个尺寸和缺陷比例减为最小而减小，本LCD的LCD板包括驱动沿行方向延伸形成的栅极线的栅极驱动电路和驱动沿列方向延伸形成的数据线的线块选自电路。在LCD板上安置具有控制器、存储器、电平移位器、公共电压发生器、DC/DC转换器的集成驱动芯片。集成驱动芯片不仅驱动栅极驱动电路和行列选择电路，而且还控制LCD板的操作以显示图像。因而其配置减小了LCD板的结构和缺陷比例，并且其整体尺寸也减小。

Description

液晶显示器
技术领域
本发明总的涉及一种液晶显示器(LCD)，并尤其涉及一种能够通过缺陷比例被减到最小而减小整体尺寸的LCD。
背景技术
当前拥有的信息处理装置已经被迅速开发得具有各种结构、各种功能和更快的信息处理速度。在这些信息处理装置中处理的信息具有电信号形式。为了通过视觉确认信息处理装置中处理的信息，典型的做法是将显示装置设置为界面。
与传统的阴极射线管(CRT)相比，液晶显示器(LCD)有一定的优点，如重量轻、尺寸小、分辨率高和功耗低。另外，LCD很容易适于指定的环境并还能够显示全颜色范围。这些优点使得LCD能够取代CRT并成为下一代显示器中的亮点。
一般地，LCD采用两个基底，两个基底上分别具有电极和切换向电极施加的电源的薄膜晶体管TFT(TFT-LCD)。TFT-LCD可以包括非晶硅TFT-LCD(a-Si TFT-LCD)或多晶硅TFT-LCD(poly-Si TFT-LCD)。与a-Si TFT-LCD相比，poly-Si TFT-LCD具有低功耗和低价格的优点。但poly-Si TFT-LCD的缺点在于它有比较复杂的制造过程。因而poly-Si TFT-LCD主要用在小尺寸的显示装置、如移位电话中。另一方面，非晶硅-SiTFT LCD典型地用在大屏幕显示装置如笔记本电脑、LCD监视器、高清晰度(HD)电视接收器等中。
图1是根据常规技术的a-Si TFT-LCD的液晶显示板的简化示意图。
参见图1，a-Si TFT-LCD 50包括具有象素阵列的LCD板10，用于向LCD板10提供驱动信号的驱动印刷电路板36和42，以及将LCD板10电连接到驱动印刷电路板36和42的带式载体封装(TCP)32和38。
驱动印刷电路板36和42包括用于驱动形成在LCD板10中的多条数据线的数据印刷电路板36和用于驱动形成在LCD板10中的多条栅极线的栅极印刷电路板42。数据印刷电路板36经数据侧TCP 32连接到多条数据线连接端，栅极印刷电路板42经栅极侧TCP38连接到多条栅极线连接端。
根据COF(膜上芯片)技术，a-Si TFT-LCD有一个形成在数据侧TCP 32的数据驱动芯片34，并且还有通过COF形成在栅极侧TCP 38上的栅极驱动芯片40。
近来，已经通过在a-Si TFT-LCD和p-Si TFT-LCD中的玻璃基底上同时形成数据驱动电路和栅极驱动电路以及象素阵列而尽力地减少了组装过程的步骤数。
图2是表示根据常规技术的其上设置有数据和栅极驱动芯片的a-SiTFT-LCD板的简化示意图。
参见图2，a-Si TFT-LCD 90包括具有显示区60a和周边区60b的玻璃基底，显示区60a中形成有象素阵列，周边区60b与显示区60a相邻。在周边区60b上形成有多个数据驱动芯片61和多个栅极驱动芯片62。多个数据驱动芯片61中的每个输出端连接到多条数据线中的一对应数据线，并且多个栅极驱动芯片62中的每个输出端连接到多条栅极线中的一对应栅极线。数据和栅极驱动芯片61和62的输出端经挠性印刷电路板70连接到印刷集成电路板(未示出)。
挠性印刷电路板70包括控制驱动芯片71和公共电压发生器72。控制驱动芯片71分别向数据驱动芯片61和栅极驱动芯片62提供定时信号和图像数据信号。公共电压发生器72产生公共电压。
数据和栅极驱动芯片61和62形成在玻璃基底60上的结构由于驱动电路的集成化而降低了LCD的成本并还将功耗降到最低。但是，当在如图2所示的玻璃基底上形成多个驱动芯片时，出现几个问题。首先，当在玻璃基底上形成多个驱动芯片时，缺陷比例与形成在基底上的芯片数量成比例地增加。结果是因为即使多个驱动芯片中的单个芯片有故障LCD模块也不能够使用。此外，缺陷比例增加时，使得LCD的产量下降，LCD的加工时间变长，并且其生产率降低。
其次，从设备结构的观点看，由于在玻璃基底上安置多个芯片而增大了LCD的最终尺寸。这是因为要形成在玻璃基底上的图案数量随芯片数量的增加而增加，并且因而LCD板的尺寸不得不增大以获得形成该图案的空间。因此，在有限制尺寸要求的LCD中，不能实现所需的高分辨率。
第三，因为多个芯片形成在邻近LCD板的一侧部分中，LCD板的结构变得不平衡，并且LCD的总体大小变大。
第四，从透过LCD板的图像显示特性的观点看，由于多个芯片和玻璃基底之间的接触电阻而不能维持图像的均匀性。
发明内容
本发明的实施例提供一种能够减少形成液晶显示器所需的处理时间并减小总体尺寸的液晶显示器。
本发明的另一实施例提供一种具有集成驱动芯片的液晶显示器，其中集成电路芯片中的通道端与数据线兼容。
本发明的另一实施例提供了一种能够应用到具有高垂直分辨率的显示设备的液晶显示器。
本发明的另一实施例提供了一种能够增大有效显示面积的液晶显示器。
提供的液晶显示装置包括具有显示区和与显示区相邻的周边区中的第一基底，面对第一基底的第二基底，以及夹置在第一和第二基底之间的液晶。
第一基底包括多个开关器件、多个像素电极、多条栅极线、多条数据线、栅极驱动电路和集成驱动芯片。多个开关器件以矩阵形式形成在显示区中。在显示区中以矩阵形式地形成多个像素电极，并且多个像素电极中的每一个都连接到多个开关器件中每一个的第一电流电极。多条栅极线成行分布，并且多条栅极线中的每一条公共连接到多个开关器件中成行分布的开关器件的控制电极。多条数据线成列分布，并且多条数据线中的每一条共同连接到多个开关器件中成列分布的开关器件的第二电流电极。栅极驱动电路形成在周边区中的第一区中，多条栅极线的第一端延伸到该区并依次扫描多条栅极线。在周边区中的第二区中形成集成驱动芯片，多条数据线的第一端延伸到该区，响应于外图像数据和外控制信号向栅极驱动电路提供驱动控制信号，并且分别向多条数据线提供模拟信号。
在另一实施例中，提供了一种液晶显示装置，其包括具有显示区和邻近显示区的周边区中的第一基底，面对第一基底的第二基底，和夹置在第一和第二基底之间的液晶。
第一基底包括多个开关器件，多个像素电极，多条栅极线，多条数据线，栅极驱动电路，线块(line b1ock)选择电路和集成驱动芯片。多个开关器件以矩阵形式形成在显示区中。多个像素电极以矩阵形式形成在显示区中，并且多个像素电极中的每一个连接到多个开关器件中每个开关器件的第一电流电极。多个栅极线成行分布，并且多条栅极线中的每一条共同连接到多个开关器件中成行分布的开关器件的控制电极。多条数据线成列分布，并且多条数据线中的每一条共同连接到多个开关器件中成列分布的开关器件的第二电流电极。栅极驱动电流形成在周边区中的第一区中，多条栅极线的第一端延伸到该区并依次扫描多条栅极线。在周边区中的第二区中形成线块选择电路，多条数据线的第一端延伸到该区，接收以块为单元的模拟驱动信号，选择多条数据线的一个线块，并且将以块为单元的模拟驱动信号切换到选取线块的数据线。集成驱动芯片形成在第二区中，响应于外图像数据和外控制信号提供驱动控制信号给栅极驱动电路，并提供线块选择信号和以块为单元的模拟信号给线块选择电路。
集成驱动芯片包括：接口部分，用于联系外图像数据和外控制信号；存储器，用于储存外图像数据；源极驱动器，用于响应于从存储器中逐块读出的以块为单元的图像数据输出以块为单元的模拟驱动信号；电平移位器，移位驱动控制信号和线块选择信号的电平；和控制器，用于响应于从接口部分输入的外控制信号将外图像数据储存到存储器中，产生驱动控制信号和线块选择信号，向电平移位器提供驱动控制信号和线块选择信号，从存储器中逐块读取图像数据块并向源极驱动器提供逐块读出的图像数据。
集成驱动芯片还包括：公共电压发生器，用于产生公共电压并对形成在液晶板上的公共电极线提供公共电压；DC/DC转换器，用于接收外电压，上拉或下拉外电压，并向控制器、电平移位器、源极驱动器和公共电压发生器提供上拉或下拉外电压。
控制信号包括主时钟信号、水平同步信号、垂直同步信号、数据启动信号和模式选择信号，控制器响应于模式选择信号产生线块选择信号。
当块具有对应于1/2水平分辨率的大小时第一线块包括包括奇数条数据线、并且第二线块包括偶数条数据线。
线块选择电路包括多个第一选择晶体管和多个第二选择晶体管。第一选择晶体管中的每个第一电流电极连接到输出集成驱动芯片的模拟驱动信号的第一输出端中的一对应第一输出端，每个第二电流电极连接到奇数条数据线中的一对应奇数数据线，每个控制电极连接到输出第一线块选择信号的第二输出端中的一对应第二输出端。每个第一电流电极连接到第一输出端中的一对应第一输出端，每个第二电流电极连接到偶数条数据线中的一对应偶数数据线，并且每个控制电极连接到输出第二线块选择信号的第三输出端中的一对应第三输出端。
当块具有对应于1/3水平分辨率的大小时，第一线块包括(3n-2)条数据线，第二线块包括(3n-1)条数据线，第三线块包括(3n)条数据线，其中n是自然数。
线块选择电路包括多个第一选择晶体管，多个第二选择晶体管和多个第三选择晶体管。第一选择晶体管中的每个第一电流电极连接到输出集成驱动芯片的模拟驱动信号的第一输出端中的一对应第一输出端，每个第二电流电极连接到(3n-2)条数据线中的一对应(3n-2)数据线，并且每个控制电极连接到输出第一线块选择信号的第二输出端中的一对应第二输出端。每个第一电流电极连接到第一输出端中的一对应第一输出端，每个第二电流电极连接到(3n-1)条数据线中的一对应(3n-1)数据线，并且每个控制电极连接到输出第二线块选择信号的第三输出端中的一对应第三输出端。每个第一电流电极连接到第一输出端中的一对应第一输出端，每个第二电流电极连接到(3n)条数据线中的一对应(3n)数据线，并且每个控制电极连接到输出第三线块选择信号的第四输出端中的一对应第四输出端。
在另一实施例中，提供了一种液晶显示装置，该装置包括具有显示区和与显示区相邻的周边区中的第一基底，与第一基底面对的第二基底，和夹置在第一和第二基底之间的液晶。
第一基底包括多个开关器件，多个像素电极，多条栅极线，多条数据线，第一栅极驱动电路，第二栅极驱动电路，线块选择电路，和集成驱动芯片。多个开关器件以矩阵形式形成在显示区中，并且多个像素电极中的每一个连接到多个开关器件中的每个开关器件的第一电流电极。多条栅极线成行分布，并且多条栅极线中的每一条共同连接到多个开关器件中成行分布的开关器件的控制电极。多条数据线成列分布，多条数据线中的每一条共同连接到多个开关器件中成列分布的开关器件的第二电流电极。第一栅极驱动电路形成在周边区中的第一区中，多条栅极线的第一端延伸到该区，并且驱动多条栅极线中的奇数栅极线。第二栅极驱动电路形成在周边区中的第二区中，多条栅极线的第二端延伸到该区，驱动多条栅极线中的偶数栅极线，并经多条栅极线连接到第一栅极驱动电路，以便依次扫描多条栅极线。线块选择电路形成在周边区中的第三区，多条数据线的第一端延伸到该区，接收以块为单元的模拟驱动信号，选择多条数据线的一个线块，并将线块的模拟驱动信号切换到选取线块的数据线。集成驱动芯片形成在第三区中，响应于外图像数据和外控制信号对第一和第二栅极驱动电路提供驱动控制信号，并向线块选择电路提供线块选择信号和以块为单元的模拟信号。
在另一实施例中，提供了一种液晶显示装置，包括具有显示区和与显示区相邻的周边区中的第一基底，与第一基底面对的第二基底，和夹置在第一和第二基底之间的液晶。
第一基底包括多个开关器件，多个像素电极，多条栅极线，多条数据线，线块选择电路和集成驱动芯片。多个开关器件以矩阵形式形成在显示区中。多个像素电极以矩阵形式形成在显示区中，并且多个像素电极中的每一个连接到多个开关器件中的每个开关器件的第一电流电极。多条栅极线成行分布，并且多条栅极线中的每一条共同连接到多个开关器件中成行分布的开关器件的控制电极。多条数据线成列分布，多条数据线中的每一条共同连接到多个开关器件中成列分布的开关器件的第二电流电极。线块选择电路形成在周边区中，多条数据线的第一端延伸到该区，接收以块为单元的模拟驱动信号，选择多条数据线的一个线块，并将线块的模拟驱动信号切换到选取线块的数据线。集成驱动芯片形成在块选择电路所在的周边区中，接收外图像数据和外控制信号，对多条栅极线中的奇数栅极线提供第一栅极驱动信号，对其偶数栅极线提供第二栅极驱动信号，并对线块选择电路提供线块选择信号和以块为单元的模拟驱动信号。
集成驱动芯片包括：接口部分；存储器，用于储存外图像数据；源极驱动器；电平移位器；第一栅极驱动器；第二栅极驱动器和控制器。接口部分联系外图像数据和外控制信号。源极驱动器响应于从存储器中逐块读出的以块为单元的图像数据输出以块为单元的模拟驱动信号。电平移位器移位第一驱动控制信号、第二驱动控制信号和线块选择信号的电平。第一栅极驱动器响应于第一驱动控制信号对多条栅极线中的奇数栅极线提供第一栅极驱动信号。第二栅极驱动器响应于第二驱动控制信号对多条栅极线中的偶数栅极线提供第二栅极驱动信号。控制器响应于从接口部分输入的外控制信号将外图像数据储存到存储器中，产生第一和第二驱动控制信号和线块选择信号，给电平移位器提供第一和第二驱动控制信号及线块选择信号，从存储器中逐块读出图像数据，并对源极驱动器提供逐块读出的图像数据。根据前述的LCD，在显示区的周边区中只设置一个用于驱动LCD板的集成驱动芯片，由此减短处理时间，将缺陷比例减到最小并减小LCD板的总体尺寸。
另外，只通过一个过程形成线块选择电路和TFT晶体管，其中线块选择电路形成在显示区的周边区中，TFT晶体管形成在显示区中。通过线块选择电路以分时法驱动对应于一条线的像素数据。由此使得集成驱动芯片的通道端与数据线兼容。
另外，只通过一个过程形成栅极线驱动电路和TFT晶体管，其中栅极线驱动电路形成在显示区的周边区的左右侧，TFT晶体管形成在显示区中。栅极线驱动电路形成为Z字形，以便于栅极驱动电路对称地形成在周边区的左右侧。另外，可以将栅极线驱动电路应用到具有高垂直分辨率的LCD。
另外，在LCD板上设置集成驱动芯片，该芯片具有用于驱动多条栅极线的栅极驱动器和用于驱动多条数据线的源极驱动器，由此增大LCD板的有效显示区。
附图说明
通过下面结合附图对优选实施例的详细描述，本发明的上述目的及其它优点将变得更加清晰，其中：
图1是根据常规技术的a-Si TFT-LCD的液晶显示板的简化示意图；
图2是根据常规技术的a-Si TFT-LCD板的简化示意图，其中在a-SiTFT-LCD板上设置了数据和栅极驱动芯片；
图3是根据本发明实施例的LCD的分解透示意图；
图4是图3所示TFT基底的第一实施例示意图；
图5是图3所示TFT基底的第二实施例示意图；
图6是图3所示集成驱动芯片的第一实施例框图；
图7是根据本发明另一实施例的集成驱动芯片的第二实施例框图；
图8是选择性驱动分成两块的多条数据线的第一线块选择电路的电路图；
图9是图8所示第一线块选择性驱动电路的输出波形图；
图10是选择性驱动分成两块的多条数据线的第二线块选择电路的电路图；
图11是图10所示第二线块选择电路的输出波形图；
图12是选择性驱动分成四块的多条数据线的第三线块选择电路的电路图；
图13是图12所示第三线块选择电路的输出波形图；
图14是根据本发明第一实施例，图5所示的栅极驱动电路中第一移位寄存器的框图；
图15是图14所示第一移位寄存器的详细电路图；
图16是图14所示第一移位寄存器的输出波形图；
图17是根据本发明第二实施例，图5所示的栅极驱动电路中第二移位寄存器的框图；
图18是根据本发明第三实施例，图5所示的栅极驱动电路中第三移位寄存器的框图；
图19是图18所示第三移位寄存器的电路图；
图20是图3所示FPC的结构透示意图；
图21是根据本发明另一实施例的LCD板的示意图；
图22是图21中所示第一和第二栅极驱动电路的第四和第五移位寄存器的框图；
图23是图22所示的第四和第五移位寄存器的输出波形图；
图24是根据本发明另一实施例的LCD板示意图；
图25是图24所示集成驱动芯片的框图。
具体实施方式
现在详细描述在附图中表示的本发明的优选实施例示例的示范性优选实施例。下面结合附图详细描述本发明的实施例。
图3是根据本发明实施例的LCD的分解透示意图。
参见图3，LCD 500包括LCD板组件100，背光组件200、底座300和盖板400。
LCD组件100包括LCD板110、挠性印刷电路板(以下称作“FPC”)190和集成驱动芯片180。LCD板110包括做为下基底的TFT基底120，设置在TFT基底120上的彩色滤光片基底130，和液晶。液晶注入到TFT基底120和彩色滤光片基底130之间，并再密封液晶的注入口。在TFT基底120上设置一个显示单元阵列电路、栅极驱动电路和集成驱动芯片180。TFT基底120面对彩色滤光片基底130。集成驱动芯片180经FPC190电连接到外电路基底(未示出)。
在彩色滤光片基底130上形成RGB(红、绿、蓝)像素和透明的公共电极。
背光组件200包括灯光组件220、光导板240、一系列光学片260、反射板280和模框290。
图4是根据本发明的图3所示TFT基底的第一实施例示意图。
参见图4，TFT基底120被分成对应于彩色滤光片基底130的第一区和不对应于彩色滤光片基底130的第二区。第一区包括显示区和与显示区相邻的周边区。在显示区上分布多条沿行方向延伸的多条数据线DL和多条沿列方向延伸的栅极线GL。栅极驱动电路140集成在周边区的左侧并连接到多条栅极线GL。
在TFT基底120的第二区中分布用于控制LCD板110的操作的集成驱动芯片180。集成驱动芯片180从与LCD板110分开设置的外电路基底接收外图像数据信号181a和外控制信号181b。集成驱动芯片180对栅极驱动电路140提供驱动控制信号GC，并对多条数据线D1提供模拟驱动信号(或模拟像素数据)。集成驱动芯片180的第一和第二外连接端连接到FPC190，该FPC190电连接外电路基底和集成驱动芯片180。外图像数据信号181a经第一外连连接端输入，并且外控制信号181b经第二外连接端输入。
在集成驱动芯片180的多个输出端中，用于输出驱动控制信号GC中的每个输出端连接到栅极驱动电路140的一个对应输入端。每个通道端CH连接到多条数据线DL中对应的一个。另外，用于输出驱动控制信号输出GC的连接端还包括启动信号输出端、第一时钟信号输出端、第二时钟信号输出端、第一电源电压连接端和第二电源电压连接端。
图5是根据本发明图3所示TFT基底的第二实施例示意图。
参见图5，TFT基底120被分成对应于彩色滤光片基底130的第一区和不对应于彩色滤光片基底130的第二区。TFT基底120被分成对应于彩色滤光片基底130的第一区和不对应于彩色滤光片基底130的第二区。第一区包括显示区和与显示区相邻的周边区。在显示区上分布多条沿行方向延伸的数据线DL和多条沿列方向延伸的栅极线GL。栅极驱动电路140集成在与显示区相邻的周边区的左侧并栅极驱动电路140连接到多条栅极线GL。线块选择电路150集成在周边区的上侧并连接到多条数据线DL。
在TFT基底120的第二区中分布用于控制LCD板110的操作的集成驱动芯片180。集成驱动芯片180从与LCD板110分开设置的外电路基底接收外图像数据信号181a和外控制信号181b。集成驱动芯片180分别对栅极驱动电路140和多条数据线D1提供驱动控制信号GC和模拟驱动信号。集成驱动芯片180的第一和第二外连接端连接到FPC 190，该FPC190电连接外电路基底和集成驱动芯片180。外图像数据信号181a经第一外连连接端输入，并外控制信号181b经第二外连接端输入。
在集成驱动芯片180的多个输出端中，用于输出驱动控制信号GC中的每个输出端连接到栅极驱动电路140中的一个对应输入端。线块选择信号TG的输出端连接到栅极驱动电路140的控制端。每个通道端CH连接到线块选择电路150中的一个对应的输入端。线块选择电路150中的每个输出端连接到多条数据线DL中对应的一条。数据线DL的数量大于集成驱动芯片180的通道端CH的数量N倍，此处N是整数。
图6是图4和5中所示集成驱动芯片的第一实施例框图。
参见图6，集成驱动芯片180包括接口部分181、存储器183、源极驱动器185、电平移位器184、公共电压发生器186和控制器182。
接口部分181接收外图像数据信号181a和外控制信号181b，并且联系控制器182与外装置。接口部分181与CPU接口、视频图形板接口和多媒体Q接口兼容。
控制器182从接口部分181接收外图像数据信号181a和外控制信号181b，并且将外图像数据信号181a储存到存储器183中。外控制信号181b包括水平和垂直同步信号、主时钟信号、数据启动信号和模式选择信号。控制器182响应于模式选择信号产生线块选择信号TG。
另外，控制器182向电平移位器提供驱动控制信号GC和线块选择信号TG。驱动控制信号包括启动信号ST、第一时钟信号CK、第二时钟信号CKB、第一电源电压VSS和第二电源电压VDD。
另外，控制器182向源极驱动器85提供数字图像数据。即，控制器82逐块读出储存在存储器中的外图像数据信号181a，并向源极驱动器85提供外图像数据信号。
存储器83暂时储存从控制器182提供的外图像数据信号。存储器183逐帧或逐行储存外图像数据信号。如果把行存储器用作存储器83并从控制器82经360个通道提供外图像数据信号，则存储器83具有对应于两行、即360×3×6×2＝12.960位的存储容量。
源极驱动器185从存储器183逐块接收数字图像数据并逐块输出模拟驱动信号。源极驱动器185的每一个通道端CH连接到多个数据线DL中对应的一个。
电平移位器184移位来自控制器182的驱动控制信号GC和线块选择信号TG的电压电平，并输出电平移位的驱动控制信号GC和线块选择信号TG。电平移位驱动控制信号GC包括电平移位启动信号ST、电平移位第一时钟信号CK、电平移位第二时钟信号CKB、电平移位的第一电源电压VSS和电平移位的第二电源电压VDD。
公共电压发生器186对平行于液晶层而形成的公共电极线施加公共电压Vcom，以便维持液晶层的电压。
图7是图4和5所示集成驱动芯片的第二实施例框图。
参见图7，集成驱动芯片180包括接口部分181、存储器183、源极驱动器185、电平移位器184、公共电压发生器186、DC/DC转换器187和控制器182。
DC/DC转换器187接收从外电源(未示出)提供的第一DC电源电压187a，并对集成驱动芯片180中的一对应电路部分提供第二DC电源电压(AVDD，VSS，VDD和VCC)。一般地，DC/DC转换器187接收第一DC电压187a(约为7～12V)，并将第一DC电源电压转变为第二DC电源电压AVDD，VSS，VDD和VCC(约为5V)。
通过DC/DC转换器187转换的第二DC电源电压AVDD、VSS、VDD和VCC分别提供给源极驱动器185、电平移位器184、公共电压发生器186和控制器182。具体地说，DC/DC转换器187将模拟驱动电源电压AVDD提供给源极驱动器185和公共电压发生器186，并还对电平移位器184提供图像驱动电源电压VSS和VDD。数字驱动电源电压VCC提供给控制器182。
下面将参考附图介绍线块选择电路150(连接在集成驱动芯片180的通道端CH和多条数据线DL之间用于对多条数据线DL选择施加来自集成驱动芯片180的象素数据)。
图8是选择性驱动分成两块的数据线的第一线块选择电路的电路图，而图9是第一线块选择性驱动电路的模拟输出波形图。
参见图8，第一线块选择电路151形成在与TFT基底120相邻的周边区的上侧，并且对多条数据线(表注DL1～DL2m)周期性地逐块施加由集成驱动芯片180提供的模拟驱动信号。
特别是，第一线块选择电路151有2m条数据线并被分成第一和第二块BL1和BL2，每个有m条数据线。第一块BL1包括从DL1～D2Lm的m条奇数数据线，并且第二块BL2包括从DL2～DL2m的m条偶数数据线。
集成驱动芯片80的通道端CH1～CHm每个都共同连接到对应的成对数据线。例如，集成驱动芯片180的第一通道端CH1共同连接到第一和第二数据线DL1和DL2。
连接到通道端CH1～CHm以及奇数数据线DL1～DL2的第一线块选择电路151的第一块BL1包括由来自集成驱动芯片180的第一线块选择信号(TG1)驱动的第一选择晶体管SW1。相应地，连接到通道端CH1～CHm和偶数数据线DL2～DL2m的第二块BL2包括由来自集成驱动芯片180的第二线块选择信号(TG2)驱动的第二选择晶体管SW2。信号TG1和信号TG2交替处于逻辑高电平。即，信号TG1处于逻辑高电平，信号TG2处于逻辑低电平；逆之亦然。
当信号TG1处于逻辑高电平时，由此驱动第一选择晶体管SW1，并且来自通道端CH1～CHm的模拟驱动信号被提供给奇数数据线DL1～DL2m-1。相反，当信号TG2处于逻辑高电平时，由此驱动第二选择晶体管SW2，并且来自通道端CH1～CHm的模拟驱动信号被提供给偶数数据线DL2～DL2m。
如图9所示，当栅极线GL1～GLn被顺序驱动时，信号TG1和TG在多条栅极线GL1～GLn的每一条的作用周期(active period)中交替地为逻辑高电平。即，信号TG1在栅极线GL1～GLn整个作用周期的一半中处于逻辑高电平，之后，信号TG2在栅极线GL1～GLn的整个周期的剩下一半中维持在逻辑高电平。因而，当信号TG1处于逻辑高电平时，由此驱动第一选择晶体管SW1，并且模拟驱动信号提供给第一块BL1的数据线DL2m-1。另外，当信号TG2处于逻辑高电平时，由此驱动第二选择晶体管SW2，并且将模拟驱动信号施加到第二块BL2de的数据线DL2m。
另外，当信号TG1在第二栅极线GL2的作用周期中处于逻辑高电平时第一选择晶体管SW1被驱动，并且模拟驱动信号被提供给第一块BL1的数据线DL2m-1。当信号TG2处于逻辑高电平时，第二选择晶体管SW2被驱动，并且模拟驱动信号提供给第二块BL2的数据线DL2m。
图10是本实施例中选择性驱动分成三块的数据线的第二线块选择电路的电路图，图11是图10所示第二线块选择电路的模拟输出波形图。
参见图10，在邻近TFT基底120的周边区的上侧中形成第二线块选择电路152，并且对多条数据线(DL1～DL3m)逐块周期性地施加来自集成驱动芯片180的模拟驱动信号。
特别是，分别将第二线块选择电路152(具有3m条数据线)分成第一、第二和第三块BL1、BL2和BL3，每个块具有与其相连的m条数据线。第一块BL1包括高至第DL3m-2数据线的m条数据线(即，DL1，DL4，DL7等)。第二块BL2包括高至第DL3m-1数据线的m条数据线(即，DL2，DL5，DL8等)。第三块BL3包括高至第DL3m-数据线的m条数据线(即，DL3，DL6，DL9等)。集成驱动芯片180中的每个通道端CH1～CHm共同连接到对应组的三条数据线中。即，集成驱动芯片180的第一通道端CH1共同连接到第一、第二和第三数据线
(DL1，DL2，DL3)。
第二线块选择电路152的第一块BL1包括第一选择晶体管SW1，该晶体管连接到通道端CH1～CHm以及DL1～DL3m-2每条第三数据线，并且由来自集成驱动芯片180的第一线块选择信号(TG1)驱动。类似地，第二块BL2包括第二选择晶体管SW2，该晶体管连接到通道端CH1～CHm以及DL2～DL3m-1每条第三数据线，并且由来自集成驱动芯片180的第二线块选择信号(TG2)驱动。另外，第三块BL3包括第三选择晶体管SW3，该晶体管连接到通道端CH1～CHm以及DL3～DL3m每条第三数据线，并且由来自集成驱动芯片180的第三线块选择信号(TG3)驱动。如上所述，TG1、TG2和TG3交替地驱动到高电平。
当信号TG1处于逻辑高电平时，由此驱动第一选择晶体管SW1，并且因而来自通道端CH1～CHm的模拟驱动信号被提供给DL1，DL4，DL7，...DL3m。当信号TG2处于逻辑高电平时，由此驱动第二选择晶体管SW2，并且因而来自通道端CH1～CHm的模拟驱动信号被提供给DL2，DL5，DL8，...DL3m-1。最后，当信号TG3处于逻辑高电平时，由此驱动第三选择晶体管SW3，并且因而来自通道端CH1～CHm的模拟驱动信号被提供给DL3，DL6，DL9，...DL3m。
如图11所示，当由栅极线驱动电路140依次驱动栅极线GL1～GLn时，信号TG1、TG2和TG3在每条栅极线GL1～GLn的作用周期中依次处于逻辑高电平。即，信号TG1、TG2和TG3在栅极线GL1～GLn的1/3作用周期中处于逻辑高电平。
因此，当信号TG1在第一栅极线GL1的作用周期中处于逻辑高电平时，第一选择晶体管SW1被驱动，并且模拟驱动信号被提供给第一块BL1的数据线DL3m-2。同样，当信号TG2处于逻辑高电平时，第二选择晶体管SW2被驱动，并且模拟驱动信号被提供给第二块BL2的数据线DL3m-1。另外，当信号TG3处于逻辑高电平时，第三选择晶体管SW3被驱动，并且模拟驱动信号被提供给第三块BL3的数据线DL3m。
当信号TG1在第二栅极线GL2的作用周期中处于逻辑高电平时，第一选择晶体管SW1被驱动，并且模拟驱动信号被提供给第一块BL1的数据线DL3m-2。同样，当信号TG2处于逻辑高电平时，第二选择晶体管SW2被驱动，并且模拟驱动信号被提供给第二块BL2的数据线DL3m-1。当信号TG3处于逻辑高电平时，第三选择晶体管SW3被驱动，并且模拟驱动信号被提供给第三块BL3的数据线DL3m。
图12是选择性驱动分成四块的多条数据线的第三线块选择电路的电路图，而图13是图12所示第三线块选择电路的模拟输出波形图。
参见图12，第三线块选择电路153形成在与TFT基底120相邻的周边区的上侧，并且将来自集成驱动芯片180的模拟驱动信号周期性地逐块施加到多条数据线(DL1～DL4m)。
特别是，第三线块选择电路153(有4m条数据线)被分成第一、第二、第三和第四块BL1、BL2、BL3和BL4，每都有与其相连的m条数据线。第一块BL1包括高至第DL4m-3的m条数据线(即，DL1，DL5，DL9等)。第二块BL2包括高至第DL4m-2的m条数据线(即，DL2，DL6，DL10等)。第三块BL3包括高至第DL4m-1的m条数据线(即，DL3，DL7，DL11等)。第四块BL4包括高至第DL4m的m条数据线(即，DL4，DL8，DL12等)。集成驱动芯片180中的每个通道端CH1～CHm共同连接到对应组中的四条数据线。即，集成驱动芯片180的第一通道端CH1共同连接到DL1，DL2，DL3和DL4。
第三线块选择电路153的第一块BL1包括第一选择晶体管SW1，该晶体管连接到通道端CH1～CHm以及DL1～DL4m-3每条第四数据线，并且由来自集成驱动芯片180的第一线块选择信号(TG1)驱动。类似地，第二块BL2包括第二选择晶体管SW2，该晶体管连接到通道端CH1～CH4m以及DL2～DL4m-2每条第四数据线，并且由来自集成驱动芯片180的第二线块选择信号(TG2)驱动。第三块BL3包括第三选择晶体管SW3，该晶体管连接到通道端CH1～CHm以及DL3～DL4m-1每条第四数据线，并且由来自集成驱动芯片180的第三线块选择信号(TG3)驱动。第四块BL4包括第四选择晶体管SW4，该晶体管连接到通道端CH1～CHm以及DL4～DL4m每条第四数据线，并且由来自集成驱动芯片180的第四线块选择信号(TG4)驱动。如同后面所述，TG1、TG2、TG3和TG4交替地驱动到高电平。
当信号TG1处于逻辑高电平时，第一选择晶体管SW1被驱动，并且模拟驱动信号从通道端CH1～CHm被提供给第一块DL1、DL5、DL9、...、DL4m-3。当信号TG2处于逻辑高电平时，第二选择晶体管SW2被驱动，并且模拟驱动信号从通道端CH1～CHm被提供给DL2、DL6、DL10、...DL4m-2。当信号TG3处于逻辑高电平时，第三选择晶体管SW3被驱动，并且模拟驱动信号从通道端CH1～CHm被提供给DL3、DL3、DL11、...DL4m-1。当信号TG4处于逻辑高电平时，第四选择晶体管SW4被驱动，并且模拟驱动信号从通道端CH1～CHm被提供给DL4、DL8、DL12、...DL4m。
如图13所示，当栅极线GL1～GLn被栅极线驱动电路140依次驱动时，每个信号TG1、TG2、TG3和TG4在栅极线GL1～GLn的作用周期中依次处于逻辑高电平。即，信号TG1、TG2、TG3和TG4在GL1～GLn栅极线的1/4作用周期中处于逻辑高电平。
因此，当在第一栅极线GL1的作用周期中信号TG1处于逻辑高电平时，第一选择晶体管SW1被驱动，并且模拟驱动信号被提供给第一块BL1的数据线DL4m-3。当信号TG2处于逻辑高电平时，第二选择晶体管SW2被驱动，并且模拟驱动信号被提供给第二块BL4m-2的数据线DL4m-2。另外，当信号TG3处于逻辑高电平时，第三选择晶体管SW3被驱动，并且模拟驱动信号被提供给第三块BL3的数据线DL4m-1。当信号TG4处于逻辑高电平时，第四选择晶体管SW4被驱动，并且模拟驱动信号被提供给第四块BL4的数据线DL4m。
当信号TG1在第二栅极线GL2的作用周期中处于逻辑高电平时，第一选择晶体管SW1被驱动，并且模拟驱动信号被提供给第一块BL1的数据线DL4m-3。同样，当信号TG2处于逻辑高电平时，第二选择晶体管SW2被驱动，并且模拟驱动信号被提供给第二块BL2的数据线DL4m-2。另外，当信号TG3处于逻辑高电平时，第三选择晶体管SW3被驱动，并且模拟驱动信号被提供给第三块BL3的数据线DL4m-1。当信号TG4处于逻辑高电平时，第四选择晶体管SW4被驱动，并且模拟驱动信号被提供给第三块BL3的数据线DL4m。
如图8～13所示，虽然每个实施例的集成驱动芯片180的通道端(CH1～CHm)数量相同，为m个，但也能够通过增加共同连接到通道端CH1～CHm的数据线的数量(如2，3，4或更多)向多条数据线提供模拟驱动信号。因而可以实现不同的LCD500的分辨率。使用的数据线的具体数量根据模拟驱动信号的充电时间决定。但是，当主时钟信号被分为3、4、5或更多段以便提高LCD500的分辨率时，充电时间减短。因此希望LCD 500的分辨率提高，同时考虑到模拟驱动信号的充电时间。
以下将参看附图详细描述与LCD板相邻的周边区左侧中形成的栅极驱动电路140。
图14是根据本发明第一实施例图5所示的栅极驱动电路中第一移位寄存器的框图，图15是图14所示第一移位寄存器的详细电路图。图16是图15所示每级模拟的输出波形图；
参见图14，栅极驱动电路140包括包含多个级联级(SRC1～SRCn)的第一移位寄存器141。换言之，每级的输出端OUT连接到下一级的输入端。第一移位寄存器141的n级对应于GL1～GLn的栅极线，另外还有一个模拟级SRCn+1。每个级有输入端IN、输出端OUT、控制端CT、时钟信号输入端CK、第一电源电压端VSS和第二电源电压端VDD。
第一级SRC1的输入端接收启动信号ST。启动信号ST是一个与来自图5所示控制器181的垂直同步信号VSYN同步的脉冲信号。
各级中的每个输出端OUT1～OUTn连接到对应的栅极线GL1～GLn。奇数级SRC1和SRC3接收第一时钟信号CK，并且偶数级SRC2和SRC4接收第二时钟信号CKB。第一时钟信号CK和第二时钟信号CKB具有彼此相反的相位。
下一级SRC2、SCR3和SRC4的输出信号OUT2、OUT3和OUT4分别输入到级SRC1、SRC2和SRC3的各个控制端CT做为控制信号。换言之，输入到控制端CT的控制信号用于将前一级输出的信号下拉到逻辑低电平。
因而，因为在逻辑高电平的作用周期中依次产生各个级的输出信号，所以选取对应于各个输出信号的作用周期的栅极线。
参见图15，图中示出了第一移位寄存器141的一个示范级的电路图。可以看到，第一移位寄存器141中的每个级包括上拉部分142、下拉部分144、上拉驱动部分146和下拉驱动部分148。
上拉部分142包括第一NMOS晶体管NT1，该晶体管具有连接到时钟信号输出端的漏极、连接到第三节点N3的栅极和连接到输出端OUT的源极。
下拉部分144包括第二NMOS晶体管NT2，该晶体管具有连接到输出端OUT的漏极、连接到第四节点N4的栅极和连接到第一电源电压VSS的源极。
上拉部分146包括电容器C和NMOS晶体管NT3、NT4和NT5。电容器C连接在第三节点N3和输出端OUT之间。第三NMOS晶体管NT3的漏极连接到第二电源电压VDD，NT3的栅极连接到输入端IN，并且NT3的源极连接到第三节点N3。第四晶体管NMOS晶体管NT4的漏极连接到第三节点N3，NT4的栅极连接到控制端CT，NT4的源极连接到第一电源电压VSS。第五NMOS晶体管NT5的漏极连接到第三节点N3，NT5的栅极连接到第四节点N4，并且NT5的源极连接到第一电源电压VSS。第三NMOS晶体管NT3包含的通道宽度约超过第五NMOS晶体管NT5的两倍。
下拉驱动部分148包括第六和第七NMOS晶体管NT6和NT7。第六NMOS晶体管NT6的漏极和栅极共同连接到第二电源电压VDD，NT6的源极连接到第四节点N4。第七NMOS晶体管NT7的漏极连接到第四节点N4，NT7的栅极连接到第三节点N3，并且NT7的源极连接到第一电源电压VSS。第六NMOS晶体管NT6大小约超过七NMOS晶体管NT7的十六倍。
如图16所示，当第一和第二时钟信号CK和CKB以及启动信号ST一起提供给移位寄存器170时，第一级SRC1延迟转变为逻辑高电平的第一时钟信号CK的作用持续一预定的时间，直到启动信号ST的上升边缘。由此，一旦CK从逻辑低电平升为逻辑高电平、随后ST从逻辑低电平到逻辑高电平，延迟的第一输出信号OUT1即经输出端OUT输出。类似地，第二级SRC2延迟从低辑电平转变为逻辑高电平的第二时钟信号CKB的作用，直到第一级SRC1的第一输出信号OUT1的上升边缘。由此经输出端OUT输出延迟的第二输出信号OUT2。由此经各个级的输出端OUT依次产生第一至第N输出信号OUT1～OUTn。
图17是根据本发明第二实施例，图5所示的栅极驱动电路中第二移位寄存器的框图。
参见图17，栅极驱动电路140包括包含多个级联级(SRC1～SRCn)的第二移位寄存器142。换言之，每级的输出端OUT连接到下一级的输入端IN。第二移位寄存器142具体地包括对应于栅极线GL1～GLn的n级，并且还包括一个模拟(dUmmy)级SRCn+1。在一个帧周期中依次操作每个级时，n条栅极线GL1～GLn被依次扫描。
模拟级SRCn+1对第N级SRCn的控制端CT提供控制信号，并且做为最后一级工作。但因为模拟级之后没有下一级，所以因为模拟级SRCn+1的控制端CT保持在浮动态，否则模拟级SRCn+1将处于不稳定状态。
因而，为了防止模拟级SRCn+1在不稳定的状态下工作，将模拟级SRCn+1的控制端CT连接到启动信号输入端以用于接收启动信号ST。即，模拟级SRCn+1经控制端CT接收启动信号ST做为控制信号。
操作中，当对第一级SRC1的启动信号输入端施加逻辑高电平驱动信号时(为了在一帧结束之后执行下一帧)，也对模拟级SRCn+1的控制端CT施加启动信号做为其控制信号。这样做，通过使模拟级SRCn+1的控制端CT连接到第一级SRC1的输入端IN而防止模拟级SRCn+1在不稳定状态下工作。另外，如图18所示，模拟级SRCn+1的控制端CT可以交替地连接到前一级SRCn以防止模拟级SRCn+1在不稳定状态下工作。
更具体地说，图18是根据本发明第三实施例，图5所示的栅极驱动电路中第三移位寄存器的框图，图19是图18所示第三移位寄存器的电路图。
参见图18，栅极驱动电路140包括包含多个级联级(SRC1～SRCn)的第三移位寄存器143。再者，每级的输出端OUT连接到下一级的输入端IN和前一级的控制端CT。第三移位寄存器143包括对应于栅极线GL1～GLn的n级，并且还包括一个模拟级SRCn+1。模拟级SRCn+1对第N级SRCn的控制端CT提供控制信号，并且做为最后一级工作。但因为模拟级之后没有下一级，所以模拟级SRCn+1的控制端CT连接到第N级SRCn的第四节点N4。
下面将参看图19描述在第四节点N4处的电位。
当从第N级SRCn向下一级SRCn+1的输入端IN施加前一级的输出信号时，NMOS晶体管NT7导通。因此，第四节点N4的电位下降到第一电源电压VSS电平。
虽然NMOS晶体管N7导通，但第四节点N4维持第一电源电压VSS，因为NMOS晶体管N6比NMOS晶体管N7大十六倍。当模拟级SRCn+1的输出信号(也提供给第N级SRCn的控制端CT)达到阈值电压电平时，NMOS晶体管NT7关断。此时，只有第二电源电压VDD经NMOS晶体管NT6施加给第四节点N4。因此，第四节点N4的电位从第一电源电压VSS电平上升到第二电源电压VDD电平。
当模拟级SRCn+1的输出信号降到低电平时，NMOS晶体管NT4关断。但第四节点N4仍有一个处于第二电源电压VDD的偏压电平，因为第二电源电压VDD通过启动的晶体管NT6施加到第四节点N4。
第四节点N4连接到模拟级SRCn+1的控制端CT，使得模拟级SRCn+1的第四NMOS晶体管N4由于第四节点N4的电位导通。因而，模拟级SRCn+1的输出端输出的信号状态改变为关断电压，并且模拟级SRCn+1能够在稳态下工作。
因为模拟级SRCn+1的控制端CT连接到第N级SRCn的第四节点N4，所以不需要单独的线将第一级SRC1的输入端IN电连接到模拟级SRCn+1的控制端CT。
图20是图3所示的FPC只有一个图案层的结构透示意图。
参见图20，FPC190包括一个与LCD板110分开设置的电路基底和多个将电路基底电连接到LCD板110的图案。FPC190执行一种将电路基底产生的信号提供给集成驱动芯片180的操作。
集成驱动芯片180接收外图像数据信号和外控制信号181b。具体地说，外控制信号181b包括垂直和水平同步信号VSYNC和HSYNC以及主时钟信号MCLK。
当在LCD板110中设置集成驱动芯片180时，经FPC施加到LCD板110的信号数量下降，由此减少形成在FPC190中的图案191a的数量。因此，可以形成的FPC190只有一个图案层。
图案191a形式在FPC190的第一膜191上，并且由面对第一膜191的第二膜192覆盖。
图21是根据本发明另一实施例的LCD板的示意图。图22是图21中所示第一和第二栅极驱动电路的第四和第五移位寄存器的框图，图23是图22所示移位寄存器的输出波形图。
参见图21，TFT基底120被分成对应于彩色滤光片基底的30的第一区和不对应于彩色滤光片基底130的第二区。第一区包括显示区和与显示区相邻的周边区。在显示区上分布有多条沿行方向延伸的数据线D1和多条沿沿列方向延伸的栅极线GL。第一和第二栅极驱动电路160和170分别集成在周边区的左右侧中。连接到多条栅极线GL中奇数栅极线的第一栅极驱动电路160设置在周边区的左侧。连接到多条栅极线GL中偶数栅极线的第二栅极驱动电路70设置在周边区的右侧中。在与显示区相邻的周边区的上侧设置连接到多条数据线的线块选择电路150。
在TFT基底120的第二区中，分布有用于控制LCD板110的操作的集成驱动芯片180。集成驱动芯片180从与LCD板110分开设置的外电路基底接收外图像数据信号和外控制信号。集成驱动芯片180分别提供控制第一和第二栅极驱动电路160和170的第一和第二驱动控制信号GC1和GC2。第一和第二驱动控制信号GC1、GC2还对多条数据线DL的每条提供模拟驱动信号。
在集成驱动芯片180中的每个输出端中，用于输出第一和第二驱动控制信号GC1和GC2中的每个输出端连接到第一和第二栅极驱动电路160和170中的一对应输出端。另外，用于输出线块选择信号TG的输出端连接到线块选择电路150的控制端。每个通道端CH连接到线块选择电路150中的一对应输入端，并且线块选择电路150中的每个输出端连接到多条数据线DL中的一对应数据线。
特别是，第一驱动控制信号GC1包括启动信号ST、第一时钟信号CK、第一电源电压VOFF或VSS以及第二电源电压VON或VDD。第二驱动控制信号GC2包括第二时钟信号CKB、第一电源电压VODD或VSS以及第二电源电压VON或VDD。
参见图22，第一栅极驱动电路160包括第一移位寄存器161。第一移位寄存器161设置在显示区的周边区的左侧，奇数栅极线GL1～GLn-1延伸到该区。第一移位寄存器161中的每个输出端OUT1～OYTn-1连接到奇数栅极线GL1～GLn-1。第二栅极驱动电路170包括第二移位寄存器171。第二移位寄存器171设置在显示区的周边区的右侧，偶数栅极线GL2～GLn延伸到该区。第二移位寄存器171中的每个输出端OUT2～OUTn连接到偶数栅极线GL2～GLn。
从第一移位寄存器161的第i级SRCi输出的信号经第i栅极线GLi施加到设置在周边区右侧的第二移位寄存器171第j级SRCj的输入端Inj。同时，从第一移位寄存器161的第i级SRCi输出的信号施加到第j级SRCj-1的控制端CTj-1做为控制信号。另外，从第二移位寄存器171的第j级SRCj输出的信号施加到第一移位寄存器161第(i+1)级SRCj+1的输入端Ini+1控制端；同时，施加到第一移位寄存器161的第i级SRCi的控制端CTi做为控制信号。第一移位寄存器161的最后一级SRCn+1做为模拟级工作，并对最后一级SRCn的控制端CTn提供控制信号。
参见图23，由启动信号ST依次移位奇数栅极线GL1～GLn-1和偶数栅极线GL2～GLn。与第一和第二时钟信号CK和CKB同步地交替扫描奇数栅极线GL1～GLn-1和偶数栅极线GL2～GLn。
在包含于一个水平行中的多个像素中，每个奇数像素由奇数栅极线GL1～GLn-1中的一对应栅极线操作，并且每个偶数像素由偶数栅极线GL2～GLn中的一对应栅极线操作。
同时操作栅极线GL1和GL2以驱动包含在一个水平行中的所有像素，由此将栅极线的数量增大2倍。因此，当LCD板120包括160个水平行时，320条数据线用于操作160个水平行。
根据上述栅极驱动法，水平方向两个水平相邻的TFT晶体管共同连接到单条数据线，并且还连接到彼此分开的两行。虽然像素设置在同一水平行，但奇数像素由第一栅极驱动电路160充电，偶数像素则由第二栅极驱动电路170充电。偶数像素的充电晚于奇数像素充电一个时钟周期。
图24是根据本发明另一实施例的LCD板示意图。
参见图24，TFT基底121被分成对应于彩色滤光片基底130的第一区和不对应于彩色滤光片基底130的第二区。第一区包括显示区和与显示区相邻的周边区。在显示区上分布有多条沿行方向延伸的数据线DL和多条沿列方向延伸的栅极线。线块选择电路150集成在与显示区相邻的周边区的上侧以驱动多条数据线DL。
在TFT基底120的第二区中，分布一个用于控制LCD板110的操作的集成驱动芯片200。具体地说，集成驱动芯片200接收来自与LCD板110分开设置的外电路基底的外图像数据信号和外控制信号181b。然后，集成驱动芯片180输出第一栅极驱动信号GD1以驱动奇数栅极线GLn-1，并输出第二栅极驱动信号GD2以驱动偶数栅极线GLn。另外，集成驱动芯片180还分别对多条数据线DL提供模拟驱动信号。
集成驱动芯片200上用于输出第一栅极驱动信号GD1中的每个输出端连接到奇数栅极线GLn-1中的一对应栅极线，并且用于输出第二栅极驱动信号GD2中的每个输出端连接到偶数栅极线GLn中的一对应栅极线。集成驱动芯片200中的每个通道端CH连接到线块选择电路150中的一对应输入端，并且从集成驱动芯片200输出的选择信号TG施加到线块选择电路150。
图25是图24所示集成驱动芯片的框图。下文中执行与图7所示元件相同功能的元件具有与图7中相同的标号，元件的功能不再赘述。
参见图25，集成驱动芯片200包括接口部分181、存储器183、源极驱动器185、电平移位器184、第一栅极驱动器188、第二栅极驱动器189和控制器182。
控制器182对电平移位器184提供第一和第二驱动控制信号GC1和GC2以及线块选择信号TG。第一和第二驱动控制信号GC1和GC2包括启动信号St、第一时钟信号CK、第二时钟信号CKB、第一电源电压VSS和第二电源电压VDD。
电平移位器184移位第一和第二驱动控制信号GC1和GC2的电平，并对第一和第二栅极驱动器188和189提供电平移位的第一和第二驱动控制信号GC1和GC2。
第一栅极驱动器188响应于第一驱动控制信号GC1输出第一栅极驱动信号GD1，由此通过第一栅极驱动信号GD1驱动奇数栅极线GLn-1。另外，第二栅极驱动器189响应于第二驱动控制信号GC2输出第二栅极驱动信号GD2，由此通过第二栅极驱动信号GD2驱动偶数栅极线GLn。
另外，集成驱动芯片200包括公共电压发生器186和DC/DC转换器187。公共电压发生器186产生公共电压并将公共电压施加给形成在LCD板110上的公共电极线。DC/DC转换器187接收来自外部源(未示出)的DC电源电压187a，转变DC电源电压187a的电平，并将转变的DC电源电压187a分别提供给控制器182、电平移位器184、源极驱动器185和公共电压发生器186。
虽然以上参考实施例描述了本发明，但应该理解，很多改型和变化对于本领域的技术人员来说是显而易见的。因此本发明的实施例将包括所有落在本发明权利要求所限定的实质和范围内的改型和变化。

Claims (25)

1.一种液晶显示装置，包括：
具有显示器和与显示区相邻的周边区中的第一基底；
面对第一基底的第二基底；和
夹置在第一和第二基底之间的液晶，
其特征在于第一基底还包括：
多个开关器件，以矩阵形式形成的显示区中；
多个像素电极，以矩阵形式地形成在显示区中，多个像素电极中的每一个都连接到多个开关器件中每一个的第一电流电极；
成行分布的多条栅极线，多条栅极线中的每一条公共连接到多个开关器件中成行分布的开关器件的控制电极；
成列分布的多条数据线，多条数据线中的每一条共同连接到多个开关器件中成列分布的开关器件的第二电流电极；
栅极驱动电路，形成在周边区中的第一区中，多条栅极线的第一端延伸到该区，用于依次扫描多条栅极线；以及
集成驱动芯片，形成在周边区中的第二区中，多条数据线的第一端延伸到该区，用于响应于外图像数据和外控制信号向栅极驱动电路提供驱动控制信号，并且分别向多条数据线提供模拟信号，
其中所述驱动控制信号包括启动信号、第一时钟信号和第二时钟信号，以及
所述栅极驱动电路包括包含多个级联级的移位寄存器，多个级联级具有第一级，启动信号施加到第一级的输入端，并且移位寄存器利用每一级的输出端输出的输出信号依次选自多条栅极线，
每一级还包括：
输出端，连接到对应的栅极线；
上拉装置，配置为对输出端提供第一和第二时钟信号中的一对应时钟信号；
下拉装置，配置为对输出端提供第一电源电压；
输入端，连接到与前一级的输出端连接的栅极线；
控制端，连接到与下一级输出端连接的栅极线；
时钟端，对应的时钟信号输入该端；
上拉驱动装置，连接到上拉装置的输入节点，用于响应于从输入端输入的输入信号的上升边缘通过对电容器充电而导通上拉装置，并且响应于驱动信号的上升边缘通过将电容器放电而关断下拉装置，其中驱动信号是从控制端输入，用于驱动连接到下一级的栅极线；和
下拉驱动装置，连接到下拉装置的输入节点并连接到上拉装置的输入节点，用于响应于用于驱动连接到下一级的栅极线的驱动信号关断下拉装置和导通下拉装置。
2.一种液晶显示装置，包括：
具有显示区和邻近显示区的周边区中的第一基底；
面对第一基底的第二基底；和
夹置在第一和第二基底之间的液晶，
其特征在于第一基底还包括：
多个开关器件，以矩阵形式形成在显示区中；
多个像素电极，以矩阵形式形成在显示区中，多个像素电极中的每一个都连接到多个开关器件中每个开关器件的第一电流电极；
成行分布的多条栅极线，多条栅极线中的每一条共同连接到多个开关器件中成行分布的开关器件的控制电极；
成列分布的多条数据线，多条数据线中的每一条共同连接到多个开关器件中成列分布的开关器件的第二电流电极；
栅极驱动电路，形成在周边区中的第一区中，多条栅极线的第一端延伸到该区，用于依次扫描多条栅极线
线块选择电路，形成在周边区中的第二区中，多条数据线的第一端延伸到该区，用于接收以块为单元的模拟驱动信号，选择多条数据线的一个线块，并且将以块为单元的模拟驱动信号切换到选取线块的数据线；和
集成驱动芯片，形成在第二区中，用于响应于外图像数据和外控制信号提供驱动控制信号给栅极驱动电路，并提供线块选择信号和以块为单元的模拟信号给线块选择电路，
其中所述驱动控制信号包括启动信号、第一时钟信号和第二时钟信号，以及
所述栅极驱动电路包括包含多个级联级的移位寄存器，多个级联级具有第一级，启动信号施加到第一级的输入端，并且移位寄存器利用每一级的输出端输出的输出信号依次选自多条栅极线，
每一级还包括：
输出端，连接到对应的栅极线；
上拉装置，配置为对输出端提供第一和第二时钟信号中的一对应时钟信号；
下拉装置，配置为对输出端提供第一电源电压；
输入端，连接到与前一级的输出端连接的栅极线；
控制端，连接到与下一级输出端连接的栅极线；
时钟端，对应的时钟信号输入该端；
上拉驱动装置，连接到上拉装置的输入节点，用于响应于从输入端输入的输入信号的上升边缘通过对电容器充电而导通上拉装置，并且响应于驱动信号的上升边缘通过将电容器放电而关断下拉装置，其中驱动信号是从控制端输入，用于驱动连接到下一级的栅极线；和
下拉驱动装置，连接到下拉装置的输入节点并连接到上拉装置的输入节点，用于响应于用于驱动连接到下一级的栅极线的驱动信号关断下拉装置和导通下拉装置。
3.如权利要求2所述的装置，其特征在于集成驱动芯片包括：
接口部分，用于联系外图像数据和外控制信号；
存储器，用于储存外图像数据；
源极驱动器，用于响应于从存储器中逐块读出的以块为单元的图像数据输出以块为单元的模拟驱动信号；
电平移位器，移位驱动控制信号和线块选择信号的电平；和
控制器，用于响应于从接口部分输入的外控制信号将外图像数据储存到存储器中，产生驱动控制信号和线块选择信号，向电平移位器提供驱动控制信号和线块选择信号，从存储器中逐块读取图像数据块并向源极驱动器提供逐块读出的图像数据。
4.如权利要求3所述的装置，其特征在于存储器逐帧储存外图像数据信号。
5.如权利要求3所述的装置，其特征在于存储器按每两行储存外图像数据信号。
6.如权利要求3所述的装置，其特征在于接口部分与CPU接口、视频图形板接口和多媒体Q接口兼容。
7.如权利要求3所述的装置，其特征在于集成驱动芯片还包括：
公共电压发生器，用于产生公共电压并对形成在液晶板上的公共电极线提供公共电压；
DC/DC转换器，用于接收外电压，转换外电压，上拉或下拉外电压，并向控制器、电平移位器、源极驱动器和公共电压发生器提供经转换的外电压。
8.如权利要求2所述的装置，其特征在于外图像数据总共有18位并行数据，该18位数据包括红、绿和蓝各6位，并且外控制信号包括主时钟信号、水平同步信号、垂直同步信号、数据启动信号。
9.如权利要求8所述的装置，其特征在于外控制信号还包括模式选择信号，并且控制器响应于模式选择信号产生线块选择信号。
10.如权利要求2所述的装置，其特征在于该块具有对应于选自1/1、1/2、1/3和1/4水平分辨率其中之一的大小。
11.如权利要求10所述的装置，其特征在于当该块具有对应于1/2水平分辨率时第一线块包括奇数条数据线并且第二线块包括偶数条数据线。
12.如权利要求11所述的装置，其特征在于线块选择电路包括：
多个第一选择晶体管，第一选择晶体管中的每个第一电流电极连接到输出集成驱动芯片的模拟驱动信号的第一输出端中的一对应第一输出端，每个第二电流电极连接到奇数条数据线中的一对应奇数数据线，每个控制电极连接到输出第一线块选择信号的第二输出端中的一对应第二输出端；和
多个第二选择晶体管，每个第一电流电极连接到第一输出端中的一对应第一输出端，每个第二电流电极连接到偶数条数据线中的一对应偶数数据线，并且每个控制电极连接到输出第二线块选择信号的第三输出端中的一对应第三输出端。
13.如权利要求10所述的装置，其特征在于当块具有对应于1/3水平分辨率的大小时，第一线块包括(3n-2)条数据线，第二线块包括(3n-1)条数据线，第三线块包括(3n)条数据线，其中n是自然数。
14.如权利要求13所述的装置，其特征在于线块选择电路包括：
多个第一选择晶体管，第一选择晶体管中的每个第一电流电极连接到输出集成驱动芯片的模拟驱动信号的第一输出端中的一对应第一输出端，每个第二电流电极连接到(3n-2)条数据线中的一对应(3n-2)数据线，并且每个控制电极连接到输出第一线块选择信号的第二输出端中的一对应第二输出端；
多个第二选择晶体管，每个第一电流电极连接到第一输出端中的一对应第一输出端，每个第二电流电极连接到(3n-1)条数据线中的一对应(3n-1)数据线，并且每个控制电极连接到输出第二线块选择信号的第三输出端中的一对应第三输出端；和
多个第三选择晶体管，每个第一电流电极连接到第一输出端中的一对应第一输出端，每个第二电流电极连接到(3n)条数据线中的一对应(3n)数据线，并且每个控制电极连接到输出第三线块选择信号的第四输出端中的一对应第四输出端。
15.如权利要求2所述的装置，其特征在于上拉驱动装置包括：
电容器，连接在上拉装置的输入节点和输出端之间；
第一晶体管，其漏极连接到第二电源电压，其栅极连接到输入端，其源极连接到上拉装置的输入节点；
第二晶体管，其漏极连接到上拉装置的输入节点，其栅极连接到控制端，其源极连接到第一电源电压；和
第三晶体管，其漏极连接到上拉装置的输入节点，其栅极连接到下拉装置的输入节点，其源极连接到第一电源电压。
16.如权利要求2所述的装置，其特征在于下拉驱动装置包括：
第四晶体管，其漏极和栅极连接到第二电源电压，其源极连接到下拉装置的输入节点；和
第五晶体管，其漏极连接到下拉装置的输入节点，其栅极连接到下拉装置的输入节点，其源极连接到第一电源电压。
17.如权利要求2所述的装置，其特征在于移位寄存器最后一级的控制端连接到第一级的输入端。
18.如权利要求2所述的装置，其特征在于移位寄存器最后一级的控制端连接到前一级的下拉装置的输入节点。
19.如权利要求2所述的装置，还包括一个具有图案的挠性印刷电路板，图案连接到第一基底，用于向集成驱动芯片提供外图像数据和外控制信号。
20.一种液晶显示装置，包括：
具有显示区和与显示区限流的周边区中的第一基底；
与第一基底面对的第二基底；和
夹置在第一和第二基底之间的液晶，
其特征在于第一基底还包括：
多个开关器件，以矩阵形式形成在显示区中；
多个像素电极，以矩阵形式形成在显示区中，多个像素电极中的每一个连接到多个开关器件的每一个的第一电流电极；
成行分布的多条栅极线，多条栅极线中的每一条共同连接到多个开关器件中成行分布的开关器件的控制电极；
成列分布的多条数据线，多条数据线中的每一条共同连接到多个开关器件中成列分布的开关器件的第二电流电极；
第一栅极驱动电路，形成在周边区中的第一区中，多条栅极线的第一端延伸到该区，用于驱动多条栅极线中的奇数栅极线；
第二栅极驱动电路，形成在周边区中的第二区中，多条栅极线的第二端延伸到该区，用于驱动多条栅极线中的偶数栅极线，并经多条栅极线连接到第一栅极驱动电路，以便依次扫描多条栅极线
线块选择电路，形成在周边区中的第三区，多条数据线的第一端延伸到该区，用于接收以块为单元的模拟驱动信号，选择多条数据线的一个线块，并将线块的模拟驱动信号切换到选取线块的数据线；和
集成驱动芯片，形成在第三区中，响应于外图像数据和外控制信号对第一和第二栅极驱动电路提供驱动控制信号，并向线块选择电路提供线块选择信号和以块为单元的模拟信号，
其中所述驱动控制信号包括启动信号、第一时钟信号和第二时钟信号，以及
所述栅极驱动电路包括包含多个级联级的移位寄存器，多个级联级具有第一级，启动信号施加到第一级的输入端，并且移位寄存器利用每一级的输出端输出的输出信号依次选自多条栅极线，
每一级还包括：
输出端，连接到对应的栅极线；
上拉装置，配置为对输出端提供第一和第二时钟信号中的一对应时钟信号；
下拉装置，配置为对输出端提供第一电源电压；
输入端，连接到与前一级的输出端连接的栅极线；
控制端，连接到与下一级输出端连接的栅极线；
时钟端，对应的时钟信号输入该端；
上拉驱动装置，连接到上拉装置的输入节点，用于响应于从输入端输入的输入信号的上升边缘通过对电容器充电而导通上拉装置，并且响应于驱动信号的上升边缘通过将电容器放电而关断下拉装置，其中驱动信号是从控制端输入，用于驱动连接到下一级的栅极线；和
下拉驱动装置，连接到下拉装置的输入节点并连接到上拉装置的输入节点，用于响应于用于驱动连接到下一级的栅极线的驱动信号关断下拉装置和导通下拉装置。
21.一种液晶显示装置，包括：
具有显示区和与显示区相邻的周边区中的第一基底；
与第一基底面对的第二基底；和
夹置在第一和第二基底之间的液晶，
其特征在于第一基底包括：
多个开关器件，以矩阵形式形成在显示区中；
多个像素电极，以矩阵形式形成在显示区中，并且多个像素电极中的每一个连接到多个开关器件中的每个开关器件的第一电流电极；
成行分布的多条栅极线，并且多条栅极线中的每一条共同连接到多个开关器件中成行分布的开关器件的控制电极；
成列分布的多条数据线，多条数据线中的每一条共同连接到多个开关器件中成列分布的开关器件的第二电流电极；
线块选择电路，形成在周边区中，多条数据线的第一端延伸到该区，用于接收以块为单元的模拟驱动信号，选择多条数据线的一个线块，并将线块的模拟驱动信号切换到选取线块的数据线；和
集成驱动芯片，形成在块选择电路所在的周边区中，用于接收外图像数据和外控制信号，对多条栅极线中的奇数栅极线提供第一栅极驱动信号，对其偶数栅极线提供第二栅极驱动信号，并对线块选择电路提供线块选择信号和以块为单元的模拟驱动信号，
其中所述驱动控制信号包括启动信号、第一时钟信号和第二时钟信号，以及
所述栅极驱动电路包括包含多个级联级的移位寄存器，多个级联级具有第一级，启动信号施加到第一级的输入端，并且移位寄存器利用每一级的输出端输出的输出信号依次选自多条栅极线，
每一级还包括：
输出端，连接到对应的栅极线；
上拉装置，配置为对输出端提供第一和第二时钟信号中的一对应时钟信号；
下拉装置，配置为对输出端提供第一电源电压；
输入端，连接到与前一级的输出端连接的栅极线；
控制端，连接到与下一级输出端连接的栅极线；
时钟端，对应的时钟信号输入该端；
上拉驱动装置，连接到上拉装置的输入节点，用于响应于从输入端输入的输入信号的上升边缘通过对电容器充电而导通上拉装置，并且响应于驱动信号的上升边缘通过将电容器放电而关断下拉装置，其中驱动信号是从控制端输入，用于驱动连接到下一级的栅极线；和
下拉驱动装置，连接到下拉装置的输入节点并连接到上拉装置的输入节点，用于响应于用于驱动连接到下一级的栅极线的驱动信号关断下拉装置和导通下拉装置。
22.如权利要求21所述的装置，其特征在于集成驱动芯片包括：
接口部分，用于联系外图像数据和外控制信号；
存储器，用于储存外图像数据；
源极驱动器，响应于从存储器中逐块读出的以块为单元的图像数据输出以块为单元的模拟驱动信号；
电平移位器，移位第一驱动控制信号、第二驱动控制信号和线块选择信号的电平；
第一栅极驱动器，响应于第一驱动控制信号对多条栅极线中的奇数栅极线提供第一栅极驱动信号；
第二栅极驱动器，响应于第二驱动控制信号对多条栅极线中的偶数栅极线提供第二栅极驱动信号；和
控制器，响应于从接口部分输入的外控制信号将外图像数据储存到存储器中，产生第一和第二驱动控制信号和线块选择信号，给电平移位器提供第一和第二驱动控制信号及线块选择信号，从存储器中逐块读出图像数据，并对源极驱动器提供逐块读出的图像数据。
23.如权利要求22所述的装置，其特征在于用于集成驱动芯片的第一栅极驱动信号的输出端连接到周边区中多条栅极线中的奇数栅极线，多条栅极线的第一端延伸到该区。
24.如权利要求22所述的装置，其特征在于用于集成驱动芯片的第二栅极驱动信号的输出端连接到周边区中多条栅极线中的偶数栅极线，多条栅极线的第二端延伸到该区。
25.如权利要求22所述的装置，其特征在于集成驱动芯片还包括：
公共电压发生器，用于产生公共电压，并向形成在液晶板上的公共电极线提供公共电压；和
DC/DC转换器，用于接收外电压，转换外电压，并对控制器、移位寄存器、源极驱动器和公共电压发生器提供经转换的电压。
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