JP3133248B2 - 電気光学装置 - Google Patents
電気光学装置Info
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- JP3133248B2 JP3133248B2 JP3298096A JP3298096A JP3133248B2 JP 3133248 B2 JP3133248 B2 JP 3133248B2 JP 3298096 A JP3298096 A JP 3298096A JP 3298096 A JP3298096 A JP 3298096A JP 3133248 B2 JP3133248 B2 JP 3133248B2
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- Japan
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- tft
- thin film
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Description
【0001】
【産業上の利用分野】本発明は薄膜トランジスタを用い
て形成される液晶表示装置に関する。
て形成される液晶表示装置に関する。
【0002】
【従来の技術】OA機器等のディスプレイとしてCRT
に代わりフラットディスプレイが注目され、特に大面積
化への期待が強くなってきている。またフラットディス
プレイのその他の応用として壁掛けTVの開発も急ピッ
チで進められている。また、フラットディスプレイのカ
ラー化、高精細化の要求も相当高まってきている。
に代わりフラットディスプレイが注目され、特に大面積
化への期待が強くなってきている。またフラットディス
プレイのその他の応用として壁掛けTVの開発も急ピッ
チで進められている。また、フラットディスプレイのカ
ラー化、高精細化の要求も相当高まってきている。
【0003】このフラットディスプレイの代表例として
液晶表示装置が知られている。これは一対のガラス基板
間に電極を挟んで保持された液晶組成物に電界を加え
て、液晶組成物の状態を変化させ、この状態の違いを利
用して、表示を行う。この液晶の駆動のために薄膜トラ
ンジスタ(以下TFTという)やその他のスイッチング
素子を設けたものや単純にマトリクス構成を持つものが
ある。何れの場合も、縦横(X、Y)方向の各配線に対
して液晶を駆動するための信号を送り出すドライバー回
路がディスプレイ周辺に設けられている。
液晶表示装置が知られている。これは一対のガラス基板
間に電極を挟んで保持された液晶組成物に電界を加え
て、液晶組成物の状態を変化させ、この状態の違いを利
用して、表示を行う。この液晶の駆動のために薄膜トラ
ンジスタ(以下TFTという)やその他のスイッチング
素子を設けたものや単純にマトリクス構成を持つものが
ある。何れの場合も、縦横(X、Y)方向の各配線に対
して液晶を駆動するための信号を送り出すドライバー回
路がディスプレイ周辺に設けられている。
【0004】このドライバー回路は通常は単結晶シリコ
ンのMOS集積回路(IC)で構成されている。このI
Cには各ディスプレイ電極に対応するパッド電極が設け
られており、この両者の間にプリント基板が介在し、先
ずICのパッド電極とプリント基板を接続し、次にプリ
ント基板とディスプレイを接続していた。このプリント
基板はガラスエポキシや紙エポキシの絶縁物基板または
フレキシブルなプラスティックよりなる基板であり、そ
の占有面積はディスプレイと同じかまたはそれ以上の面
積が必要であった。また、同様に容積も相当大きくする
必要があった。
ンのMOS集積回路(IC)で構成されている。このI
Cには各ディスプレイ電極に対応するパッド電極が設け
られており、この両者の間にプリント基板が介在し、先
ずICのパッド電極とプリント基板を接続し、次にプリ
ント基板とディスプレイを接続していた。このプリント
基板はガラスエポキシや紙エポキシの絶縁物基板または
フレキシブルなプラスティックよりなる基板であり、そ
の占有面積はディスプレイと同じかまたはそれ以上の面
積が必要であった。また、同様に容積も相当大きくする
必要があった。
【0005】
【発明が解決しようとする課題】このような従来のディ
スプレイは前述のような構成のため以下のような欠点を
有していた。
スプレイは前述のような構成のため以下のような欠点を
有していた。
【0006】すなわち、マトリクス配線のX方向、Y
方向の表示電極またはソース(ドレイン)配線またはゲ
ート配線の数と同数の接続がプリント基板との間で行わ
れるために、実装技術上接続可能な各接続部間の間隔に
制限があるために、高精細な表示ディスプレイを作製す
ることはできなかった。
方向の表示電極またはソース(ドレイン)配線またはゲ
ート配線の数と同数の接続がプリント基板との間で行わ
れるために、実装技術上接続可能な各接続部間の間隔に
制限があるために、高精細な表示ディスプレイを作製す
ることはできなかった。
【0007】表示ディスプレイ本体以外にプリント基
板、ICおよび接続配線が必要であり、その必要面積お
よび必要容積はディスプレイ本体の数倍にも及んでい
た。
板、ICおよび接続配線が必要であり、その必要面積お
よび必要容積はディスプレイ本体の数倍にも及んでい
た。
【0008】ディスプレイ本体とプリント基板および
プリント基板とICとの接続箇所が多く、しかも、かな
りの重量があるので接続部分に無理な力が加わり、接続
の信頼性が低かった。
プリント基板とICとの接続箇所が多く、しかも、かな
りの重量があるので接続部分に無理な力が加わり、接続
の信頼性が低かった。
【0009】一方、このような、欠点を解決する方法と
して、ディスプレイ特にアクティブ素子をスイッチング
素子として使用した表示装置において、アクティブ素子
と周辺回路とを同じ基板上にTFTで構成することが提
案されている。しかしながらこの構成によると前述の3
つの欠点はほぼ解決することができるが、新たに以下の
ような別の問題が発生した。
して、ディスプレイ特にアクティブ素子をスイッチング
素子として使用した表示装置において、アクティブ素子
と周辺回路とを同じ基板上にTFTで構成することが提
案されている。しかしながらこの構成によると前述の3
つの欠点はほぼ解決することができるが、新たに以下の
ような別の問題が発生した。
【0010】アクティブ素子以外に周辺回路をもTF
T化した為に、同一基板上に形成する素子の数が増し、
TFTの製造歩留りが低下した。従ってディスプレイの
製造歩留りも低下した。
T化した為に、同一基板上に形成する素子の数が増し、
TFTの製造歩留りが低下した。従ってディスプレイの
製造歩留りも低下した。
【0011】アクティブ素子部分の素子構造に比べ周
辺回路部分は非常に複雑な素子構造を取っている。従っ
て、回路パターンが複雑になり、製造プロセス技術もよ
り高度になり、コストが上昇する。また、当然に多層配
線部分が増し、プロセス工程数の増加とTFTの製造歩
留りの低下が起こった。
辺回路部分は非常に複雑な素子構造を取っている。従っ
て、回路パターンが複雑になり、製造プロセス技術もよ
り高度になり、コストが上昇する。また、当然に多層配
線部分が増し、プロセス工程数の増加とTFTの製造歩
留りの低下が起こった。
【0012】周辺回路を構成するトランジスタは早い
応答速度が要求されるため、通常は多結晶半導体を使用
していた。そのため、半導体層を多結晶化するために、
高温の処理を必要とし、高価な石英基板等を使用しなけ
ればならなかった。
応答速度が要求されるため、通常は多結晶半導体を使用
していた。そのため、半導体層を多結晶化するために、
高温の処理を必要とし、高価な石英基板等を使用しなけ
ればならなかった。
【0013】
【発明の構成】本発明は上記のような6つ問題を適度に
バランスよく解決するものであり、コストが低く、製造
歩留りの高い液晶表示装置に関するものである。
バランスよく解決するものであり、コストが低く、製造
歩留りの高い液晶表示装置に関するものである。
【0014】本明細書で開示する発明の一つは、 第1の
基板及び第2の基板と、 前記第1の基板及び前記第2の
基板との間に設けられた電気光学変調層と、 前記第1の
基板上に設けられた複数の薄膜トランジスタと、 前記第
1の基板上に設けられ、各々が前記複数の薄膜トランジ
スタの一つのソースまたはドレインの一方に接続された
複数の画素電極と、 前記複数の薄膜トランジスタのゲイ
ト電極に接続されている複数のX方向配線と、 前記複数
の薄膜トランジスタのソースまたはドレインの他方にそ
れぞれ接続された複数のY方向配線と、 前記複数の薄膜
トランジスタのうちの少なくとも一つに信号を供給す
る、前記第1の基板上の周辺回路内に設けられた薄膜ト
ランジスタと、 前記第1の基板上の周辺回路内に設けら
れた半導体チップとで構成され、 前記周辺回路内の薄膜
トランジスタは、前記複数の薄膜トランジスタと同じ構
造を有して設けられていることを特徴とする電気光学装
置である。
基板及び第2の基板と、 前記第1の基板及び前記第2の
基板との間に設けられた電気光学変調層と、 前記第1の
基板上に設けられた複数の薄膜トランジスタと、 前記第
1の基板上に設けられ、各々が前記複数の薄膜トランジ
スタの一つのソースまたはドレインの一方に接続された
複数の画素電極と、 前記複数の薄膜トランジスタのゲイ
ト電極に接続されている複数のX方向配線と、 前記複数
の薄膜トランジスタのソースまたはドレインの他方にそ
れぞれ接続された複数のY方向配線と、 前記複数の薄膜
トランジスタのうちの少なくとも一つに信号を供給す
る、前記第1の基板上の周辺回路内に設けられた薄膜ト
ランジスタと、 前記第1の基板上の周辺回路内に設けら
れた半導体チップとで構成され、 前記周辺回路内の薄膜
トランジスタは、前記複数の薄膜トランジスタと同じ構
造を有して設けられていることを特徴とする電気光学装
置である。
【0015】本明細書で開示する他の発明の一つは、 第
1の基板及び第2の基板と、 前記第1の基板及び前記第
2の基板との間に設けられた電気光学変調層と、 前記第
1の基板上に設けられた複数の薄膜トランジスタと、 前
記第1の基板上に設けられ、各々が前記複数の薄膜トラ
ンジスタの一つのソ ースまたはドレインの一方に接続さ
れた複数の画素電極と、 前記複数の薄膜トランジスタの
ゲイト電極に接続されている複数のX方向配線と、 前記
複数の薄膜トランジスタのソースまたはドレインの他方
にそれぞれ接続された複数のY方向配線と、 前記複数の
薄膜トランジスタのうちの少なくとも一つに信号を供給
する、前記第1の基板上の周辺回路内に設けられた薄膜
トランジスタと、 前記第1の基板上の周辺回路内に設け
られた半導体チップとで構成され、 前記周辺回路内の薄
膜トランジスタは、前記複数の薄膜トランジスタと同じ
構造を有して設けられ、 前記複数の薄膜トランジスタの
ソース及びドレインと、前記周辺回路内の薄膜トランジ
スタのソース及びドレインは、酸素含有量が7×10
19 atoms・cm −3 以下であることを特徴とする
電気光学装置である。
1の基板及び第2の基板と、 前記第1の基板及び前記第
2の基板との間に設けられた電気光学変調層と、 前記第
1の基板上に設けられた複数の薄膜トランジスタと、 前
記第1の基板上に設けられ、各々が前記複数の薄膜トラ
ンジスタの一つのソ ースまたはドレインの一方に接続さ
れた複数の画素電極と、 前記複数の薄膜トランジスタの
ゲイト電極に接続されている複数のX方向配線と、 前記
複数の薄膜トランジスタのソースまたはドレインの他方
にそれぞれ接続された複数のY方向配線と、 前記複数の
薄膜トランジスタのうちの少なくとも一つに信号を供給
する、前記第1の基板上の周辺回路内に設けられた薄膜
トランジスタと、 前記第1の基板上の周辺回路内に設け
られた半導体チップとで構成され、 前記周辺回路内の薄
膜トランジスタは、前記複数の薄膜トランジスタと同じ
構造を有して設けられ、 前記複数の薄膜トランジスタの
ソース及びドレインと、前記周辺回路内の薄膜トランジ
スタのソース及びドレインは、酸素含有量が7×10
19 atoms・cm −3 以下であることを特徴とする
電気光学装置である。
【0016】本明細書で開示する他の発明の一つは、 第
1の基板及び第2の基板と、 前記第1の基板及び前記第
2の基板との間に設けられた電気光学変調層と、 前記第
1の基板上に設けられた複数の薄膜トランジスタと、 前
記第1の基板上に設けられ、各々が前記複数の薄膜トラ
ンジスタの一つのソースまたはドレインの一方に接続さ
れた複数の画素電極と、 前記複数の薄膜トランジスタの
ゲイト電極に接続されている複数のX方向配線と、 前記
複数の薄膜トランジスタのソースまたはドレインの他方
にそれぞれ接続された複数のY方向配線と、 前記複数の
薄膜トランジスタのうちの少なくとも一つに信号を供給
する、前記第1の基板上の周辺回路内に設けられた薄膜
トランジスタと、 前記第1の基板上の周辺回路内に設け
られた半導体チップとで構成され、 前記周辺回路内の薄
膜トランジスタは、前記複数の薄膜トランジスタと同じ
構造を有して設けられ、 前記複数の薄膜トランジスタの
ソース及びドレインと、前記周辺回路内の薄膜トランジ
スタのソース及びドレインは、酸素含有量が7×10
19 atoms・cm −3 以下であり、 前記複数の薄膜
トランジスタのチャネル形成領域は、酸素含有量が5×
10 21 atoms ・cm −3 以下であることを特徴
とする電気光学装置である。
1の基板及び第2の基板と、 前記第1の基板及び前記第
2の基板との間に設けられた電気光学変調層と、 前記第
1の基板上に設けられた複数の薄膜トランジスタと、 前
記第1の基板上に設けられ、各々が前記複数の薄膜トラ
ンジスタの一つのソースまたはドレインの一方に接続さ
れた複数の画素電極と、 前記複数の薄膜トランジスタの
ゲイト電極に接続されている複数のX方向配線と、 前記
複数の薄膜トランジスタのソースまたはドレインの他方
にそれぞれ接続された複数のY方向配線と、 前記複数の
薄膜トランジスタのうちの少なくとも一つに信号を供給
する、前記第1の基板上の周辺回路内に設けられた薄膜
トランジスタと、 前記第1の基板上の周辺回路内に設け
られた半導体チップとで構成され、 前記周辺回路内の薄
膜トランジスタは、前記複数の薄膜トランジスタと同じ
構造を有して設けられ、 前記複数の薄膜トランジスタの
ソース及びドレインと、前記周辺回路内の薄膜トランジ
スタのソース及びドレインは、酸素含有量が7×10
19 atoms・cm −3 以下であり、 前記複数の薄膜
トランジスタのチャネル形成領域は、酸素含有量が5×
10 21 atoms ・cm −3 以下であることを特徴
とする電気光学装置である。
【0017】すなわち、複数のゲート線、複数のソース
(ドレイン)線および薄膜トランジスタを有する画素マ
トリクスが形成された第1の基板と前記第1の基板に対
抗して配置された第2の基板と前記一対の基板間に保持
された液晶組成物よりなる電気光学装置であって、前記
第1の基板上に形成されるXまたはY方向のマトリクス
配線に接続されている周辺回路のうちの少なくとも一部
の周辺回路を前記画素に接続されたアクティブ素子と同
様の構造の薄膜トランジスタとし、残りの周辺回路は半
導体チップで構成されているものである。
(ドレイン)線および薄膜トランジスタを有する画素マ
トリクスが形成された第1の基板と前記第1の基板に対
抗して配置された第2の基板と前記一対の基板間に保持
された液晶組成物よりなる電気光学装置であって、前記
第1の基板上に形成されるXまたはY方向のマトリクス
配線に接続されている周辺回路のうちの少なくとも一部
の周辺回路を前記画素に接続されたアクティブ素子と同
様の構造の薄膜トランジスタとし、残りの周辺回路は半
導体チップで構成されているものである。
【0018】また、TFT化しない残りの周辺回路とし
てのICと基板との接続はICチップを直接基板上に設
けて、各接続端子と接続するCOG法やICチップを1
個毎にフレキシブルな有機樹脂基板上に設け、その樹脂
基板とディスプレイ基板とを接続しするTAB法によ
り、実現できる。
てのICと基板との接続はICチップを直接基板上に設
けて、各接続端子と接続するCOG法やICチップを1
個毎にフレキシブルな有機樹脂基板上に設け、その樹脂
基板とディスプレイ基板とを接続しするTAB法によ
り、実現できる。
【0019】すなわち、本発明は液晶表示装置の周辺回
路の全てをTFT化するのでなく、素子構造の簡単な部
分のみ、または素子数の少ない機能部分のみ、または汎
用のICが入手しにくい回路部分のみ、さらにはICの
コストが高い部分のみをTFT化して、液晶表示装置の
製造歩留りを向上させるとともに、製造コストを下げる
ことができる。
路の全てをTFT化するのでなく、素子構造の簡単な部
分のみ、または素子数の少ない機能部分のみ、または汎
用のICが入手しにくい回路部分のみ、さらにはICの
コストが高い部分のみをTFT化して、液晶表示装置の
製造歩留りを向上させるとともに、製造コストを下げる
ことができる。
【0020】また、周辺回路の一部をTFT化すること
により、従来では相当な数が必要であった外付けのIC
の数を減らし、製造コストを下げることができる。
により、従来では相当な数が必要であった外付けのIC
の数を減らし、製造コストを下げることができる。
【0021】さらにまた、アクティブ素子と周辺回路を
同じプロセスにて作成した相補型構成(CTFT)の薄
膜トランジスタとすると、画素駆動の能力が向上し、周
辺回路に冗長性を与えることができ、余裕のある液晶表
示装置の駆動を行うことができた。
同じプロセスにて作成した相補型構成(CTFT)の薄
膜トランジスタとすると、画素駆動の能力が向上し、周
辺回路に冗長性を与えることができ、余裕のある液晶表
示装置の駆動を行うことができた。
【0022】また、周辺回路全部をTFT化するとディ
スプレイ用の基板の寸法をX方向およびY方向の両方に
大きくする必要があり表示装置全体の専有面積が大きく
なるが、一部のみをTFT化するとほんの少しだけ基板
を大きくするだけですみ、表示装置を使用するコンピュ
ーターや装置の外形寸法に容易にあわせることができか
つ専有面積と専有容積の少ない表示装置を実現できる。
スプレイ用の基板の寸法をX方向およびY方向の両方に
大きくする必要があり表示装置全体の専有面積が大きく
なるが、一部のみをTFT化するとほんの少しだけ基板
を大きくするだけですみ、表示装置を使用するコンピュ
ーターや装置の外形寸法に容易にあわせることができか
つ専有面積と専有容積の少ない表示装置を実現できる。
【0023】周辺回路中の素子構造が複雑である部分、
例えば、多層配線が必要な素子構造やアンプの機能を持
たせた部分等をTFT化するのに高度な作製技術が必要
になるが、一部をTFT化することで、技術的に難しい
部分は従来のICを使用し、簡単な素子構造あるいは単
純な機能の部分をTFT化でき、低コストで高い歩留り
で表示装置を実現できる。
例えば、多層配線が必要な素子構造やアンプの機能を持
たせた部分等をTFT化するのに高度な作製技術が必要
になるが、一部をTFT化することで、技術的に難しい
部分は従来のICを使用し、簡単な素子構造あるいは単
純な機能の部分をTFT化でき、低コストで高い歩留り
で表示装置を実現できる。
【0024】また、一部のみTFT化することで、周辺
回路部分の薄膜トランジスタの数を相当減らすことがで
きる、単純にX方向、Y方向の周辺回路の機能が同じ場
合はほぼその数は半数となる。このように、TFT化す
る素子数を減らすことで、基板の製造歩留りを向上させ
ることができ、かつ基板の面積、容積を減少できた表示
装置を低コストで実現することが可能となった。
回路部分の薄膜トランジスタの数を相当減らすことがで
きる、単純にX方向、Y方向の周辺回路の機能が同じ場
合はほぼその数は半数となる。このように、TFT化す
る素子数を減らすことで、基板の製造歩留りを向上させ
ることができ、かつ基板の面積、容積を減少できた表示
装置を低コストで実現することが可能となった。
【0025】さらに、TFTに使用される半導体層を従
来から使用されている、多結晶またはアモルファス半導
体ではなく、新しい概念のセミアモルファス半導体を使
用することで、低温で作製ができ、しかも、キャリアの
移動度の非常に大きい、応答速度の早いTFTを実現す
ることができる。
来から使用されている、多結晶またはアモルファス半導
体ではなく、新しい概念のセミアモルファス半導体を使
用することで、低温で作製ができ、しかも、キャリアの
移動度の非常に大きい、応答速度の早いTFTを実現す
ることができる。
【0026】このセミアモルファス半導体とは、LPC
VD法、スパッタ法あるいはPCVD法等により膜形成
の後に熱結晶化処理を施して得られるが、以下にはスパ
ッタ法を例にとり説明をする。
VD法、スパッタ法あるいはPCVD法等により膜形成
の後に熱結晶化処理を施して得られるが、以下にはスパ
ッタ法を例にとり説明をする。
【0027】すなわちスパッタ法において単結晶のシリ
コン半導体をターゲットとし、水素とアルゴンとの混合
気体でスパッタをすると、アルゴンの重い原子のスパッ
タ(衝撃)によりターゲットからは原子状のシリコンが
離れ、被形成面を有する基板上に飛しょうするが、同時
に数十〜数十万個の原子が固まった塊がクラスタとして
ターゲットから離れ、被形成面に飛しょうする。
コン半導体をターゲットとし、水素とアルゴンとの混合
気体でスパッタをすると、アルゴンの重い原子のスパッ
タ(衝撃)によりターゲットからは原子状のシリコンが
離れ、被形成面を有する基板上に飛しょうするが、同時
に数十〜数十万個の原子が固まった塊がクラスタとして
ターゲットから離れ、被形成面に飛しょうする。
【0028】この飛しょう中は、水素がこのクラスタの
外周辺の珪素の不対結合手と結合し、結合した状態で被
形成面上に秩序性の比較的高い領域として作られる。す
なわち、被膜形成面上には秩序性の高い、かつ周辺にS
i−H結合を有するクラスタと純粋のアモルファス珪素
との混合物の状態を実現する。これを450℃〜700
℃の非酸化性気体中での熱処理により、クラスタの外周
辺のSi−H結合は他のSi−H結合と反応し、Si−
Si結合を作る。
外周辺の珪素の不対結合手と結合し、結合した状態で被
形成面上に秩序性の比較的高い領域として作られる。す
なわち、被膜形成面上には秩序性の高い、かつ周辺にS
i−H結合を有するクラスタと純粋のアモルファス珪素
との混合物の状態を実現する。これを450℃〜700
℃の非酸化性気体中での熱処理により、クラスタの外周
辺のSi−H結合は他のSi−H結合と反応し、Si−
Si結合を作る。
【0029】この結合はお互い引っぱりあうと同時に、
秩序性の高いクラスタはより高い秩序性の高い状態、す
なわち結晶化に相を移そうとする。しかし、隣合ったク
ラスタ間は、互いに結合したSi−Siがそれぞれのク
ラスタ間を引っぱりあう。その結果は、結晶は格子歪を
持ちレーザラマンでの結晶ピークは単結晶の520cm
−1より低波数側にずれて測定される。
秩序性の高いクラスタはより高い秩序性の高い状態、す
なわち結晶化に相を移そうとする。しかし、隣合ったク
ラスタ間は、互いに結合したSi−Siがそれぞれのク
ラスタ間を引っぱりあう。その結果は、結晶は格子歪を
持ちレーザラマンでの結晶ピークは単結晶の520cm
−1より低波数側にずれて測定される。
【0030】また、このクラスタ間のSi−Si結合は
互いのクラスタをアンカリング(連結)するため、各ク
ラスタでのエネルギバンドはこのアンカリングの個所を
経て互いに電気的に連結しあえる。そのため結晶粒界が
キャリアのバリアとして働く多結晶シリコンとは根本的
に異なり、キャリア移動度も10〜200cm2/VS
ecを得ることができる。
互いのクラスタをアンカリング(連結)するため、各ク
ラスタでのエネルギバンドはこのアンカリングの個所を
経て互いに電気的に連結しあえる。そのため結晶粒界が
キャリアのバリアとして働く多結晶シリコンとは根本的
に異なり、キャリア移動度も10〜200cm2/VS
ecを得ることができる。
【0031】つまり、かるる定義に基づくセミアモルフ
ァス半導体は見掛け上結晶性を持ちながらも、電気的に
は結晶粒界が実質的にない状態を予想できる。もちろ
ん、アニール温度がシリコン半導体の場合の450℃〜
700℃という中温アニールではなく、1000℃また
はそれ以上の結晶成長をともなう結晶化をさせる時はこ
の結晶成長により、膜中の酸素等が粒界に折出し、バリ
アを作ってしまう。これは、単結晶と同じ結晶と粒界の
ある材料(多結晶)である。
ァス半導体は見掛け上結晶性を持ちながらも、電気的に
は結晶粒界が実質的にない状態を予想できる。もちろ
ん、アニール温度がシリコン半導体の場合の450℃〜
700℃という中温アニールではなく、1000℃また
はそれ以上の結晶成長をともなう結晶化をさせる時はこ
の結晶成長により、膜中の酸素等が粒界に折出し、バリ
アを作ってしまう。これは、単結晶と同じ結晶と粒界の
ある材料(多結晶)である。
【0032】また、この半導体におけるクラスタ間のア
ンカリングの程度をより大きくすると、よりキャリア移
動度は大きくなる。このためにはこの膜中にある酸素量
を7×1019cm−3好ましくは1×1019cm
−3以下にすると、さらに600℃よりも低い温度で結
晶化ができるに加えて、高いキャリア移動度を得ること
ができる。
ンカリングの程度をより大きくすると、よりキャリア移
動度は大きくなる。このためにはこの膜中にある酸素量
を7×1019cm−3好ましくは1×1019cm
−3以下にすると、さらに600℃よりも低い温度で結
晶化ができるに加えて、高いキャリア移動度を得ること
ができる。
【0033】
【実施例1】本実施例では図1に示すようなm×nの回
路構成の液晶表示装置を用いて説明を行う。すなわち図
1のX方向の配線に接続された周辺回路部分のうちアナ
ログスイッチアレー回路部分1のみを画素6に設けられ
たアクティブ素子と同様にTFT化5し、Y方向配線に
接続された周辺回路部分もアナログスイッチアレー回路
部分2のみをTFT化しその他の周辺回路部分はIC4
で、COG法により基板に接続している。ここで、TF
T化した周辺回路部分は画素に設けられたアクティブ素
子と同様にCTFT(相補型構成)として形成してあ
る。
路構成の液晶表示装置を用いて説明を行う。すなわち図
1のX方向の配線に接続された周辺回路部分のうちアナ
ログスイッチアレー回路部分1のみを画素6に設けられ
たアクティブ素子と同様にTFT化5し、Y方向配線に
接続された周辺回路部分もアナログスイッチアレー回路
部分2のみをTFT化しその他の周辺回路部分はIC4
で、COG法により基板に接続している。ここで、TF
T化した周辺回路部分は画素に設けられたアクティブ素
子と同様にCTFT(相補型構成)として形成してあ
る。
【0034】この回路構成に対応する実際の電極等の配
置構成を図2に示している。図2は説明を簡単にする為
2×2に相当する部分のみ記載されている。
置構成を図2に示している。図2は説明を簡単にする為
2×2に相当する部分のみ記載されている。
【0035】まず、本実施例で使用する液晶表示装置上
のTFTの作製方法を図3を使用して説明する。図3
(A)において、石英ガラス等の高価でない700℃以
下、例えば約600℃の熱処理に耐え得るガラス50上
にマグネトロンRF(高周波)スパッタ法を用いてブロ
ッキング層51としての酸化珪素膜を1000〜300
0Åの厚さに作製する。プロセス条件は酸素100%雰
囲気、成膜温度15℃、出力400〜800W、圧力
0.5Paとした。ターゲットに石英または単結晶シリ
コンを用いた成膜速度は30〜100Å/分であった。
のTFTの作製方法を図3を使用して説明する。図3
(A)において、石英ガラス等の高価でない700℃以
下、例えば約600℃の熱処理に耐え得るガラス50上
にマグネトロンRF(高周波)スパッタ法を用いてブロ
ッキング層51としての酸化珪素膜を1000〜300
0Åの厚さに作製する。プロセス条件は酸素100%雰
囲気、成膜温度15℃、出力400〜800W、圧力
0.5Paとした。ターゲットに石英または単結晶シリ
コンを用いた成膜速度は30〜100Å/分であった。
【0036】この上にシリコン膜をLPCVD(減圧気
相)法、スパッタ法またはプラズマCVD法により形成
した。減圧気相法で形成する場合、結晶化温度よりも1
00〜200℃低い450〜550℃、例えば530℃
でジシラン(Si2H6)またはトリシラン(Si3H
8)をCVD装置に供給して成膜した。反応炉内圧力は
30〜300Paとした。成膜速度は50〜250Å/
分であった。NTFTとPTFTとのスレッシュホール
ド電圧(Vth)に概略同一に制御するため、ホウ素を
ジボランを用いて1×1015〜1×1018cm−3
の濃度として成膜中に添加してもよい。
相)法、スパッタ法またはプラズマCVD法により形成
した。減圧気相法で形成する場合、結晶化温度よりも1
00〜200℃低い450〜550℃、例えば530℃
でジシラン(Si2H6)またはトリシラン(Si3H
8)をCVD装置に供給して成膜した。反応炉内圧力は
30〜300Paとした。成膜速度は50〜250Å/
分であった。NTFTとPTFTとのスレッシュホール
ド電圧(Vth)に概略同一に制御するため、ホウ素を
ジボランを用いて1×1015〜1×1018cm−3
の濃度として成膜中に添加してもよい。
【0037】スパッタ法で行う場合、スパッタ前の背圧
を1×10−5Pa以下とし、単結晶シリコンをターゲ
ットとして、アルゴンに水素を20〜80%混入した雰
囲気で行った。例えばアルゴン20%、水素80%とし
た。成膜温度は150℃、周波数は13.56MHz、
スパッタ出力は400〜800W、圧力は0.5Paで
あった。
を1×10−5Pa以下とし、単結晶シリコンをターゲ
ットとして、アルゴンに水素を20〜80%混入した雰
囲気で行った。例えばアルゴン20%、水素80%とし
た。成膜温度は150℃、周波数は13.56MHz、
スパッタ出力は400〜800W、圧力は0.5Paで
あった。
【0038】プラズマCVD法により珪素膜を作製する
場合、温度は例えば300℃とし、モノシラン(SiH
4)またはジシラン(Si2H6)を用いた。これらを
PCVD装置内に導入し、13.56MHzの高周波電
力を加えて成膜した。
場合、温度は例えば300℃とし、モノシラン(SiH
4)またはジシラン(Si2H6)を用いた。これらを
PCVD装置内に導入し、13.56MHzの高周波電
力を加えて成膜した。
【0039】これらの方法によって形成された被膜は、
酸素が5×1021cm−3以下であることが好まし
い。この酸素濃度が高いと、結晶化させにくく、熱アニ
ール温度を高くまたは熱アニール時間を長くしなければ
ならない。また少なすぎると、バックライトによりオフ
状態のリーク電流が増加してしまう。そのため4×10
19〜4×1021cm−3の範囲とした。水素は4×
1020cm−3であり、珪素4×1022cm−3と
して比較すると1原子%であった。また、ソース、ドレ
インに対してより結晶化を助長させるため、酸素濃度を
7×1019cm−3以下、好ましくは1×1019c
m−3以下とし、ピクセル構成するTFTのチャネル形
成領域のみに酸素をイオン注入法により5×1020〜
5×1021cm−3となるように添加してもよい。そ
の時周辺回路を構成するTFTには光照射がなされない
ため、この酸素の混入をより少なくし、より大きいキャ
リア移動度を有せしめることは、高周波動作をさせるた
める有効である。
酸素が5×1021cm−3以下であることが好まし
い。この酸素濃度が高いと、結晶化させにくく、熱アニ
ール温度を高くまたは熱アニール時間を長くしなければ
ならない。また少なすぎると、バックライトによりオフ
状態のリーク電流が増加してしまう。そのため4×10
19〜4×1021cm−3の範囲とした。水素は4×
1020cm−3であり、珪素4×1022cm−3と
して比較すると1原子%であった。また、ソース、ドレ
インに対してより結晶化を助長させるため、酸素濃度を
7×1019cm−3以下、好ましくは1×1019c
m−3以下とし、ピクセル構成するTFTのチャネル形
成領域のみに酸素をイオン注入法により5×1020〜
5×1021cm−3となるように添加してもよい。そ
の時周辺回路を構成するTFTには光照射がなされない
ため、この酸素の混入をより少なくし、より大きいキャ
リア移動度を有せしめることは、高周波動作をさせるた
める有効である。
【0040】次に、アモルファス状態の珪素膜を500
〜5000Å、例えば1500Åの厚さに作製の後、4
50〜700℃の温度にて12〜70時間非酸化物雰囲
気にて中温の加熱処理、例えば水素雰囲気下にて600
℃の温度で保持した。珪素膜の下の基板表面にアモルフ
ァス構造の酸化珪素膜が形成されているため、この熱処
理で特定の核が存在せず、全体が均一に加熱アニールさ
れる。即ち、成膜時はアモルファス構造を有し、また水
素は単に混入しているのみである。
〜5000Å、例えば1500Åの厚さに作製の後、4
50〜700℃の温度にて12〜70時間非酸化物雰囲
気にて中温の加熱処理、例えば水素雰囲気下にて600
℃の温度で保持した。珪素膜の下の基板表面にアモルフ
ァス構造の酸化珪素膜が形成されているため、この熱処
理で特定の核が存在せず、全体が均一に加熱アニールさ
れる。即ち、成膜時はアモルファス構造を有し、また水
素は単に混入しているのみである。
【0041】アニールにより、珪素膜はアモルファス構
造から秩序性の高い状態に移り、一部は結晶状態を呈す
る。特にシリコンの成膜後の状態で比較的秩序性の高い
領域は特に結晶化をして結晶状態となろうとする。しか
しこれらの領域間に存在する珪素により互いの結合がな
されるため、珪素同志は互いにひっぱりあう。レーザラ
マン分光により測定すると単結晶の珪素のピーク522
cm−1より低周波側にシフトしたピークが観察され
る。それの見掛け上の粒径は半値巾から計算すると、5
0〜500Åとマイクロクリスタルのようになっている
が、実際はこの結晶性の高い領域は多数あってクラスタ
構造を有し、各クラスタ間は互いに珪素同志で結合(ア
ンカリング)がされたセミアモルファス構造の被膜を形
成させることができた。
造から秩序性の高い状態に移り、一部は結晶状態を呈す
る。特にシリコンの成膜後の状態で比較的秩序性の高い
領域は特に結晶化をして結晶状態となろうとする。しか
しこれらの領域間に存在する珪素により互いの結合がな
されるため、珪素同志は互いにひっぱりあう。レーザラ
マン分光により測定すると単結晶の珪素のピーク522
cm−1より低周波側にシフトしたピークが観察され
る。それの見掛け上の粒径は半値巾から計算すると、5
0〜500Åとマイクロクリスタルのようになっている
が、実際はこの結晶性の高い領域は多数あってクラスタ
構造を有し、各クラスタ間は互いに珪素同志で結合(ア
ンカリング)がされたセミアモルファス構造の被膜を形
成させることができた。
【0042】結果として、被膜は実質的にグレインバウ
ンダリ(以下GBという)がないといってもよい状態を
呈する。キャリアは各クラスタ間をアンカリングされた
個所を通じ互いに容易に移動し得るため、いわゆるGB
の明確に存在する多結晶珪素よりも高いキャリア移動度
となる。即ちホール移動度(μh)=10〜200cm
2/VSec、電子移動度(μe)=15〜300cm
2/VSecが得られる。
ンダリ(以下GBという)がないといってもよい状態を
呈する。キャリアは各クラスタ間をアンカリングされた
個所を通じ互いに容易に移動し得るため、いわゆるGB
の明確に存在する多結晶珪素よりも高いキャリア移動度
となる。即ちホール移動度(μh)=10〜200cm
2/VSec、電子移動度(μe)=15〜300cm
2/VSecが得られる。
【0043】他方、上記の如き中温でのアニールではな
く、900〜1200℃の高温アニールにより被膜を多
結晶化すると、核からの固相成長により被膜中の不純物
の偏析がおきて、GBには酸素、炭素、窒素等の不純物
が多くなり、結晶中の移動度は大きいが、GBでのバリ
ア(障壁)を作ってそこでのキャリアの移動を阻害して
しまう。結果として10cm2/Vsec以上の移動度
がなかなか得られないのが実情である。即ち、本実施例
ではかくの如き理由により、セミアモルファスまたはセ
ミクリスタル構造を有するシリコン半導体を用いてい
る。
く、900〜1200℃の高温アニールにより被膜を多
結晶化すると、核からの固相成長により被膜中の不純物
の偏析がおきて、GBには酸素、炭素、窒素等の不純物
が多くなり、結晶中の移動度は大きいが、GBでのバリ
ア(障壁)を作ってそこでのキャリアの移動を阻害して
しまう。結果として10cm2/Vsec以上の移動度
がなかなか得られないのが実情である。即ち、本実施例
ではかくの如き理由により、セミアモルファスまたはセ
ミクリスタル構造を有するシリコン半導体を用いてい
る。
【0044】図3(A)において、珪素膜を第1のフォ
トマスクにてフォトエッチングを施し、PTFT用の
領域22(チャネル巾20μm)を図面の右側に、NT
FT用の領域13を左側に作製した。
トマスクにてフォトエッチングを施し、PTFT用の
領域22(チャネル巾20μm)を図面の右側に、NT
FT用の領域13を左側に作製した。
【0045】この上に酸化珪素膜をゲイト絶縁膜として
500〜2000Å例えば1000Åの厚さに形成し
た。これはブロッキング層としての酸化珪素膜の作製と
同一条件とした。この成膜中に弗素を少量添加し、ナト
リウムイオンの固定化をさせてもよい。
500〜2000Å例えば1000Åの厚さに形成し
た。これはブロッキング層としての酸化珪素膜の作製と
同一条件とした。この成膜中に弗素を少量添加し、ナト
リウムイオンの固定化をさせてもよい。
【0046】この後、この上側にリンが1〜5×10
21cm−3の濃度に入ったシリコン膜またはこのシリ
コン膜とその上にモリブデン(Mo)、タングステン
(W),MoSi2またはWSi2との多層膜を形成し
た。これを第2のフォトマスクにてパターニングして
図3(B)を得た。PTFT用のゲイト電極55、NT
FT用のゲイト電極56を形成した。例えばチャネル長
10μm、ゲイト電極としてリンドープ珪素を0.2μ
m、その上にモリブデンを0.3μmの厚さに形成し
た。 図3(C)において、フォトレジスト57をフォ
トマスクを用いて形成し、PTFT用のソース59ド
レイン58に対し、ホウ素を1〜5×1015cm−2
のドーズ量でイオン注入法により添加した。 次に図3
(D)の如く、フォトレジスト61をフォトマスクを
用いて形成した。NTFT用のソース64、ドレイン6
2としてリンを1〜5×1015cm−2のドーズ量で
イオン注入法により添加した。
21cm−3の濃度に入ったシリコン膜またはこのシリ
コン膜とその上にモリブデン(Mo)、タングステン
(W),MoSi2またはWSi2との多層膜を形成し
た。これを第2のフォトマスクにてパターニングして
図3(B)を得た。PTFT用のゲイト電極55、NT
FT用のゲイト電極56を形成した。例えばチャネル長
10μm、ゲイト電極としてリンドープ珪素を0.2μ
m、その上にモリブデンを0.3μmの厚さに形成し
た。 図3(C)において、フォトレジスト57をフォ
トマスクを用いて形成し、PTFT用のソース59ド
レイン58に対し、ホウ素を1〜5×1015cm−2
のドーズ量でイオン注入法により添加した。 次に図3
(D)の如く、フォトレジスト61をフォトマスクを
用いて形成した。NTFT用のソース64、ドレイン6
2としてリンを1〜5×1015cm−2のドーズ量で
イオン注入法により添加した。
【0047】これらはゲイト絶縁膜54を通じて行っ
た。しかし図3(B)において、ゲイト電極55、56
をマスクとしてシリコン膜上の酸化珪素を除去し、その
後、ホウ素、リンを直接珪素膜中にイオン注入してもよ
い。
た。しかし図3(B)において、ゲイト電極55、56
をマスクとしてシリコン膜上の酸化珪素を除去し、その
後、ホウ素、リンを直接珪素膜中にイオン注入してもよ
い。
【0048】次に、600℃にて10〜50時間再び加
熱アニールを行った。PTFTのソース59、ドレイン
58NTFTのソース64、ドレイン62を不純物を活
性化してP+、N+として作製した。またゲイト電極5
5、56下にはチャネル形成領域60、63がセミアモ
ルファス半導体として形成されている。
熱アニールを行った。PTFTのソース59、ドレイン
58NTFTのソース64、ドレイン62を不純物を活
性化してP+、N+として作製した。またゲイト電極5
5、56下にはチャネル形成領域60、63がセミアモ
ルファス半導体として形成されている。
【0049】かくすると、セルフアライン方式でありな
がらも、700℃以上にすべての工程で温度を加えるこ
とがなくC/TFTを作ることができる。そのため、基
板材料として、石英等の高価な基板を用いなくてもよ
く、大画素の液晶表示装置にきわめて適したプロセスで
ある。
がらも、700℃以上にすべての工程で温度を加えるこ
とがなくC/TFTを作ることができる。そのため、基
板材料として、石英等の高価な基板を用いなくてもよ
く、大画素の液晶表示装置にきわめて適したプロセスで
ある。
【0050】本実施例では熱アニールは図3(A)、
(D)で2回行った。しかし図3(A)のアニールは求
める特性により省略し、双方を図3(D)のアニールに
より兼ね製造時間の短縮を図ってもよい。図4(A)に
おいて、層間絶縁物65を前記したスパッタ法により酸
化珪素膜の形成として行った。この酸化珪素膜の形成は
LPCVD法、光CVD法、常圧CVD法を用いてもよ
い。例えば0.2〜0.6μmの厚さに形成し、その
後、フォトマスクを用いて電極用の窓66を形成し
た。さらに、これら全体にアルミニウムをスパッタ法に
より形成し、リード71、72およびコンタクト67、
68をフォトマスクを用いて作製した後、表面を平坦
化用有機樹脂69例えば透光性ポリイミド樹脂を塗布形
成し、再度の電極穴あけをフォトマスクにて行った。
(D)で2回行った。しかし図3(A)のアニールは求
める特性により省略し、双方を図3(D)のアニールに
より兼ね製造時間の短縮を図ってもよい。図4(A)に
おいて、層間絶縁物65を前記したスパッタ法により酸
化珪素膜の形成として行った。この酸化珪素膜の形成は
LPCVD法、光CVD法、常圧CVD法を用いてもよ
い。例えば0.2〜0.6μmの厚さに形成し、その
後、フォトマスクを用いて電極用の窓66を形成し
た。さらに、これら全体にアルミニウムをスパッタ法に
より形成し、リード71、72およびコンタクト67、
68をフォトマスクを用いて作製した後、表面を平坦
化用有機樹脂69例えば透光性ポリイミド樹脂を塗布形
成し、再度の電極穴あけをフォトマスクにて行った。
【0051】図4(B)に示す如く2つのTFTを相補
型構成とし、かつその出力端を液晶装置の一方の画素の
電極を透明電極としてそれに連結するため、スパッタ法
によりITO(インジューム・スズ酸化膜)を形成し
た。それをフォトマスクによりエッチングし、電極7
0を構成させた。このITOは室温〜150℃で成膜
し、200〜400℃の酸素または大気中のアニールに
より成就した。かくの如くにしてPTFT22とNTF
T13と透明導電膜の電極70とを同一ガラス基板50
上に作製した。得られたTFTの電気的な特性はPTF
Tで移動度は20(cm2/Vs)、Vthは−5.9
(V)で、NTFTで移動度は40(cm2/Vs)、
Vthは5.0(V)であった。
型構成とし、かつその出力端を液晶装置の一方の画素の
電極を透明電極としてそれに連結するため、スパッタ法
によりITO(インジューム・スズ酸化膜)を形成し
た。それをフォトマスクによりエッチングし、電極7
0を構成させた。このITOは室温〜150℃で成膜
し、200〜400℃の酸素または大気中のアニールに
より成就した。かくの如くにしてPTFT22とNTF
T13と透明導電膜の電極70とを同一ガラス基板50
上に作製した。得られたTFTの電気的な特性はPTF
Tで移動度は20(cm2/Vs)、Vthは−5.9
(V)で、NTFTで移動度は40(cm2/Vs)、
Vthは5.0(V)であった。
【0052】この液晶表示装置の画素部分の電極等の配
置を図2に示している。NTFT13を第1の走査線1
5とデータ線21との交差部に設け、第1の走査線15
とデータ線14との交差部にも他の画素用のNTFTが
同様に設けられている。一方PTFTは第2の走査線1
8とデータ線21との交差部に設けられている。また、
隣接した他の第1の走査線16とデータ線21との交差
部には、他の画素用のNTFTが設けられている。この
ようなC/TFTを用いたマトリクス構成を有せしめ
た。NTFT13は、ドレイン64の入力端のコンタク
トを介し第1の走査線15に連結され、ゲイト56は多
層配線形成がなされたデータ線21に連結されている。
ソース62の出力端はコンタクトを介して画素の電極1
7に連結している。
置を図2に示している。NTFT13を第1の走査線1
5とデータ線21との交差部に設け、第1の走査線15
とデータ線14との交差部にも他の画素用のNTFTが
同様に設けられている。一方PTFTは第2の走査線1
8とデータ線21との交差部に設けられている。また、
隣接した他の第1の走査線16とデータ線21との交差
部には、他の画素用のNTFTが設けられている。この
ようなC/TFTを用いたマトリクス構成を有せしめ
た。NTFT13は、ドレイン64の入力端のコンタク
トを介し第1の走査線15に連結され、ゲイト56は多
層配線形成がなされたデータ線21に連結されている。
ソース62の出力端はコンタクトを介して画素の電極1
7に連結している。
【0053】他方、PTFT22はドレイン58の入力
端がコンタクトを介して第2の走査線18に連結され、
ゲイト55はデータ線21に、ソース59の出力端はコ
ンタクトを介してNTFTと同様に画素電極17に連結
している。かくして一対の走査線15、18に挟まれた
間(内側)に、透明導電膜よりなる画素23とC/TF
Tとにより1つのピクセルを構成せしめた。かかる構造
を左右、上下に繰り返すことにより、2×2のマトリク
スをそれを拡大した640×480、1280×960
といった大画素の液晶表示装置とすることができる。
端がコンタクトを介して第2の走査線18に連結され、
ゲイト55はデータ線21に、ソース59の出力端はコ
ンタクトを介してNTFTと同様に画素電極17に連結
している。かくして一対の走査線15、18に挟まれた
間(内側)に、透明導電膜よりなる画素23とC/TF
Tとにより1つのピクセルを構成せしめた。かかる構造
を左右、上下に繰り返すことにより、2×2のマトリク
スをそれを拡大した640×480、1280×960
といった大画素の液晶表示装置とすることができる。
【0054】このようにスィッチング素子と同じプロセ
スで作製されたNTFT13とPTFT22とが設けら
れたCMOS構成となっている。
スで作製されたNTFT13とPTFT22とが設けら
れたCMOS構成となっている。
【0055】上記のようにして、片方の基板を完成し、
他方の基板と従来よりの方法で貼り合わせ、STN液晶
を基板間に注入する。次に、残りの周辺回路として、I
C4を使用する。このIC4はCOGにより基板のX方
向の配線およびY方向の配線の各々と接続されている。
このIC4には外部から電源、データの供給の為の接続
リードが各々に接続されているだけで、基板の一辺全て
に接続の為のFPCが張りつけられているようなことは
なく、接続部分の数が相当減り信頼性が向上する。上記
のようにして、液晶表示装置を完成した。
他方の基板と従来よりの方法で貼り合わせ、STN液晶
を基板間に注入する。次に、残りの周辺回路として、I
C4を使用する。このIC4はCOGにより基板のX方
向の配線およびY方向の配線の各々と接続されている。
このIC4には外部から電源、データの供給の為の接続
リードが各々に接続されているだけで、基板の一辺全て
に接続の為のFPCが張りつけられているようなことは
なく、接続部分の数が相当減り信頼性が向上する。上記
のようにして、液晶表示装置を完成した。
【0056】本実施例においては、X方向側の周辺回路
のうちアナログスイッチアレー部分1のみをY方向側の
周辺回路のうちアナログスイッチアレー部分2のみをT
FT化し、スィッチング素子と同じプロセスでC/TF
T化し、残りの周辺回路部分をIC4で構成したが、特
にこの構成に限定されることはなく、TFT化する際の
歩留り、TFT化する際のプロセス技術上の問題等を考
慮して、よりTFT化が簡単な部分のみをTFT化すれ
ばよい。
のうちアナログスイッチアレー部分1のみをY方向側の
周辺回路のうちアナログスイッチアレー部分2のみをT
FT化し、スィッチング素子と同じプロセスでC/TF
T化し、残りの周辺回路部分をIC4で構成したが、特
にこの構成に限定されることはなく、TFT化する際の
歩留り、TFT化する際のプロセス技術上の問題等を考
慮して、よりTFT化が簡単な部分のみをTFT化すれ
ばよい。
【0057】本実施例では半導体膜として、セミアモル
ファス半導体を使用したので、その移動度は非単結晶半
導体を使用したTFTに比べて10倍以上の値が得られ
ている。そのため、早い応答速度を必要とされる周辺の
回路のTFTにも、十分使用でき、従来のように、周辺
回路部分のTFTを特別に結晶化処理する必要もなくア
クティブ素子と同じプロセスで作成することができた。
ファス半導体を使用したので、その移動度は非単結晶半
導体を使用したTFTに比べて10倍以上の値が得られ
ている。そのため、早い応答速度を必要とされる周辺の
回路のTFTにも、十分使用でき、従来のように、周辺
回路部分のTFTを特別に結晶化処理する必要もなくア
クティブ素子と同じプロセスで作成することができた。
【0058】また、液晶の画素に接続されたアクティブ
素子として、C/TFT構成としたので、動作マージン
が拡大し、画素の電位がふらつくことはなく一定の表示
レベルを確保でき、また一方のTFTが不良でも特に目
立った欠陥表示都ならない等の利点があった。
素子として、C/TFT構成としたので、動作マージン
が拡大し、画素の電位がふらつくことはなく一定の表示
レベルを確保でき、また一方のTFTが不良でも特に目
立った欠陥表示都ならない等の利点があった。
【0059】
【実施例2】本実施例の液晶表示装置の概略外観図を図
5に示す。基本的な回路等は実施例1と全く同じであ
る。図5において、Y方向の配線に接続された周辺回路
のうちIC4で構成されている部分は、COG法によ
り、基板上に直接ICが形成されている。このIC4は
基板の上下の部分に分けて設けられている。
5に示す。基本的な回路等は実施例1と全く同じであ
る。図5において、Y方向の配線に接続された周辺回路
のうちIC4で構成されている部分は、COG法によ
り、基板上に直接ICが形成されている。このIC4は
基板の上下の部分に分けて設けられている。
【0060】この場合IC4のパッド電極とY方向配線
との接続にいて、ICを片側のみに形成した場合に比べ
てより間隔を狭くできる。その為より高精細な表示画素
を設計できる特徴をもつ。さらに、基板上にICを設け
たので、その容積は殆ど増すことがなく、より薄型の液
晶表示装置を提供することができた。
との接続にいて、ICを片側のみに形成した場合に比べ
てより間隔を狭くできる。その為より高精細な表示画素
を設計できる特徴をもつ。さらに、基板上にICを設け
たので、その容積は殆ど増すことがなく、より薄型の液
晶表示装置を提供することができた。
【0061】上記の実施例において、アクティブ素子の
TFTはいずれもCMOS構成としたが、特にこの構成
に限定されることはなく、NTFT、PTFTのみで構
成してもよい、その場合は周辺回路の構成がより素子数
が増すことになる。
TFTはいずれもCMOS構成としたが、特にこの構成
に限定されることはなく、NTFT、PTFTのみで構
成してもよい、その場合は周辺回路の構成がより素子数
が増すことになる。
【0062】また、基板上にTFTを形成する位置をX
方向またはY方向の配線と繋がっている一方側のみでは
なく、もう一方の側にもTFTを形成して、交互にTF
Tを接続し、TFTの密度を半分として、TFTの製造
歩留りを向上させることを実現した。
方向またはY方向の配線と繋がっている一方側のみでは
なく、もう一方の側にもTFTを形成して、交互にTF
Tを接続し、TFTの密度を半分として、TFTの製造
歩留りを向上させることを実現した。
【0063】
【発明の効果】本発明により、液晶表示を外部の接続技
術上の制限の為に高精細化できないことはなくなった。
また、X方向の配線またはY方向の配線と外部の周辺回
路との不要な接続を極力へらせることができたので、接
続部分での信頼性が向上した。
術上の制限の為に高精細化できないことはなくなった。
また、X方向の配線またはY方向の配線と外部の周辺回
路との不要な接続を極力へらせることができたので、接
続部分での信頼性が向上した。
【0064】一部の周辺回路のみをTFT化するため、
ディスプレイ基板自身の専有面積をへらすことができ、
かつ必要とされる寸法形状に自由に基板の設計ができ
る。また、TFTの製造上の問題を回避して、製造歩留
りの高い部分のみをTFT化できる。よって、製造コス
トを下げることができた。
ディスプレイ基板自身の専有面積をへらすことができ、
かつ必要とされる寸法形状に自由に基板の設計ができ
る。また、TFTの製造上の問題を回避して、製造歩留
りの高い部分のみをTFT化できる。よって、製造コス
トを下げることができた。
【0065】TFTに使用する半導体膜として、セミア
モルファス半導体を使用したので、周辺回路用にも十分
使用できる応答速度が得られ、アクティブ素子の作成プ
ロセスのまま特別な処理をすることもなく、周辺回路用
のTFTを同時に作成することができた。
モルファス半導体を使用したので、周辺回路用にも十分
使用できる応答速度が得られ、アクティブ素子の作成プ
ロセスのまま特別な処理をすることもなく、周辺回路用
のTFTを同時に作成することができた。
【0066】本発明は相補型のTFTをマトリクス化さ
れた各画素に連結することにより、しきい値の明確化
スイッチング速度の増加 動作マージンの拡大
不良TFTが一部にあってもその補償をある程度行う
ことができる。 作製に必要なフォトマスク数はNT
FTのみの従来例に比べて2回多くなるのみである。
キャリアの移動度がアモルファス珪素を用いた場合に比
べ10倍以上も大きいため、TFTの大きさを小さくで
き、1つのピクセル内に2つのTFTをつけても開口率
の減少をほとんど伴わない。 という多くの特長を有す
る。
れた各画素に連結することにより、しきい値の明確化
スイッチング速度の増加 動作マージンの拡大
不良TFTが一部にあってもその補償をある程度行う
ことができる。 作製に必要なフォトマスク数はNT
FTのみの従来例に比べて2回多くなるのみである。
キャリアの移動度がアモルファス珪素を用いた場合に比
べ10倍以上も大きいため、TFTの大きさを小さくで
き、1つのピクセル内に2つのTFTをつけても開口率
の減少をほとんど伴わない。 という多くの特長を有す
る。
【0067】そのため、これまでのNTFTのみを用い
るアクティブTFT液晶装置に比べて、数段の製造歩留
まりと画面の鮮やかさを成就できるようになった。
るアクティブTFT液晶装置に比べて、数段の製造歩留
まりと画面の鮮やかさを成就できるようになった。
【図1】m×nの回路構成の液晶表示装置を示す図。
【図2】液晶表示装置の画素部分の配置の様子を示す
図。
図。
【図3】TFTの作製工程の概略を示す図。
【図4】TFTの作製工程の概略を示す図。
【図5】他の実施例を示す図。
1、2・・・・・周辺回路 4・・・・・・・・・・IC 5・・・・・・・・・・TFT化した周辺回路 6・・・・・・・・・・画素 13・・・・・・・・・NTFT 22・・・・・・・・・PTFT
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G02F 1/136 G02F 1/133 G09F 9/00 - 9/46
Claims (3)
- 【請求項1】 第1の基板と第2の基板と、 前記第1の基板上に形成された第1の薄膜トランジスタ
を有する画素マトリクスと、 前記画素マトリクスに接続された周辺回路と、 を有する電気光学装置において、 前記周辺回路は、前記第1の基板上に形成された第2の
薄膜トランジスタを有するアナログスイッチアレーおよ
び前記アナログスイッチアレー以外の回路を含むICを
有し、 前記第1の薄膜トランジスタと前記第2の薄膜トランジ
スタは、同一プロセスで同時に形成されることを特徴と
する電気光学装置。 - 【請求項2】 前記ICは半導体チップを有することを特
徴とする請求項1に記載の電気光学装置。 - 【請求項3】 前記ICは単結晶シリコンのMOS集積回
路であることを特徴とする請求項2に記載の電気光学装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3298096A JP3133248B2 (ja) | 1996-01-27 | 1996-01-27 | 電気光学装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3298096A JP3133248B2 (ja) | 1996-01-27 | 1996-01-27 | 電気光学装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2418366A Division JP2791422B2 (ja) | 1990-11-20 | 1990-12-25 | 電気光学装置およびその作製方法 |
Related Child Applications (7)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000068176A Division JP2000298438A (ja) | 2000-01-01 | 2000-03-13 | 電気光学装置 |
JP2000068191A Division JP2000284330A (ja) | 2000-01-01 | 2000-03-13 | 電気光学装置 |
JP2000068182A Division JP2000330136A (ja) | 2000-01-01 | 2000-03-13 | 電気光学装置 |
JP2000068184A Division JP3336571B2 (ja) | 1990-12-25 | 2000-03-13 | 電気光学装置 |
JP2000068186A Division JP2000310951A (ja) | 2000-01-01 | 2000-03-13 | 表示装置 |
JP2000068187A Division JP3362022B2 (ja) | 1990-12-25 | 2000-03-13 | ディスプレイ |
JP2000310309A Division JP3672084B2 (ja) | 2000-10-11 | 2000-10-11 | 表示装置、液晶表示装置及び集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08240813A JPH08240813A (ja) | 1996-09-17 |
JP3133248B2 true JP3133248B2 (ja) | 2001-02-05 |
Family
ID=12374033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3298096A Expired - Lifetime JP3133248B2 (ja) | 1996-01-27 | 1996-01-27 | 電気光学装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3133248B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3210307B2 (ja) * | 1990-12-29 | 2001-09-17 | 株式会社半導体エネルギー研究所 | テレビ受像機 |
US6512504B1 (en) | 1999-04-27 | 2003-01-28 | Semiconductor Energy Laborayory Co., Ltd. | Electronic device and electronic apparatus |
JP5210473B2 (ja) * | 1999-06-21 | 2013-06-12 | 株式会社半導体エネルギー研究所 | 表示装置 |
JP2001257350A (ja) | 2000-03-08 | 2001-09-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP4352598B2 (ja) * | 2000-08-24 | 2009-10-28 | ソニー株式会社 | 液晶表示装置および携帯端末 |
US7508479B2 (en) * | 2001-11-15 | 2009-03-24 | Samsung Electronics Co., Ltd. | Liquid crystal display |
-
1996
- 1996-01-27 JP JP3298096A patent/JP3133248B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08240813A (ja) | 1996-09-17 |
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