JP2005167234A - 半導体装置 - Google Patents
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Abstract
【課題】 高性能な表示装置を提供すること。
【解決手段】 画素部分とアナログスイッチアレーを含む周辺回路とを有し、前記画素部分及び前記アナログスイッチアレーは、同一ガラス基板上に形成されたブロッキング層上に設けられた薄膜トランジスタを有し、前記画素部分及び前記アナログスイッチアレーの薄膜トランジスタ上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された平坦化膜とを有し、前記アナログスイッチアレー以外の前記周辺回路は、単結晶シリコンを用いた集積回路でなり、前記集積回路は、TAB法またはCOG法により前記アナログスイッチアレーと電気的に接続されていることを特徴とする。
【選択図】図4
【解決手段】 画素部分とアナログスイッチアレーを含む周辺回路とを有し、前記画素部分及び前記アナログスイッチアレーは、同一ガラス基板上に形成されたブロッキング層上に設けられた薄膜トランジスタを有し、前記画素部分及び前記アナログスイッチアレーの薄膜トランジスタ上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された平坦化膜とを有し、前記アナログスイッチアレー以外の前記周辺回路は、単結晶シリコンを用いた集積回路でなり、前記集積回路は、TAB法またはCOG法により前記アナログスイッチアレーと電気的に接続されていることを特徴とする。
【選択図】図4
Description
本発明は薄膜トランジスタを用いて形成される液晶表示装置に関する。
OA機器等のディスプレイとしてCRTに代わりフラットディスプレイが注目され、特に大面積化への期待が強くなってきている。またフラットディスプレイのその他の応用として壁掛けTVの開発も急ピッチで進められている。また、フラットディスプレイのカラー化、高精細化の要求も相当高まってきている。
このフラットディスプレイの代表例として液晶表示装置が知られている。これは一対のガラス基板間に電極を挟んで保持された液晶組成物に電界を加えて、液晶組成物の状態を変化させ、この状態の違いを利用して、表示を行う。この液晶の駆動のために薄膜トランジスタ(以下TFTという)やその他のスイッチング素子を設けたものや単純にマトリクス構成を持つものがある。何れの場合も、縦横(X、Y)方向の各配線に対して液晶を駆動するための信号を送り出すドライバー回路がディスプレイ周辺に設けられている。
このドライバー回路は通常は単結晶シリコンのMOS集積回路(IC)で構成されている。このICには各ディスプレイ電極に対応するパッド電極が設けられており、この両者の間にプリント基板が介在し、先ずICのパッド電極とプリント基板を接続し、次にプリント基板とディスプレイを接続していた。このプリント基板はガラスエポキシや紙エポキシの絶縁物基板またはフレキシブルなプラスティックよりなる基板であり、その占有面積はディスプレイと同じかまたはそれ以上の面積が必要であった。また、同様に容積も相当大きくする必要があった。
このような従来のディスプレイは前述のような構成のため以下のような欠点を有していた。
すなわち、(1)マトリクス配線のX方向、Y方向の表示電極またはソース(ドレイン)配線またはゲート配線の数と同数の接続がプリント基板との間で行われるために、実装技術上接続可能な各接続部間の間隔に制限があるために、高精細な表示ディスプレイを作製することはできなかった。
(2)表示ディスプレイ本体以外にプリント基板、ICおよび接続配線が必要であり、その必要面積および必要容積はディスプレイ本体の数倍にも及んでいた。
(3)ディスプレイ本体とプリント基板およびプリント基板とICとの接続箇所が多く、しかも、かなりの重量があるので接続部分に無理な力が加わり、接続の信頼性が低かった。
一方、このような、欠点を解決する方法として、ディスプレイ特にアクティブ素子をスイッチング素子として使用した表示装置において、アクティブ素子と周辺回路とを同じ基板上にTFTで構成することが提案されている。しかしながらこの構成によると前述の3つの欠点はほぼ解決することができるが、新たに以下のような別の問題が発生した。
(4)アクティブ素子以外に周辺回路をもTFT化した為に、同一基板上に形成する素子の数が増し、TFTの製造歩留りが低下した。従ってディスプレイの製造歩留りも低下した。
(5)アクティブ素子部分の素子構造に比べ周辺回路部分は非常に複雑な素子構造を取っている。従って、回路パターンが複雑になり、製造プロセス技術もより高度になり、コストが上昇する。また、当然に多層配線部分が増し、プロセス工程数の増加とTFTの製造歩留りの低下が起こった。
(6)周辺回路を構成するトランジスタは早い応答速度が要求されるため、通常は多結晶半導体を使用していた。そのため、半導体層を多結晶化するために、高温の処理を必要とし、高価な石英基板等を使用しなければならなかった。
本発明は上記のような6つ問題を適度にバランスよく解決するものであり、コストが低く、製造歩留りの高い液晶表示装置に関するものである。
本発明は、画素部分とアナログスイッチアレーを含む周辺回路とを有する半導体装置であって、
前記画素部分及び前記アナログスイッチアレーは、同一ガラス基板上に形成されたブロッキング層上に設けられた薄膜トランジスタを有し、
前記画素部分及び前記アナログスイッチアレーの薄膜トランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線と、
前記層間絶縁膜上に形成され、前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線と、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の他方と電気的に接続されたコンタクトと、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線上、及び前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線上に形成された平坦化膜と、
前記平坦化膜上に形成された画素電極とを有し、
前記画素電極は、前記平坦化膜に形成された穴を介して前記コンタクトと電気的に接続され、
前記アナログスイッチアレー以外の前記周辺回路は、単結晶シリコンを用いた集積回路でなり、
前記集積回路は、TAB法により前記アナログスイッチアレーと電気的に接続されていることを特徴とする。
前記画素部分及び前記アナログスイッチアレーは、同一ガラス基板上に形成されたブロッキング層上に設けられた薄膜トランジスタを有し、
前記画素部分及び前記アナログスイッチアレーの薄膜トランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線と、
前記層間絶縁膜上に形成され、前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線と、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の他方と電気的に接続されたコンタクトと、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線上、及び前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線上に形成された平坦化膜と、
前記平坦化膜上に形成された画素電極とを有し、
前記画素電極は、前記平坦化膜に形成された穴を介して前記コンタクトと電気的に接続され、
前記アナログスイッチアレー以外の前記周辺回路は、単結晶シリコンを用いた集積回路でなり、
前記集積回路は、TAB法により前記アナログスイッチアレーと電気的に接続されていることを特徴とする。
本発明は、画素部分とアナログスイッチアレーを含む周辺回路とを有する半導体装置であって、
前記画素部分及び前記アナログスイッチアレーは、同一ガラス基板上に形成されたブロッキング層上に設けられた薄膜トランジスタを有し、
前記画素部分及び前記アナログスイッチアレーの薄膜トランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線と、
前記層間絶縁膜上に形成され、前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線と、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の他方と電気的に接続されたコンタクトと、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線上、及び前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線上に形成された平坦化膜と、
前記平坦化膜上に形成された画素電極とを有し、
前記画素電極は、前記平坦化膜に形成された穴を介して前記コンタクトと電気的に接続され、
前記アナログスイッチアレー以外の前記周辺回路は、単結晶シリコンを用いた集積回路でなり、
前記集積回路は、COG法により前記アナログスイッチアレーと電気的に接続されていることを特徴とする。
前記画素部分及び前記アナログスイッチアレーは、同一ガラス基板上に形成されたブロッキング層上に設けられた薄膜トランジスタを有し、
前記画素部分及び前記アナログスイッチアレーの薄膜トランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線と、
前記層間絶縁膜上に形成され、前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線と、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の他方と電気的に接続されたコンタクトと、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線上、及び前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線上に形成された平坦化膜と、
前記平坦化膜上に形成された画素電極とを有し、
前記画素電極は、前記平坦化膜に形成された穴を介して前記コンタクトと電気的に接続され、
前記アナログスイッチアレー以外の前記周辺回路は、単結晶シリコンを用いた集積回路でなり、
前記集積回路は、COG法により前記アナログスイッチアレーと電気的に接続されていることを特徴とする。
本発明は、画素部分とアナログスイッチアレーを含む周辺回路とを有する半導体装置であって、
前記画素部分及び前記アナログスイッチアレーは、同一ガラス基板上に形成されたブロッキング層上に設けられた薄膜トランジスタを有し、
前記画素部分及び前記アナログスイッチアレーの薄膜トランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線と、
前記層間絶縁膜上に形成され、前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線と、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の他方と電気的に接続されたコンタクトと、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線上、及び前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線上に形成された有機樹脂膜と、
前記有機樹脂膜上に形成された画素電極とを有し、
前記画素電極は、前記有機樹脂膜に形成された穴を介して前記コンタクトと電気的に接続され、
前記アナログスイッチアレー以外の前記周辺回路は、単結晶シリコンを用いた集積回路でなり、
前記集積回路は、TAB法により前記アナログスイッチアレーと電気的に接続されていることを特徴とする。
前記画素部分及び前記アナログスイッチアレーは、同一ガラス基板上に形成されたブロッキング層上に設けられた薄膜トランジスタを有し、
前記画素部分及び前記アナログスイッチアレーの薄膜トランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線と、
前記層間絶縁膜上に形成され、前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線と、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の他方と電気的に接続されたコンタクトと、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線上、及び前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線上に形成された有機樹脂膜と、
前記有機樹脂膜上に形成された画素電極とを有し、
前記画素電極は、前記有機樹脂膜に形成された穴を介して前記コンタクトと電気的に接続され、
前記アナログスイッチアレー以外の前記周辺回路は、単結晶シリコンを用いた集積回路でなり、
前記集積回路は、TAB法により前記アナログスイッチアレーと電気的に接続されていることを特徴とする。
本発明は、画素部分とアナログスイッチアレーを含む周辺回路とを有する半導体装置であって、
前記画素部分及び前記アナログスイッチアレーは、同一ガラス基板上に形成されたブロッキング層上に設けられた薄膜トランジスタを有し、
前記画素部分及び前記アナログスイッチアレーの薄膜トランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線と、
前記層間絶縁膜上に形成され、前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線と、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の他方と電気的に接続されたコンタクトと、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線上、及び前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線上に形成された有機樹脂膜と、
前記有機樹脂膜上に形成された画素電極とを有し、
前記画素電極は、前記有機樹脂膜に形成された穴を介して前記コンタクトと電気的に接続され、
前記アナログスイッチアレー以外の前記周辺回路は、単結晶シリコンを用いた集積回路でなり、
前記集積回路は、COG法により前記アナログスイッチアレーと電気的に接続されていることを特徴とする。
前記画素部分及び前記アナログスイッチアレーは、同一ガラス基板上に形成されたブロッキング層上に設けられた薄膜トランジスタを有し、
前記画素部分及び前記アナログスイッチアレーの薄膜トランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線と、
前記層間絶縁膜上に形成され、前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線と、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の他方と電気的に接続されたコンタクトと、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線上、及び前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線上に形成された有機樹脂膜と、
前記有機樹脂膜上に形成された画素電極とを有し、
前記画素電極は、前記有機樹脂膜に形成された穴を介して前記コンタクトと電気的に接続され、
前記アナログスイッチアレー以外の前記周辺回路は、単結晶シリコンを用いた集積回路でなり、
前記集積回路は、COG法により前記アナログスイッチアレーと電気的に接続されていることを特徴とする。
すなわち、複数のゲート線、複数のソース(ドレイン)線および薄膜トランジスタを有する画素マトリクスが形成された第1の基板と前記第1の基板に対抗して配置された第2の基板と前記一対の基板間に保持された液晶組成物よりなる液晶表示装置であって、前記第1の基板上に形成されるXまたはY方向のマトリクス配線に接続されている周辺回路のうちの少なくとも一部の周辺回路を前記画素に接続されたアクティブ素子と同様の構造の薄膜トランジスタとし、残りの周辺回路は半導体チップで構成されている。
また、TFT化しない残りの周辺回路としてのICと基板との接続はICチップを直接基板上に設けて、各接続端子と接続するCOG法やICチップを1個毎にフレキシブルな有機樹脂基板上に設け、その樹脂基板とディスプレイ基板とを接続しするTAB法により、実現できる。
すなわち、本実施例は液晶表示装置の周辺回路の全てをTFT化するのでなく、素子構造の簡単な部分のみ、または素子数の少ない機能部分のみ、または汎用のICが入手しにくい回路部分のみ、さらにはICのコストが高い部分のみをTFT化して、液晶表示装置の製造歩留りを向上させるとともに、製造コストを下げることができる。
また、周辺回路の一部をTFT化することにより、従来では相当な数が必要であった外付けのICの数を減らし、製造コストを下げるものである。
さらにまた、アクティブ素子と周辺回路を同じプロセスにて作成した相補型構成(CTFT)の薄膜トランジスタとすると、画素駆動の能力が向上し、周辺回路に冗長性を与えることができ、余裕のある液晶表示装置の駆動を行うことができた。
また、周辺回路全部をTFT化するとディスプレイ用の基板の寸法をX方向およびY方向の両方に大きくする必要があり表示装置全体の専有面積が大きくなるが、一部のみをTFT化するとほんの少しだけ基板を大きくするだけですみ、表示装置を使用するコンピューターや装置の外形寸法に容易にあわせることができかつ専有面積と専有容積の少ない表示装置を実現できる。
周辺回路中の素子構造が複雑である部分、例えば、多層配線が必要な素子構造やアンプの機能を持たせた部分等をTFT化するのに高度な作製技術が必要になるが、一部をTFT化することで、技術的に難しい部分は従来のICを使用し、簡単な素子構造あるいは単純な機能の部分をTFT化でき、低コストで高い歩留りで表示装置を実現できる。
また、一部のみTFT化することで、周辺回路部分の薄膜トランジスタの数を相当減らすことができる、単純にX方向、Y方向の周辺回路の機能が同じ場合はほぼその数は半数となる。このように、TFT化する素子数を減らすことで、基板の製造歩留りを向上させることができ、かつ基板の面積、容積を減少できた表示装置を低コストで実現することが可能となった。
さらに、TFTに使用される半導体層を従来から使用されている、多結晶またはアモルファス半導体ではなく、新しい概念のセミアモルファス半導体を使用することで、低温で作製ができ、しかも、キャリアの移動度の非常に大きい、応答速度の早いTFTを実現することができる。
このセミアモルファス半導体とは、LPCVD法、スパッタ法あるいはPCVD法等により膜形成の後に熱結晶化処理を施して得られるが、以下にはスパッタ法を例にとり説明をする。
すなわちスパッタ法において単結晶のシリコン半導体をターゲットとし、水素とアルゴンとの混合気体でスパッタをすると、アルゴンの重い原子のスパッタ(衝撃)によりターゲットからは原子状のシリコンが離れ、被形成面を有する基板上に飛しょうするが、同時に数十〜数十万個の原子が固まった塊がクラスタとしてターゲットから離れ、被形成面に飛しょうする。
この飛しょう中は、水素がこのクラスタの外周辺の珪素の不対結合手と結合し、結合した状態で被形成面上に秩序性の比較的高い領域として作られる。
すなわち、被膜形成面上には秩序性の高い、かつ周辺にSi-H結合を有するクラスタと純粋のアモルファス珪素との混合物の状態を実現する。これを450℃〜700℃の非酸化性気体中での熱処理により、クラスタの外周辺のSi-H結合は他のSi-H結合と反応し、Si-Si 結合を作る。
すなわち、被膜形成面上には秩序性の高い、かつ周辺にSi-H結合を有するクラスタと純粋のアモルファス珪素との混合物の状態を実現する。これを450℃〜700℃の非酸化性気体中での熱処理により、クラスタの外周辺のSi-H結合は他のSi-H結合と反応し、Si-Si 結合を作る。
この結合はお互い引っぱりあうと同時に、秩序性の高いクラスタはより高い秩序性の高い状態、すなわち結晶化に相を移そうとする。しかし、隣合ったクラスタ間は、互いに結合したSi-Siがそれぞれのクラスタ間を引っぱりあう。その結果は、結晶は格子歪を持ちレーザラマンでの結晶ピークは単結晶の520cm -1より低波数側にずれて測定される。
また、このクラスタ間のSi-Si 結合は互いのクラスタをアンカリング(連結)するため、各クラスタでのエネルギバンドはこのアンカリングの個所を経て互いに電気的に連結しあえる。そのため結晶粒界がキャリアのバリアとして働く多結晶シリコンとは根本的に異なり、キャリア移動度も10〜200cm2/V Secを得ることができる。
つまり、かるる定義に基づくセミアモルファス半導体は見掛け上結晶性を持ちながらも、電気的には結晶粒界が実質的にない状態を予想できる。もちろん、アニール温度がシリコン半導体の場合の450℃〜700℃という中温アニールではなく、1000℃またはそれ以上の結晶成長をともなう結晶化をさせる時はこの結晶成長により、膜中の酸素等が粒界に析出し、バリアを作ってしまう。これは、単結晶と同じ結晶と粒界のある材料(多結晶)である。
また、この半導体におけるクラスタ間のアンカリングの程度をより大きくすると、よりキャリア移動度は大きくなる。このためにはこの膜中にある酸素量を7×1019cm-3好ましくは1×1019cm-3以下にすると、さらに600℃よりも低い温度で結晶化ができるに加えて、高いキャリア移動度を得ることができる。
本発明により、液晶表示を外部の接続技術上の制限の為に高精細化できないことはなくなった。また、X方向の配線またはY方向の配線と外部の周辺回路との不要な接続を極力へらせることができたので、接続部分での信頼性が向上した。
一部の周辺回路のみをTFT化するため、ディスプレイ基板自身の専有面積をへらすことができ、かつ必要とされる寸法形状に自由に基板の設計ができる。また、TFTの製造上の問題を回避して、製造歩留りの高い部分のみをTFT化できる。よって、製造コストを下げることができた。
本実施例では図1に示すようなm×nの回路構成の液晶表示装置を用いて説明を行う。すなわち図1のX方向の配線に接続された周辺回路部分のうちアナログスイッチアレー回路部分1のみを画素6に設けられたアクティブ素子と同様にTFT化5し、Y方向配線に接続された周辺回路部分もアナログスイッチアレー回路部分2のみをTFT化しその他の周辺回路部分はIC4で、COG法により基板に接続している。ここで、TFT化した周辺回路部分は画素に設けられたアクティブ素子と同様にCTFT(相補型構成)として形成してある。
この回路構成に対応する実際の電極等の配置構成を図2に示している。図2は説明を簡単にする為2×2に相当する部分のみ記載されている。
まず、本実施例で使用する液晶表示装置上のTFTの作製方法を図3を使用して説明する。図3(A)において、石英ガラス等の高価でない700℃以下、例えば約600℃の熱処理に耐え得るガラス50上にマグネトロンRF(高周波) スパッタ法を用いてブロッキング層51としての酸化珪素膜を1000〜3000Åの厚さに作製する。プロセス条件は酸素100%雰囲気、成膜温度15℃、出力400〜800W、圧力0.5Paとした。タ−ゲットに石英または単結晶シリコンを用いた成膜速度は30〜100Å/分であった。
この上にシリコン膜をLPCVD(減圧気相)法、スパッタ法またはプラズマCVD法により形成した。減圧気相法で形成する場合、結晶化温度よりも100〜200℃低い450〜550℃、例えば530℃でジシラン(Si2H6) またはトリシラン(Si3H8) をCVD装置に供給して成膜した。反応炉内圧力は30〜300Paとした。成膜速度は50〜250Å/ 分であった。NTFTとPTFTとのスレッシュホ−ルド電圧(Vth)に概略同一に制御するため、ホウ素をジボランを用いて1×1015〜1×1018cm-3の濃度として成膜中に添加してもよい。
スパッタ法で行う場合、スパッタ前の背圧を1×10-5Pa以下とし、単結晶シリコンをタ−ゲットとして、アルゴンに水素を20〜80%混入した雰囲気で行った。例えばアルゴン20%、水素80%とした。成膜温度は150℃、周波数は13.56MHz、スパッタ出力は400〜800W、圧力は0.5Paであった。
プラズマCVD法により珪素膜を作製する場合、温度は例えば300℃とし、モノシラン(SiH4)またはジシラン(Si2H6) を用いた。これらをPCVD装置内に導入し、13.56MHzの高周波電力を加えて成膜した。
これらの方法によって形成された被膜は、酸素が5×1021cm-3以下であることが好ましい。この酸素濃度が高いと、結晶化させにくく、熱アニ−ル温度を高くまたは熱アニ−ル時間を長くしなければならない。また少なすぎると、バックライトによりオフ状態のリ−ク電流が増加してしまう。そのため4×1019〜4×1021cm-3の範囲とした。水素は4×1020cm-3であり、珪素4×1022cm-3として比較すると1原子%であった。また、ソ−ス、ドレインに対してより結晶化を助長させるため、酸素濃度を7×1019cm-3以下、好ましくは1×1019cm-3以下とし、ピクセル構成するTFTのチャネル形成領域のみに酸素をイオン注入法により5×1020〜5×1021cm-3となるように添加してもよい。その時周辺回路を構成するTFTには光照射がなされないため、この酸素の混入をより少なくし、より大きい
キャリア移動度を有せしめることは、高周波動作をさせるためる有効である。
キャリア移動度を有せしめることは、高周波動作をさせるためる有効である。
次に、アモルファス状態の珪素膜を500〜5000Å、例えば1500Åの厚さに作製の後、450〜700℃の温度にて12〜70時間非酸化物雰囲気にて中温の加熱処理、例えば水素雰囲気下にて600℃の温度で保持した。珪素膜の下の基板表面にアモルファス構造の酸化珪素膜が形成されているため、この熱処理で特定の核が存在せず、全体が均一に加熱アニ−ルされる。即ち、成膜時はアモルファス構造を有し、また水素は単に混入しているのみである。
アニ−ルにより、珪素膜はアモルファス構造から秩序性の高い状態に移り、一部は結晶状態を呈する。特にシリコンの成膜後の状態で比較的秩序性の高い領域は特に結晶化をして結晶状態となろうとする。しかしこれらの領域間に存在する珪素により互いの結合がなされるため、珪素同志は互いにひっぱりあう。レ−ザラマン分光により測定すると単結晶の珪素のピ−ク522cm-1より低周波側にシフトしたピ−クが観察される。それの見掛け上の粒径は半値巾から計算すると、50〜500Åとマイクロクリスタルのようになっているが、実際はこの結晶性の高い領域は多数あってクラスタ構造を有し、各クラスタ間は互いに珪素同志で結合(アンカリング) がされたセミアモルファス構造の被膜を形成させることができた。
結果として、被膜は実質的にグレインバウンダリ(以下GBという)がないといってもよい状態を呈する。キャリアは各クラスタ間をアンカリングされた個所を通じ互いに容易に移動し得るため、いわゆるGBの明確に存在する多結晶珪素よりも高いキャリア移動度となる。即ちホ−ル移動度(μh)=10〜200cm2 /VSec、電子移動度(μe )=15〜300cm2 /VSecが得られる。
他方、上記の如き中温でのアニ−ルではなく、900〜1200℃の高温アニ−ルにより被膜を多結晶化すると、核からの固相成長により被膜中の不純物の偏析がおきて、GBには酸素、炭素、窒素等の不純物が多くなり、結晶中の移動度は大きいが、GBでのバリア(障壁)を作ってそこでのキャリアの移動を阻害してしまう。結果として10cm2/Vsec以上の移動度がなかなか得られないのが実情である。即ち、本実施例ではかくの如き理由により、セミアモルファスまたはセミクリスタル構造を有するシリコン半導体を用いている。
図3(A) において、珪素膜を第1のフォトマスク(1)にてフォトエッチングを施し、PTFT用の領域22(チャネル巾20μm)を図面の右側に、NTFT用の領域13を左側に作製した。
この上に酸化珪素膜をゲイト絶縁膜として500〜2000Å例えば1000Åの厚さに形成した。これはブロッキング層としての酸化珪素膜の作製と同一条件とした。この成膜中に弗素を少量添加し、ナトリウムイオンの固定化をさせてもよい。
この後、この上側にリンが1〜5×1021cm-3の濃度に入ったシリコン膜またはこのシリコン膜とその上にモリブデン(Mo)、タングステン(W),MoSi2 またはWSi2との多層膜を形成した。これを第2のフォトマスク(2)にてパタ−ニングして図3(B) を得た。PTFT用のゲイト電極55、NTFT用のゲイト電極56を形成した。例えばチャネル長10μm、ゲイト電極としてリンド−プ珪素を0.2μm、その上にモリブデンを0.3μmの厚さに形成した。 図3(C)において、フォトレジスト57をフォトマスク(3)を用いて形成し、PTFT用のソ−ス59ドレイン58に対し、ホウ素を1〜5×1015cm-2のド−ズ量でイオン注入法により添加した。 次に図3(D)の如く、フォトレジスト61をフォトマスク(4)を用いて形成した。NTFT用のソ−ス64、ドレイン62としてリンを1〜5×1015cm-2のドーズ量でイオン注入法により添加した。
これらはゲイト絶縁膜54を通じて行った。しかし図3(B)において、ゲイト電極55、56をマスクとしてシリコン膜上の酸化珪素を除去し、その後、ホウ素、リンを直接珪素膜中にイオン注入してもよい。
次に、600℃にて10〜50時間再び加熱アニ−ルを行った。PTFTのソ−ス59、ドレイン58NTFTのソ−ス64、ドレイン62を不純物を活性化してP+ 、N+ として作製した。またゲイト電極55、56下にはチャネル形成領域60、63がセミアモルファス半導体として形成されている。
かくすると、セルフアライン方式でありながらも、700℃以上にすべての工程で温度を加えることがなくC/TFTを作ることができる。そのため、基板材料として、石英等の高価な基板を用いなくてもよく、本実施例の大画素の液晶表示装置にきわめて適したプロセスである。
本実施例では熱アニ−ルは図3(A)、(D)で2回行った。しかし図3(A)のアニ−ルは求める特性により省略し、双方を図3(D)のアニ−ルにより兼ね製造時間の短縮を図ってもよい。図4(A)において、層間絶縁物65を前記したスパッタ法により酸化珪素膜の形成として行った。この酸化珪素膜の形成はLPCVD法、光CVD法、常圧CVD法を用いてもよい。例えば0.2〜0.6μmの厚さに形成し、その後、フォトマスク(5)を用いて電極用の窓66を形成した。さらに、これら全体にアルミニウムをスパッタ法により形成し、リ−ド71、72およびコンタクト67、68をフォトマスク(6)を用いて作製した後、表面を平坦化用有機樹脂69例えば透光性ポリイミド樹脂を塗布形成し、再度の電極穴あけをフォトマスク(7)にて行った。
図4(B)に示す如く2つのTFTを相補型構成とし、かつその出力端を液晶装置の一方の画素の電極を透明電極としてそれに連結するため、スパッタ法によりITO(インジュ−ム・スズ酸化膜)を形成した。それをフォトマスク(8)によりエッチングし、電極70を構成させた。このITOは室温〜150℃で成膜し、200〜400℃の酸素または大気中のアニ−ルにより成就した。かくの如くにしてPTFT22とNTFT13と透明導電膜の電極70とを同一ガラス基板50上に作製した。得られたTFTの電気的な特性はPTFTで移動度は20(cm2/Vs)、Vthは−5.9(V)で、NTFTで移動度は40(cm2/Vs)、Vthは5.0(V)であった。
この液晶表示装置の画素部分の電極等の配置を図2に示している。NTFT13を第1の走査線15とデータ線21との交差部に設け、第1の走査線15とデータ線14との交差部にも他の画素用のNTFTが同様に設けられている。一方PTFTは第2の走査線18とデータ線21との交差部に設けられている。また、隣接した他の第1の走査線16とデータ線21との交差部には、他の画素用のNTFTが設けられている。このようなC/TFTを用いたマトリクス構成を有せしめた。NTFT13は、ドレイン64の入力端のコンタクトを介し第1の走査線15に連結され、ゲイト56は多層配線形成がなされたデータ線21に連結されている。ソ−ス62の出力端はコンタクトを介して画素の電極17に連結している。
他方、PTFT22はドレイン58の入力端がコンタクトを介して第2の走査線18に連結され、ゲイト55はデータ線21に、ソ−ス59の出力端はコンタクトを介してNTFTと同様に画素電極17に連結している。かくして一対の走査線15、18に挟まれた間(内側) に、透明導電膜よりなる画素23とC/TFTとにより1つのピクセルを構成せしめた。かかる構造を左右、上下に繰り返すことにより、2×2のマトリクスをそれを拡大した640×480、1280×960といった大画素の液晶表示装置とすることができる。
このようにスィッチング素子と同じプロセスで作製されたNTFT13とPTFT22とが設けられたCMOS構成となっている。
上記のようにして、片方の基板を完成し、他方の基板と従来よりの方法で貼り合わせ、STN液晶を基板間に注入する。次に、残りの周辺回路として、IC4を使用する。このIC4はCOGにより基板のX方向の配線およびY方向の配線の各々と接続されている。このIC4には外部から電源、データの供給の為の接続リードが各々に接続されているだけで、基板の一辺全てに接続の為のFPCが張りつけられているようなことはなく、接続部分の数が相当減り信頼性が向上する。上記のようにして、本実施例の液晶表示装置を完成した。
本実施例においては、X方向側の周辺回路のうちアナログスイッチアレー部分1のみをY方向側の周辺回路のうちアナログスイッチアレー部分2のみをTFT化し、スィッチング素子と同じプロセスでC/TFT化し、残りの周辺回路部分をIC4で構成したが、特にこの構成に限定されることはなく、TFT化する際の歩留り、TFT化する際のプロセス技術上の問題等を考慮して、よりTFT化が簡単な部分のみをTFT化すればよい。
本実施例では半導体膜として、セミアモルファス半導体を使用したので、その移動度は非単結晶半導体を使用したTFTに比べて10倍以上の値が得られている。そのため、早い応答速度を必要とされる周辺の回路のTFTにも、十分使用でき、従来のように、周辺回路部分のTFTを特別に結晶化処理する必要もなくアクティブ素子と同じプロセスで作成することができた。
また、液晶の画素に接続されたアクティブ素子として、C/TFT構成としたので、動作マージンが拡大し、画素の電位がふらつくことはなく一定の表示レベルを確保でき、また一方のTFTが不良でも特に目立った欠陥表示とならない等の利点があった。
TFTに使用する半導体膜として、セミアモルファス半導体を使用したので、周辺回路用にも十分使用できる応答速度が得られ、アクティブ素子の作成プロセスのまま特別な処理をすることもなく、周辺回路用のTFTを同時に作成することができた。
本実施例は相補型のTFTをマトリクス化された各画素に連結することにより、(1)しきい値の明確化 (2)スイッチング速度の増加 (3)動作マ−ジンの拡大 (4)
不良TFTが一部にあってもその補償をある程度行うことができる。 (5)作製に必要なフォトマスク数はNTFTのみの従来例に比べて2回多くなるのみである。(6)キャリアの移動度がアモルファス珪素を用いた場合に比べ10倍以上も大きいため、TFTの大きさを小さくでき、1つのピクセル内に2つのTFTをつけても開口率の減少をほとんど伴わない。 という多くの特長を有する。
不良TFTが一部にあってもその補償をある程度行うことができる。 (5)作製に必要なフォトマスク数はNTFTのみの従来例に比べて2回多くなるのみである。(6)キャリアの移動度がアモルファス珪素を用いた場合に比べ10倍以上も大きいため、TFTの大きさを小さくでき、1つのピクセル内に2つのTFTをつけても開口率の減少をほとんど伴わない。 という多くの特長を有する。
そのため、これまでのNTFTのみを用いるアクティブTFT液晶装置に比べて、数段の製造歩留まりと画面の鮮やかさを成就できるようになった。
本実施例の液晶表示装置の概略外観図を図5に示す。基本的な回路等は実施例1と全く同じである。図5において、Y方向の配線に接続された周辺回路のうちIC4で構成されている部分は、COG法により、基板上に直接ICが形成されている。このIC4は基板の上下の部分に分けて設けられている。
この場合IC4のパッド電極とY方向配線との接続にいて、ICを片側のみに形成した場合に比べてより間隔を狭くできる。その為より高精細な表示画素を設計できる特徴をもつ。さらに、基板上にICを設けたので、その容積は殆ど増すことがなく、より薄型の液晶表示装置を提供することができた。
上記の実施例において、アクティブ素子のTFTはいずれもCMOS構成としたが、特にこの構成に限定されることはなく、NTFT、PTFTのみで構成してもよい、その場合は周辺回路の構成がより素子数が増すことになる。
また、基板上にTFTを形成する位置をX方向またはY方向の配線と繋がっている一方側のみではなく、もう一方の側にもTFTを形成して、交互にTFTを接続し、TFTの密度を半分として、TFTの製造歩留りを向上させることを実現した。
1、2・・・・・周辺回路
4・・・・・・・・・・IC
5・・・・・・・・・・TFT化した周辺回路
6・・・・・・・・・・画素
13・・・・・・・・・NTFT
22・・・・・・・・・PTFT
4・・・・・・・・・・IC
5・・・・・・・・・・TFT化した周辺回路
6・・・・・・・・・・画素
13・・・・・・・・・NTFT
22・・・・・・・・・PTFT
Claims (9)
- 画素部分とアナログスイッチアレーを含む周辺回路とを有する半導体装置であって、
前記画素部分及び前記アナログスイッチアレーは、同一ガラス基板上に形成されたブロッキング層上に設けられた薄膜トランジスタを有し、
前記画素部分及び前記アナログスイッチアレーの薄膜トランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線と、
前記層間絶縁膜上に形成され、前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線と、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の他方と電気的に接続されたコンタクトと、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線上、及び前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線上に形成された平坦化膜と、
前記平坦化膜上に形成された画素電極とを有し、
前記画素電極は、前記平坦化膜に形成された穴を介して前記コンタクトと電気的に接続され、
前記アナログスイッチアレー以外の前記周辺回路は、単結晶シリコンを用いた集積回路でなり、
前記集積回路は、TAB法により前記アナログスイッチアレーと電気的に接続されていることを特徴とする半導体装置。 - 画素部分とアナログスイッチアレーを含む周辺回路とを有する半導体装置であって、
前記画素部分及び前記アナログスイッチアレーは、同一ガラス基板上に形成されたブロッキング層上に設けられた薄膜トランジスタを有し、
前記画素部分及び前記アナログスイッチアレーの薄膜トランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線と、
前記層間絶縁膜上に形成され、前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線と、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の他方と電気的に接続されたコンタクトと、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線上、及び前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線上に形成された平坦化膜と、
前記平坦化膜上に形成された画素電極とを有し、
前記画素電極は、前記平坦化膜に形成された穴を介して前記コンタクトと電気的に接続され、
前記アナログスイッチアレー以外の前記周辺回路は、単結晶シリコンを用いた集積回路でなり、
前記集積回路は、COG法により前記アナログスイッチアレーと電気的に接続されていることを特徴とする半導体装置。 - 画素部分とアナログスイッチアレーを含む周辺回路とを有する半導体装置であって、
前記画素部分及び前記アナログスイッチアレーは、同一ガラス基板上に形成されたブロッキング層上に設けられた薄膜トランジスタを有し、
前記画素部分及び前記アナログスイッチアレーの薄膜トランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線と、
前記層間絶縁膜上に形成され、前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線と、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の他方と電気的に接続されたコンタクトと、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線上、及び前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線上に形成された有機樹脂膜と、
前記有機樹脂膜上に形成された画素電極とを有し、
前記画素電極は、前記有機樹脂膜に形成された穴を介して前記コンタクトと電気的に接続され、
前記アナログスイッチアレー以外の前記周辺回路は、単結晶シリコンを用いた集積回路でなり、
前記集積回路は、TAB法により前記アナログスイッチアレーと電気的に接続されていることを特徴とする半導体装置。 - 画素部分とアナログスイッチアレーを含む周辺回路とを有する半導体装置であって、
前記画素部分及び前記アナログスイッチアレーは、同一ガラス基板上に形成されたブロッキング層上に設けられた薄膜トランジスタを有し、
前記画素部分及び前記アナログスイッチアレーの薄膜トランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線と、
前記層間絶縁膜上に形成され、前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線と、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の他方と電気的に接続されたコンタクトと、
前記画素部分の薄膜トランジスタのソース領域またはドレイン領域の一方と電気的に接続された配線上、及び前記アナログスイッチアレーの薄膜トランジスタのソース領域またはドレイン領域と電気的に接続された配線上に形成された有機樹脂膜と、
前記有機樹脂膜上に形成された画素電極とを有し、
前記画素電極は、前記有機樹脂膜に形成された穴を介して前記コンタクトと電気的に接続され、
前記アナログスイッチアレー以外の前記周辺回路は、単結晶シリコンを用いた集積回路でなり、
前記集積回路は、COG法により前記アナログスイッチアレーと電気的に接続されていることを特徴とする半導体装置。 - 請求項1または2において、前記平坦化膜は、透光性ポリイミド樹脂からなることを特徴とする半導体装置。
- 請求項3または4において、前記有機樹脂膜は、透光性ポリイミド樹脂からなることを特徴とする半導体装置。
- 請求項1乃至6のいずれか一項において、前記層間絶縁膜は、酸化珪素膜であることを特徴とする半導体装置。
- 請求項1乃至7のいずれか一項において、前記画素電極は、透明導電膜で形成されていることを特徴とする半導体装置。
- 請求項1乃至7のいずれか一項において、前記画素電極は、ITOで形成されていることを特徴とする半導体装置。
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