KR100201715B1 - 활성 매트릭스 표시 장치용 고이동도 집적화 구동기 및 그 제조 방법 - Google Patents

활성 매트릭스 표시 장치용 고이동도 집적화 구동기 및 그 제조 방법 Download PDF

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데이비드 에스. 호이리스
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Abstract

본 발명은 활성 매트릭스 표시 장치용 집적화 구동기를 제조하기 우한 고이동도 박막 트랜지스터 및, 고해상도 활성 매트릭스 표시 장치를 구동하는데 소요되는 수 메가헤르츠의 주파수 영역에서 동작 가능한 구동기제에 충분할 정도로 높은 이동도를 가지는 박막 트랜지스터를 얻기 위한 특정한 제조 방법에 관한 것이다.

Description

활성 매트릭스 표시 장치용 고이동도 집적화 구동기 및 그 제조 방법
제1도는 집적화 구동기를 가지는 고이동도 박막 트랜지스터와 활성 매트릭스 기판을 제조하기 위한 공정의 순서도.
제2도는 접합용으로 준비된 표시 장치용 유리 기판 및 단결정 실리콘 웨이퍼의 단면도.
제3도는 단결정 실리콘의 접합 및 박리후의 표시 장치용 유리 기판의 단면도.
제4도는 게이트 절연체와 함께 실리콘 구역이에칭된 후의 단면도.
제5도는 게이트 절연체를 가지는 실리콘 구역의 평면도.
제6도는 스핀-온-글래스 평탄화층을 가지는 기판의 단면도.
제7도는 스핀-온-글래스를 가지는 기판의 평면도.
제8도는 다결정 실리콘 게이트용 증착 패턴 및 에칭 상태도.
제9도는 소오스-드레인 이식제의 상태도.
제10도는 내부 금속 절연체 증착 및 패턴과 접촉 통로의 에칭 상태도.
제11도는 소오스 및 드레인 금속 증착 및 패턴과 에칭 상태도.
제12도는 비활성층 증착, 광차폐층 증착, 패턴 및 에칭 상태도.
제13도는 고이동도 박막 트랜지스터의 초기 제조 공정에 대한 변형의 공정의 순서도.
제14도는 접합선 사전 처리된 실리콘 핸들 웨이퍼 및 실리콘 디바이스 웨이퍼의 상태도.
제15도는 실리콘 디바이스 웨이퍼 및 p++ 에칭-정지층이 선택적으로 에칭되어 제거된 후의 실리콘 핸들 웨이퍼, 열 이산화 실리콘 절연체 및 실리콘 에피택셜 디바이스층의 단면도.
제16도는 표시 장치용 유리 기판에 정전 접합되기 전에 사전 처리된 실리콘 핸들 웨이퍼의 상태도.
제17도는 실리콘 핸들 웨이퍼의 정전 접합 및 선택적 에칭후의 표시 장치용 유리 기판의 상태도.
제18도는 게이트 절연체와 함께 실리콘 구역이에칭된 후의 단면도.
* 도면의 주요부분에 대한 부호의 설명
12 : 단결정 실리콘 웨이퍼 14 : 유리기판
16 : 고순도 이산화 실리콘 박막 18 : 열 이산화 실리콘 구역
20 : 에피택셜 실리콘층 22 : 장벽층
24 : 광차폐층 26 : TFT 제조용 구역
28 : 스핀-온-글래스 30 : 다결정 실리콘 게이트
32 : 소오스-드레인 이식제 34 : 이산화 실리콘 금속간 절연체
36 : 소오스-드레인 금속제 40 : 박막 트랜지스터
42 : 이산화 실리콘 비활성 절연체층 44 : 광차폐층
46 : 유리 기판(변형 공정에서의) 48 : 열 이산화 실리콘 게이트 절연체
50 : 실리콘 디바이스 웨이퍼 52 : 실리콘 핸들 웨이퍼
54 : 실리콘 에칭-정지층 56 : 실리콘 에피택셜 디바이스층
58 : 장벽층 60 : 광차폐층
62 : 실리콘 구역
본 발명은 활성 매트릭스 표시 장치에 관한 것으로서, 특히 활성 매트릭스 표시 장치용 집적화 구동기에 관한 것이다. 보다 상세하게는, 본 발명은 활성 매트릭스 표시 장치용 집적화 구동기를 제조하기 위한 고이동도 박막 트랜지스터에 관한 것이다.
평면판 표시 장치는 종래의 음극선관(CRT) 표시 장치와 비교할 때, 향상된 신뢰성을 제공함은 물론, 무게, 부피, 전력 소비 및 가격면을 현저히 절감시킬 수 있다. 이러한 표시 장치는 컴퓨터, 오락, 군사 및 항공 전자 공학용의 표시 장치와 같은 몇몇 응용 분야에 있어서 CRT 표시 장치의 대체 장치로서 개발되고 있다. 이를 위해 플라즈마, 박막 전계 발광(TFEL) 및 활성 매트릭스 액정 표시(AMLCD)등의 여러 표시 장치 기술이 적극적으로 개발되고 있는데, 이들 기술은 공히, 매트릭스 어드레싱(addressing) 및 관련되는 구동기와의 상호 연결이라고 하는 공통적인 과제를 갖는다. 현재, 행 및 열 구동기는 단결정 실리콘 덩어리를 사용하여 제조된다. 상기 구동기 칩(chip)은 유연성 케이블 또는 유리 위에 칩을 부속하는(chip-on-glass) 방법등에 의해 표시 장치용 유리와 상호 연결된다. 상기 두가지 방법은 모두, 다음과 같은 문제점이 있다. 즉, 최소한도의 상호 연결 정도가 요구됨에 의해 실현 가능한 표시 해상도가 제한되고, 주변 공간을 많이 소비하며, 유리와 구동기 칩 사이의 수천 개소의 상호연결에 의해 신뢰성의 문제를 제거한다.
상기 문제점들은, 유리 위에 부속한 구동기(집적화 구동기)를 제조함에 의해 완화될 수 있다. 집적화 구동기는 상호 연결의 수를 현저히 감소(수천 개소에서 약 10 여 개소로)시키고, 해상도와 용장도를 높이며, 표시 장치 시스템의 패키지화에 있어서의 융통성을 크게 하고, 또한 표시 신뢰성을 향상시킨다. 하지만, 현재의 비정질 실리콘(a-Si) 및 다결정 실리콘(poly-Si) TFT 기술로서는 그것이 가지는 낮은 이동도 특성에 의해서 고해상도의 집적화 구동기를 제조하는 것이 불가능하다. 비정질 실리콘의 이동도는 0.1∼1.0 cm²/Volt.sec.의 범위내에 있는데, 이는 집적화 구동기를 제조하기에는 너무 낮은 값이다. 다결정 실리콘의 이동도는 10∼50 cm²/Volt.sec. 의 범위내에 있는바, 중간 정도의 해상도(예컨대 480×440V 픽셀)를 갖는 표시 장치용 집적화 구동기의 제조에 사용된다. 그러나, 이보다 더 높은 해상도(예컨대, 1024H×1024V)에 있어서의 다결정 실리콘 TFT를 사용할 경우에는, 복잡한 직렬/병렬의 구동기 구조가 요구되므로, 소요되는 상호 연결의 수를 현저하게 감소시키지는 못한다.
고해상도 활성 매트릭스 표시 장치는 수 메가헤르츠의 주파수 범위에서 동작 가능한 구동기를 필요로한다. 이같은 성능을 위해서는 300 cm²/Volt.sec. 이상의 전계 효과 이동도를 가지는 반도체가 필요하다. 단결정 실리콘만이 상기 조건을 충족하는 것으로 알려져 있는바, 단결정 실리콘에 의해 보다 단순화된 구동기 구조가 가능하게 되고, 소요되는 상호 연결의 수가 현저히 감소된다. 그러나, 지금까지는 표시 장치용 유리 기판위에 단결정 실리콘 박막을 증착하는 것이 불가능하였는데, 이는 유리 기판위에 실리콘 박막을 증착할 때, 기판의 온도에 따라 비정질 또는 다결정 박막을 형성하고, 따라서 낮은 이동도를 갖기 때문이다. 한편, 단결정 실리콘 박막은 실리콘을 투명한 사파이어위에 입히는(Silicon-on-Sappire, SOS) 기술에 의해 사파이어 기판 위에는 증착될 수 있다. 물론, 상기 SOS 트랜지스터는 높은 이동도를 갖지만, 이를 활성 매트릭스 표시 장치에 활용하기에는 누설 전류가 지나치게 높은 결점이 있고, 기타 넓은 면적의 사파이어 기판은 손쉽게 구할 수도 없으며, 가격이 비싸다고 하는 등의 결점도 있다.
단결정 실리콘 웨이퍼를 유리 기판에 정전 접합하고, 그 실리콘 웨이퍼를 박리(선택적 에칭)하여, 유리 기판위에 입혀진 고이동도 단결정 실리콘 박막을 만드는 방법도 일부 사용되어 왔고, 코닝(CORNING) 코드 1729 유리 기판은 실험적으로 활용되어 왔다. 상기 1729 기판은 고온 특성(변형점 = 850℃)을 갖는 유리로서, 코닝사에 의해 작은 원통 막대형으로 제조되며, 실험에 있어서는 필요한 수량의 웨이퍼로 잘라진다. 상기 1729 유리는 고온 특성을 가지므로 실제적인 활용에 사용할 수 있는 큰 면적으로 제조하기가 어렵다. 실제적인 활용에 있어서 가장 널리 사용되는 표시 장치용 유리 기판은 코닝 코드 7059, 코닝 코드 1733, 호야(HOYA) NA40, 아사히(ASAHI) NA 등이다. 상기 표시 장치용 유리 기판들의 사용에 있어서의 상한 제한 온도는 약 640℃이다. 상기 온도는, 표시 장치용 구동기 회로 또는 칩을 제조하기 위한 종래의 금속 산화물 반도체(MOS) 공정에서 사용되는 고품질의 열 이산화 실리콘 게이트 절연체를 형성하기에는 적절하지 않다는 어려움이 있다. 700℃ 이하의 온도에서 증착된 이산화실리콘 게이트 절연체를 갖는 트랜지스터는, 증착된 절연체의 존재하는 결함에 의해 통상 높은 임계 전압 및 전압의 불안정성을 갖는다. 또한, 상기 박막 트랜지스터는 활성 매트릭스 스위치로 사용될 때, 강한 빛이 존재하는 환경에서 동작하는 동안 낮은 누설 전류(오프-전류)를 유지하기 위해 상부 및 하부에 광차폐층을 필요로 하는데, 종래의 정전 전압 및 선택적 박리 방법의 관점에서 볼 때, 정전 접합 이후에는 기판의 뒷쪽의 인터페이스(접합면)에 접근할 수 없으므로, 상기 TFT의 하부면을 광차폐하는 것이 불가능하다. 따라서, 앞에서 언급한 여러 문제점을 해결하기 위해 고이동도 TFT 및 집적화 구동기의 제조공정이 절실히 요청된다. 본 발명은 상기 문제점을 해결하는 공정인 것이다.
본 발명은 활성 매트릭스 기판의 집적화된 고이동도 TFT 및 표시 장치 구동기를 제조하기 위한 방법으로서, 고 전계 효과 이동도를 위한 단결정 실리콘의 형성 이외에도, 본 발명에는 낮고 안정한 임계 전압을 위한 열 이산화 실리콘 게이트 절연체가 존재하며, 또 강한 빛이 존재하는 환경에서 낮은 오프-전류를 위한 광차폐층이 존재한다.
따라서, 본 발명에 의해 수 메가헤르츠의 주파수 범위에서 동작 가능한, 집적화 구동기를 부속하는 고해상도 활성 매트릭스 표시 장치의 제작이 가능하다.
제1도에 고이동도 n-채널 TFT의 제조 공정의 순서가 도시되어 있으며, 공정의 각 단계들은 이어지는 도면들과 관련되어 설명되어져 있다.
제2도는 정전 접합 이전의 실리콘 기판(12)과 표시 장치용 유리 기판(14)을 도시한다. 상기 단결정 실리콘 기판(12)은 p-형이며, 8×1018atoms/cm³보다 큰 보론(Boron) 농도와, (100)방향과, (p++) 및 약 0.5 밀리미터의 두께를 갖는다. 처음에 상기 실리콘 기판(12)은 약 0.5 미크론의 고순도 이산화실리콘을 표면(16)위에 생성하기 위해서 건조 산소내에서 열산화 된다. 다음에, 상기 열 이산화 실리콘은 TFT를 제조하기 위한 게이트 절연체 영역(18)을 생성하기 위해 패턴 형성 및 에칭된다. 상기 패턴에는 후속되는 여러층이 게이트 절연체 영역(18)에 맞추어져 인쇄되도록 하는 정렬 키(key)도 포함된다. 그 다음으로, 약 1.5 미크론의 엷게 도핑된 에피택셜(epi) 실리콘(20)이 산화 구역(islands)(18)을 포함하는 실리콘 웨이퍼(12)의 상부에서 성장된다. 이산화 실리콘은, 실리콘의 화학 기상 증착(CVD)에 있어서의 표면에서의 핵 형성을 어렵게 하므로, 상기 산화 구역(18)의 상부에서 앞쪽으로의 에피택시가 형성된다. 이로서, 약 1.5 미크론 두께의 엷게 보론 도핑되고, 높은 이동도를 가지는 실리콘의 균일한 에피택셜층(20)이 선택적 에피택셜 공정에 의해 형성된다. 상기 층(20)의 상부에는 플라즈마 CVD를 통해서 약 0.25 미크론 두께의 질화 실리콘(Si₃N4) 장벽층(22)이 증착된다. 플라즈마 CVD에 의해 증착된 이산화 실리콘도 장벽층으로 사용할 수 있을 것이다. 상기 층(22) 위에는 약 0.2 미크론의 광차폐층(24)이 증착된다. 상기 층(24)의 층작이 종료됨으로서, 실리콘 웨이퍼(12)는 이제, 접합을 위한 준비가 다 되었다. 상기 광차폐층(24)은 정전 접합 공정 및 장벽층(22)에 적합한, 내화성의 금속 또는 유사한 물질로 구성할 수 있을 것이다. 다음으로, 상기 여러 층(20,22,24)을 포함하는 실리콘 웨이퍼(12)의 표면의 광차폐층(24)에서 표시 장치용 유리 기판(14)과 정전 접합된다. 정전 접합 공정에서의 상기 광차폐층(24)과의 전기적 접촉을 위한 설비는 여러 수단중에서 임의의 하나를 사용하여 만들 수 있다. 예컨대, 접합하는 동안의 전기적 접촉을 위한 광차폐층(24)에의 통로(vias)를 가지기 위해서, 실리콘 웨이퍼(12)를 유리 기판(14) 보다 더 크게 제작할 수 있다. 상기 표시 장치용 유리 기판(14)은, 코닝 코드 1733 또는 기판의 유사한 재료이다. 정전 접합은, 약 600℃의 온도에서 상기 층(14)과 층(24) 사이가 접합되도록 유리 기판(14)과 웨이퍼(12)의 양단에 1000Volt 직류 전류를 인가하는 과정을 포함한다.
상기 층(14)과 층(14)의 접합 후에는, p++ 실리콘 기판(12)이 에칭에 의해 제거되는데, 에칭은 상기 표면(16)의 반대쪽면으로부터 시작하여 상기 표면(16)을 지나 구역(18)을 포함하고 있는 층(20)을 향하여 이루어지며, 상기구역(18)의 두께의 일부분만 남게되는 정도까지 진행된다. 상기 에칭은 불순물 선택적 에칭제 8HAc : 3HNO₃: 1HF 를 사용하여 이루어진다. 상기 에칭제는 엷게 도핑된 에피택셜 실리콘층(20)보다 100 배 더 빠르게 p++ 실리콘 층(12)을 선택적 에칭하므로, p++기판(12)의 에칭에 의한 제거를 조절할 수 있도록 한다. 다른 방법으로는, 실리콘 웨이퍼(12)의 대부분을 기계적 그라인딩 및 래핑(lapping)에 의해 제거한 후, 상기 웨이퍼(12)의 잔여분에 대한 불순물 선택적 에칭을 할 수도 있다. 상기 에피택셜 층(20)의 일부와 열 산화 구역(18)은 에칭시에, 제3도에 도시한 바와같이, 약 1,000 옹스트롬의 게이트 절연체를 형성하기 위해 조절되어 진다. 상기 에칭은 습식 화학 에칭 또는 플라즈마 에칭을 사용하여 실시할 수 있다.
실리콘 에피택셜 층(20), 장벽층(22) 및 광차폐층(24)은, 제4도 및 제5도에 도시한 바와같이, 활성 매트릭스 어레이 및 표시 장치용 구동기용의 TFT를 제조하기 위한 구역(26)을 형성하기 위해서 패턴 형성 및 에칭된다.
스핀-온-글래스(예컨대, 혼합 화학 약품 아쿠글래스(ACCUGLASS)×A03-5)(28)RK 상기 기판(14) 및 구역(26)위에 부가된 후, 제6도 및 제7도에 도시한 바와같이, 패턴 형성 및 에칭된다. 상기 스핀-온-글래스는 후속되는 게이트(30)가 TFT 채널과 단락되는 것을 방지하고, 표면을 평탄화한다.
다음에, 제8도에 도시한 바와같이, 다결정-실리콘 게이터(30)가 증착된 후, 패턴 형성 및 에칭된다. 상기 과정에 이어서, 제9도에 도시한 바와같이, 인(P³¹)으로된 자동 정렬되는 소오스-드레인의 이식(32) 및 아닐링(annealing)공정이 뒤따른다. 상기 이식제(32)의 손상 부분(damage)은 로 속으로 20 시간 동안 아닐링된다. 상기 이식제(32)의 이식시에는, 이식제(32)의 영역이 게이트 산화물(18)의 두께 보다 더 크게 될 수 있도록 조건이 선정된다. 이어서, 제10도에 도시한 바와같이, 이산화 실리콘 금속간 절연체(34)가 플라즈마 화학 기상증착에 의해 증착되고, 패턴 형성되며, 접촉용 통로들이 이식제(32)까지 하향 에칭된다.
다음으로, 제11도에 도시한 바와같이, 소오스-드레인 금속체(36)를 형성하기 위해서 알루미늄(+1% 실리콘)이 증착되고 패턴 형성된후, 에칭된다. 이상의 공정에 의해 활성 매트릭스 및 집적화 구동기용 TFT(40)의 제조가 완결된다. 다음 단계는 활성 매트릭스 픽셀(pixel) TFT의 소오스 전극에 전기적으로 연결하는 픽셀 전극을 제조하는 단계이다. AMLCD에 있어서는, 상기 픽셀 전극을 결정하기 위해서 산화 인듐 주석(ITO)층(이는 투명한 도체이다)을 증착시킨후, 패턴 형성 및 에칭한다. 간결함을 위해, 상기 픽셀 전극은 제11도 및 제12도에 도시하지 않았다. 강한 빛이 존재하는 조건하에서도 낮은 누설 전류를 유지하기 위해서, 상기 TFT의 상부에는 또 다른 광차폐층(44)이 위치한다. 먼저, 이산화 실리콘 비활성 절연체 층(42)이 소오스-드레인 금속제(36)의 상부에 증착된다. 다음에, 제12도에 도시한 바와같이, 제2의 알루미늄층이 상층부 광차폐층(44)을 생성하기 위해서 증착된 후 패턴 형성 및 에칭된다.
이상의 공정에 의해 제조된 고이동도 TFT 및 집적화 구동기를 포함하는 활성 매트릭스 기판은 이제, 종래의 액정 표시 장치 조립 기술을 이용하여 고해상도의 AMLCD 의 제조에 활용된다.
본 발명은 또한, 비정질 실리콘 또는 다결정 실리콘 TFT 어레이를 사용하는 반면에, 고이동도 단결정 실리콘 TFT 만을 사용하여 활성 매트릭스 집적화 구동기를 제조하는 것에도 사용 가능하다.
더 나아가서, 본 발명에서의 고이동도 TFT는 TFEL 및 플라즈마 표시판용 집적화 구동기의 제조에도 사용 가능하다. 또한, 본 발명에서의 고이동도 TFT 는 집적화 구동기를 갖는 활성 매트릭스 TFEL 로서 표시 장치의 제조에도 사용 가능하다. 활성 매트릭스 TFEL 표시 장치의 경우에 있어서는, 픽셀 전극으로서 알루미늄과 같은 반사성 박막이 사용된다. 제11도의 소오스-드레인 알루미늄이 전계 발광 픽셀용의 반사성 전극 제조에 사용된다.
지금까지의 설명에 있어서의 고이동도 TFT 공정은 n-채널 TFT의 제조를 위한 과정에 관한 것이다. 만약, p-채널 TFT가 필요할 경우에는 상기 실리콘층(20)내의 도핑 물질을 인으로, 제11도의 소오스-드레인 이식제(32)를 보론(B)으로 바꿈으로서 유사한 공정을 채택할 수 있다. 또한 정전 접합 이전에, n-영역 및 p-영역을 형성하기 위한 선택적 에피택셜 증착후 p31또는 B11을 가지는 선별된 TFT 영역(게이트 절연체 영역)들의 마스크(mask)에 의한 이식에 의해서, 동일 기판위에 n- 및 p-채널 TFT 모두를 포함하는 상보형 금속 산화물 반도체(CMOS)도 제조할 수 있다. CMOS를 사용한 표시 장치 구동기는 보다 적은 전력을 소비한다.
제13도는, 고순도의 열 이산화 실리콘 게이트 절연체(45)를 사용하여 표시장치용 유리 기판(46)위에 고이동도 단결정 실리콘 TFT를 제조하기 위한 대체 공정의 구조에 대한 순서도를 도시한다. 이러한 접근 방법은 제14도 내지 제18도에 도시되어 있다.
상기 공정은, 각각 실리콘 디바이스 웨이퍼(50) 및 실리콘 핸들 웨이퍼(52)로 명명한 두 개의 단결정 실리콘 웨이퍼를 사용한다. 상기 두 웨이퍼는 모두 약 1 ohm-cm 의 비저항과 (100)방향을 갖는 p-형 웨이퍼이다. 먼저, 약 5,000 옹스트롬 두께의 고순도 열 이산화 실리콘 층(48)이 약 1,000℃ 의 온도에서 건조 산소를 사용하여 웨이퍼(52)위에 성장된다. 이와 병행하여, 약 2미크론 두께의 보론으로 짙게 도핑된 p++ 실리콘 에칭-정지 층(54) 및, 1미크론 두께의 엷게 도핑된(p- 또는 n-) 디바이스층(56)이 실리콘 에피택시 방법을 사용하여 실리콘 디바이스 웨이퍼(50)위에 성장된다. 다음으로, 상기 두 웨이퍼(50, 52)는 정전 접합 또는 확산 접합 방법을 사용하여 상호 접합된다. 제14도에 접합 이전의 실리콘 핸들 웨이퍼(52)와 실리콘 디바이스 웨이퍼(50)의 단면이 도시되어 있다. 접합이 이루어지고 난 후에는, 에틸렌 디아민 피로카테롤(EDP)와 같은 선택적 화학 에칭제를 사용하여 실리콘 디바이스 웨이퍼(50)를 선택적 에칭하여 제거한다. 제15도에 접합 및 디바이스 웨이퍼(50)의 선택적 에칭 이후의 핸들 웨이퍼(52)의 단면이 도시되어 있다.
다음 단계로, 실리콘 에피택셜 디바이스 층(56) 및 열 이산화 실리콘 게이트 절연체(48) 내의 정렬키를 에칭하기 위하여 실리콘 핸들 웨이퍼(52)를 사진 석판 방법으로 패턴 형성한다. 이것에 의해, 저온의 표시 장치용 유리 기판(46)에 접합되기 이전에 디바이스 에피택셜 실리콘 박막(56)내의 n- 및 p- 영역의 마스크된 이식제의 아닐링이 허용된다(정렬키의 제조 및 그에 따른 마스크에 의한 이식 공정은 도시하지 않았다).
다음에, 제16도에 도시한 바와같이, 약 2,500 옹스트롬 두께의 플라즈마 증착된 질화 실리콘 또는 이산화 실리콘 장벽층(58) 및, 약 2,000 옹스트롬 두께의 광차폐층(60)이 실리콘 에피택셜 디바이스 층(56)의 상부에 증착된다.
다음에, 상기의 사전 처리된 실리콘 핸들 웨이퍼(52)는 표시 장치용 유리기판(46)에 광차례층(60)에서 정전 접합된다. 접합 후에는 EDP 에칭제 또는 포타슘 하이드록사이드(KOH) 에칭제를 사용하여 실리콘 핸들 웨이퍼(52)를 선택적 에칭하여 제거한다. 상기 에칭제에 의한 열 이산화 실리콘 절연체의에칭율은 실리콘 핸들 웨이퍼(52)의 에칭율에 비하면 무시할 수 있다.
제17도에 실리콘 핸들 웨이퍼(52)가 선택적 에칭된 이후의 표시 장치용 유리 기판(46)과 그에 부수되는 여러층(48,56,58,60)의 단면이 도시되어 있다.
다음으로, 제18도에 도시한 바와같이, 열 이산화 실리콘 절연체 층(48)과 함께 실리콘 구역(62)이 TFT에 소요되는 영역을 위해서 패턴 형성되고, 에칭된다. 이후부터는, 제18도의 기판 어셈블리는 제5도로부터 시작하는 첫 번째 방법과 유사하게 처리된다. 이때, 제18도의 디바이스(64,66)에 대응하는 구성 요소들은 각각 다음과 같다. 즉, 유리 기판(14 와 16), 광차폐층(24 와 60), 장벽층(22 와 28), 실리콘 에피택셜 층(20 과 56), 이산화 실리콘 절연체(18 과 48), 구역(26 과 62) 등이다.
요약컨대, 본 발명은 활성 매트릭스 표시 장치용 고이동도 집적화 구동기용의 단결정 실리콘을 갖는 TFT의 제조를 가능하게 하고(여기서, 고이동도란 이동도가 300 cm²/V.s. 를 초과함을 의미), 또한 본 발명에 의해, 낮고(1Volt 이하) 안정한 임계 전압을 위한 열 이산화 실리콘 게이트 절연체와, 강한 빛이 존재하는 환경에서의 낮은 오프-전류(1피코 암페어 이하)를 위한 광차폐층이 실현된다.
본 발명은 또한, 각각의 여러층의 두께라든지, 처리 온도, 기타 다른 처리 조건을 달리하는 것과 같은, 상술한 기본 공정에의 변화 공정을 활용할 수도 있을 것이다.

Claims (10)

  1. 기판위에 집적화된 구동기로서의 고이동도 박막 트랜지스터의 제조 방법에 있어서,실리콘 기판위에 이산화 실리콘 층을 성장시키는 단계와; 복수의 이산화 실리콘 게이트 절연체 영역을 얻기 위해 상기 이산화 실리콘을 에칭하는 단계와; 상기 실리콘 기판 및 게이트 절연체 영역위에에피택셜 실리콘 층을 성장시키는 단계와; 상기 에피택셜 실리콘 층위에 장벽층을 증착하는 단계와; 상기 장벽층위에 제1의 광차폐층을 증착하는 단계와; 상기 제1의 광차폐층에 유리 기판을 접합하는 단계와; 상기 실리콘 기판을 에칭하여 제거하는 단계와; 최소한 하나의 게이트 절연체 영역과, 장벽층과, 제1의 광차폐층을 포함하는 에피택셜 실리콘층을 가지며 상기 유리 기판위에 위치하는 복수의 구역을 형성하기 위해 상기 에피택셜 실리콘 층 및 게이트 절연체 영역의 일부를 에칭하는 단계와; 상기 구역 및 그 구역이 위치한 표면과 동일한 표면위에 있는 상기 유리 기판의 노출 부분위에 유리 층을 입히는 단계와; 상기 유리층의 일부를 최소한 상기 구역 각각의 게이트 절연체 영역을 노출시킬 수 있도록 에칭하는 단계와; 각각의 구역의 게이트 절연체 영역위에 각각 다결정 실리콘 층을 증착하는 단계와; 상기 다결정 실리콘층의 일부를 에칭하고, 각각의 게이트 절연체 영역위에 위치하는 다결정 실리콘 게이트를 형성하는 단계와; 각각의 구역위의 노출된 장벽층 내부로 상기 게이트 절연체 영역의 두께보다 더 큰 두께로 소오스 및 드레인 이식제를 이식하는 단계와; 상기 소오스 및 드레인 이식제를 아닐링하는 단계와; 상기 복수의 구역 및 유리층의 잔여 부분위에 이산화 실리콘 금속간 절연체층을 증착하는 단계와; 상기 이산화 실리콘 금속간 절연체 층을 통과하여 상기 각각의 구역위에 소오스 및 드레인 이식제에 이르는 접촉 통로를 에칭하는 단계 및; 상기 접촉 통로를 통해서 상기 소오스 및 드레인 이식제에 이르는 소오스 및 드레인 금속체를 증착하고 에칭하는 단계를 포함하는 것을 특징으로 하는 고이동도 박막 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 소오스 및 드레인 금속체위에 실리콘 비활성 절연체 층을 증착하는 단계와; 상기 실리콘 비활성 절연체층위에 제2의 광차폐층을 증착하는 단계와; 상기 제2의 광차폐층의 일부가 각각의 구역위에 남도록하기 위해서 상기 제2의 광차폐층을 에칭하는 단계를 추가로 포함하는 것을 특징으로 하는 고이동도 박막 트랜지스터의 제조 방법.
  3. 제2항에 있어서, 상기 이산화 실리콘 층은 0.01에서 1.0 미크론 두께를 가지며; 상기 에피택셜 실리콘 층은 0.01에서 5 미크론 사이의 두께를 가지며; 상기 장벽층은 0.1에서 2 미크론 사이의 두께를 가지며, 상기 제1의 광차폐층은 0.01에서 2 미크론의 두께를 가지는 것을 특징으로 하는 고이동도 박막 트랜지스터의 제조 방법.
  4. 기판 위에 집적화된 구동기로서의 고이동도 박막 트랜지스터의 제조 방법에 있어서, 제1의 실리콘 웨이퍼 위에 이산화 실리콘층을 성장시키는 단계와; 제2의 실리콘 웨이퍼 위에 도핑된 에칭-정지층을 성장시키는 단계와; 상기 실리콘 에칭-정지층위에 실리콘 에피택시 층을 성장시키는 단계와; 상기 제1및 제2의 실리콘 웨이퍼를 상기 이산화 실리콘층 및 실리콘 에피택시 층에서 서로 접합하는 단계와; 상기 제2의 실리콘 웨이퍼를에칭하여 제거하는 단계와; 상기 실리콘 에칭-정지층을 에칭하여 제거하는 단계와; 상기 실리콘 에피택시층 위에 장벽층을 증착하는 단계와; 상기 실리콘 에피택시 제1층위에 제1의 광차폐층을 증착하는 단계와; 상기 제1의 실리콘 웨이퍼의 제1의 광차폐층에 유리 기판을 접합하는 단계와; 상기 제1의 실리콘 웨이퍼를에칭하여 제거하는 단계와; 상기 이산화 실리콘 층과, 실리콘 에피택시 층과, 장벽층 및 제1의 광차폐층의 영역을 상기 유리 기판위에 위치하는 복수의 구역을 형성하기 위하여에칭하는 단계를 포함하는 것을 특징으로 하는 고이동도 박막 트랜지스터의 제조 방법.
  5. 제4항에 있어서, 상기 복수의 그 구역과 동일한 면위의 유리 기판의 노출된 부분위에 유리층을 입히는 단계와; 상기 유리층의 일부를 각각의 복수의 구역위의 이산화 실리콘층 영역을 노출하기 위하여에칭하는 단계와; 상기 각 구역의 각각의 이산화 실리콘층 영역위에 다결정 실리콘 층을 증착하는 단계와; 상기 다결정 실리콘의 일부를 에칭하고, 상기 각 구역의 이산화 실리콘층 영역위에 위치하는 다결정 실리콘 게이트를 형성하는 단계와; 소오스 및 드레인 이식제를 각각의 구역위의 상기 장벽층 내부로 이산화 실리콘층의 두께보다 더 큰 두께로 이식하는 단계와; 상기 소오스 및 드레인 이식제를 아닐링하는 단계와; 상기 복수의 구역 및 유리층의 잔여 부분 위에 이산화 실리콘 금속간 절연체층을 증착하는 단계와; 상기 이산화 실리콘 금속간 절연체층을 통과하여 각각의 구역위의 상기 소오스 및 드레인 이식제에 이르는 접촉 통로를 에칭하는 단계와; 상기 접촉 통로를 통하여 상기 소오스 및 드레인 이식제에 이르는 소오스 및 드레인 금속체를 증착하고 에칭하는 단계를 추가로 포함하는 것을 특징으로 하는 고이동도 박막 트랜지스터의 제조 방법.
  6. 제5항에 있어서, 상기 소오스 및 드레인 금속체 위에 실리콘 비활성 절연체 층을 증착하는 단계 상기 실리콘 비활성 절연체층위에 제2의 광차폐층을 증착하는 단계와: 상기 제2의 광차폐층을 각각의 구역위에 그 차폐층의 일부를 남기고서 에칭하는 단계를 추가로 포함하는 것을 특징으로 하는 고이동도 박막 트랜지스터의 제조 방법.
  7. 기판위에 집적화된 구동기로서의 복수의 고이동도 박막 트랜지스터에 있어서, 유리 기판과; 상기 유리 기판위에 표면에 위치하는 복수의 구역을 구비하는데, 상기 구역은, 광차폐층과; 상기 광차폐층위에 위치하는 장벽층과; 상기 장벽층위에 위치하는 제1의 표면 및 제2의 표면을 가지는 실리콘 에피택셜 디바이스층과; 상기 실리콘 에피택셜 디바이스층에 삽입되어 상기 실리콘 에피택셜 디바이스층의 제2의 표면에서 노출된 표면을 가지는 이산화 실리콘 게이트 절연체 영역과; 상기 이산화 실리콘 게이트 절연체 영역위에 위치하는 다결정 실리콘 게이트와; 상기 실리콘 에피 에피 디바이스층의 제2의 표면에서 상기 이산화 실리콘 게이트 절연체 영역과 인접하며, 상기 제2의 표면으로부터 상기 게이트 절연체 영역의 깊이보다 더 큰 깊이를 가지는 복수의 드레인-소오스 이식제와; 상기 복수의 드레인-소오스 이식제 각각에 접촉하는 드레인-소오스금속체를 구비하는 것을 특징으로 하는 고이동도 박막 트랜지스터.
  8. 제7항에 있어서, 상기 유리 기판의 표면 및 상기 드레인-소오스 이식제까지의 상기 복수의 구역 각각의 표면을 뒤덮는 유리 코팅층과; 상기유리 코팅층 및 상기 드레인-소오스 이식제, 상기 다결정 실리콘 게이트와, 상기 드레인-소오스 금속체의 제1의 복수의 부분을 뒤덮는 금속간 절연체 코팅층을 추가로 구비하는 것을 특징으로 하는 고이동도 박막 트랜지스터.
  9. 제8항에 있어서, 상기 금속간 절연체 코팅층 및 드레인-소오스 금속제의 제2의 복수의 부분을 뒤덮는 비활성 코팅층과; 상기 복수의 구역 각각에 근접하는 복수의 영역을 뒤덮는 복수의 광차폐 코팅층을 추가로 구비하는 특징으로 하는 고이동도 박막 트랜지스터.
  10. 제9항에 있어서, 상기 복수의 구역 각각의 광차폐층은 0.01에서 2 미크론 사이의 두께를 가지며; 상기 구역 각각의 장벽층은 0.1에서 5 미크론 사이의 두께를 가지는 것을 특징으로 하는 고이동도 박막 트랜지스터.
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