JPH01274474A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01274474A JPH01274474A JP10341388A JP10341388A JPH01274474A JP H01274474 A JPH01274474 A JP H01274474A JP 10341388 A JP10341388 A JP 10341388A JP 10341388 A JP10341388 A JP 10341388A JP H01274474 A JPH01274474 A JP H01274474A
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- silicon oxide
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 44
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 44
- 239000010703 silicon Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 28
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 13
- 238000005530 etching Methods 0.000 abstract description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関するものである。
半導体シリコン基板上に絶縁膜を堆積させ、その絶縁膜
の一部を除去し、その箇所で半導体シリコン表面を露出
させた後、エピタキシャルシリコン膜を成長させる。こ
の時、絶縁膜上には多結晶シリコン膜が成長する。
の一部を除去し、その箇所で半導体シリコン表面を露出
させた後、エピタキシャルシリコン膜を成長させる。こ
の時、絶縁膜上には多結晶シリコン膜が成長する。
本発明の半導体装置は、絶縁膜の工、チングをする時、
エツチングする箇所の絶縁膜を傾斜状又は階段状に形成
することによって、多結晶シリコンとエピタキシャルシ
リコンを導通路として使用する場合、導通を確実に行な
える利点がある。
エツチングする箇所の絶縁膜を傾斜状又は階段状に形成
することによって、多結晶シリコンとエピタキシャルシ
リコンを導通路として使用する場合、導通を確実に行な
える利点がある。
又、エピタキシャルシリコン層にＭＯＳ）ランジスクを
形成する場合、ソース及びドレインの形状がシリコンウ
ェハ内でバラツキなく形成でき、一定のトランジスタ特
性を持つトランジスタをシリコンウェハ内に多数作成で
きる利点を持つ。
形成する場合、ソース及びドレインの形状がシリコンウ
ェハ内でバラツキなく形成でき、一定のトランジスタ特
性を持つトランジスタをシリコンウェハ内に多数作成で
きる利点を持つ。
第２図（ａ）〜（ｅ）はシリコン膜をエピタキシャル成
長させた領域にＮ型ＭＯＳトランジスタを形成する従来
の単導体装置の製造工程の断面図を示す。
長させた領域にＮ型ＭＯＳトランジスタを形成する従来
の単導体装置の製造工程の断面図を示す。
第２図（ａ）は、Ｐ型シリコン基板２１に厚み約３５０
０オングストロームのシリコン酸化膜２２を堆積した工
程を示している。
０オングストロームのシリコン酸化膜２２を堆積した工
程を示している。
第２図（ｂ）は、シリコン酸化膜２２の一部を除去した
後、厚み約２０００オングストロームのエピタキシャル
シリコン膜２３を堆積し、次に厚み数百オングストロー
ムのゲート酸化膜２４を形成した後、厚み約４０００オ
ングストロームの多結晶シリコン膜２５を堆積した工程
を示している。ここでエピタキシャルシリコン膜２３は
、ジシランＳ ＋ ｚ Ｈｈと水素を常圧かつ約８００
℃のもとで流して成長する。
後、厚み約２０００オングストロームのエピタキシャル
シリコン膜２３を堆積し、次に厚み数百オングストロー
ムのゲート酸化膜２４を形成した後、厚み約４０００オ
ングストロームの多結晶シリコン膜２５を堆積した工程
を示している。ここでエピタキシャルシリコン膜２３は
、ジシランＳ ＋ ｚ Ｈｈと水素を常圧かつ約８００
℃のもとで流して成長する。
このエピタキシャルシリコン膜２３は、シリコン酸化膜
２２を除去してシリコン基板表面が露出した箇所２６上
では単結晶シリコン膜になっているが、シリコン酸化膜
２２上では多結晶シリコン膜となる。
２２を除去してシリコン基板表面が露出した箇所２６上
では単結晶シリコン膜になっているが、シリコン酸化膜
２２上では多結晶シリコン膜となる。
第２図（Ｃ）はフォトリソ工程を経て、多結晶シリコン
膜２５とゲート酸化膜２４を反応性イオンエツチングに
より不要な部分を除去し、Ｎ型ＭＯＳトランジスタのゲ
ート電極２７を形成した工程を示す。
膜２５とゲート酸化膜２４を反応性イオンエツチングに
より不要な部分を除去し、Ｎ型ＭＯＳトランジスタのゲ
ート電極２７を形成した工程を示す。
第２図（ｄ）は、砒素のイオン注入２８を行っている工
程を示す、この砒素イオン注入と砒素を活性化するため
の熱工程を経ることにより、多結晶シリコンをＮ型とし
、又同時にゲート電極２７に覆われていない部分のエピ
タキシャルシリコン膜２３もＮ型となる。
程を示す、この砒素イオン注入と砒素を活性化するため
の熱工程を経ることにより、多結晶シリコンをＮ型とし
、又同時にゲート電極２７に覆われていない部分のエピ
タキシャルシリコン膜２３もＮ型となる。
第２図（ｅ）は中間絶縁膜２９を堆積し、フォトリソ工
程によりコンタクト穴２１１を形成した工程を示してい
る。
程によりコンタクト穴２１１を形成した工程を示してい
る。
第２図（ａ）〜（ｅ）に示した従来の半導体装置におい
ては、シリコン酸化膜２２が垂直に切られているため、
エピタキシャルシリコン膜２３が、シリコン酸化膜２２
の切られた箇所（第２図（６）のコンタクト穴２１２）
を十分に覆うことができず、切れてしまう欠点があった
。
ては、シリコン酸化膜２２が垂直に切られているため、
エピタキシャルシリコン膜２３が、シリコン酸化膜２２
の切られた箇所（第２図（６）のコンタクト穴２１２）
を十分に覆うことができず、切れてしまう欠点があった
。
又、第２図（ｅ）のＡ−Ａ’ 線に沿った断面のエピタ
キシャルシリコン膜の厚みが厚く、砒素のイオン注入に
より砒素が十分深く迄拡散できず、ソース及びドレイン
を形成することができなかったり、ソース又はドレイン
とコンタクト部のＩＪがとれなかったりする欠点があっ
た。
キシャルシリコン膜の厚みが厚く、砒素のイオン注入に
より砒素が十分深く迄拡散できず、ソース及びドレイン
を形成することができなかったり、ソース又はドレイン
とコンタクト部のＩＪがとれなかったりする欠点があっ
た。
更に第３図に示す様に、ゲート電極である多結晶ソリコ
ン３１が少しでもソース又はドレイン側に寄って形成さ
れてしまうと、砒素のイオン注入により、第３図のＢ−
Ｂ・線に沿った断面で示される厚いエピタキシャルシリ
コン膜に十分深く侵入できず、ソース又はドレインの形
成ができない欠点を持っていた。
ン３１が少しでもソース又はドレイン側に寄って形成さ
れてしまうと、砒素のイオン注入により、第３図のＢ−
Ｂ・線に沿った断面で示される厚いエピタキシャルシリ
コン膜に十分深く侵入できず、ソース又はドレインの形
成ができない欠点を持っていた。
従来の技術では、エピタキシャルシリコン膜を成長させ
る前の工程において、絶縁膜又はシリコン酸化膜を垂直
に除去してしまったために、その箇所でエピタキシャル
シリコン膜が切れてしまったり、あるいは非常に厚くな
ってしまい、前述した様な欠点を生していた。本発明は
、成長させたエピタキシャルシリコン膜がシリコン酸化
膜等の絶縁ｎＱを除去した箇所で切れたりしない様に、
又はエピタキシャルシリコン膜の［がその箇所で非常に
厚くならない様に形成する事を目的としたものである。
る前の工程において、絶縁膜又はシリコン酸化膜を垂直
に除去してしまったために、その箇所でエピタキシャル
シリコン膜が切れてしまったり、あるいは非常に厚くな
ってしまい、前述した様な欠点を生していた。本発明は
、成長させたエピタキシャルシリコン膜がシリコン酸化
膜等の絶縁ｎＱを除去した箇所で切れたりしない様に、
又はエピタキシャルシリコン膜の［がその箇所で非常に
厚くならない様に形成する事を目的としたものである。
第２図（ｂ）のシリコン酸化膜２２を単に垂直に除去す
るのではなく、傾斜を設けて除去したり、あるいは階段
状に除去したりする。
るのではなく、傾斜を設けて除去したり、あるいは階段
状に除去したりする。
前項で説明した手段を用いることにより、シリコン酸化
膜を除去した箇所でエピタキシャルシリコン膜が切れた
り膜厚が非常に厚くなる箇所が生じたりすることがなく
なった。その結果、ＭＯＳトランジスタのソース及びド
レインが一定の形状で形成され、コンタクト部とソース
又はドレインの導通も十分とれる様になった。以下に図
面を参照し、本発明の詳細な説明する。
膜を除去した箇所でエピタキシャルシリコン膜が切れた
り膜厚が非常に厚くなる箇所が生じたりすることがなく
なった。その結果、ＭＯＳトランジスタのソース及びド
レインが一定の形状で形成され、コンタクト部とソース
又はドレインの導通も十分とれる様になった。以下に図
面を参照し、本発明の詳細な説明する。
第１図（ａ）〜Ｃｒ）に本発明のエピタキシャル成長さ
せたシリコン膜にＮ型ＭＯＳトランジスタを形成する半
導体装での製造工程の断面図を示す。
せたシリコン膜にＮ型ＭＯＳトランジスタを形成する半
導体装での製造工程の断面図を示す。
第１図（ａ）は、Ｐ型シリコン基板１１に厚み約３５０
０オングストロームのシリコン酸化１１Ｑ１２を堆積し
た工程を示している。
０オングストロームのシリコン酸化１１Ｑ１２を堆積し
た工程を示している。
第１図（ｂ）は、フォトリソ工程によりシリコン酸化膜
の一部を１０００〜２０００オングストローム除去した
工程を示している。
の一部を１０００〜２０００オングストローム除去した
工程を示している。
第１図（Ｃ）は、更にフォトリソ工程により、シリコン
酸化膜を除去し、箇所１３においてシリコン基板表面を
露出させた。ここでシリコン酸化膜を階段状に除去した
ことになる。
酸化膜を除去し、箇所１３においてシリコン基板表面を
露出させた。ここでシリコン酸化膜を階段状に除去した
ことになる。
第１図（ｄ）は、厚み約２０００オングストロームのエ
ピタキシャルシリコン膜１４を堆積し、次に厚さ数百オ
ングストロームのゲート酸化膜１５を形成した後、厚み
約４０００オングストロームの多結晶シリコン１１２１
Ｇを堆積した工程を示している。
ピタキシャルシリコン膜１４を堆積し、次に厚さ数百オ
ングストロームのゲート酸化膜１５を形成した後、厚み
約４０００オングストロームの多結晶シリコン１１２１
Ｇを堆積した工程を示している。
第１図（ｅ）は、フォトリソ工程を経て、多結晶シリコ
ン膜１６とゲート酸化膜１５を反応性イオンエツチング
により不要な部分を除去し、Ｎ型ＭＯＳトランジスタの
ゲート電極１６を形成し、更に砒素をイオン注入する工
程を示す。この砒素イオン注入と砒素を活性化するため
の熱工程を経ることにより、ゲート電極となる多結晶シ
リコンＩ６をＮ型とし、又同時にゲート電極１６に覆わ
れていない部分のエピタキシャルシリコン膜１４もＮ型
となる。
ン膜１６とゲート酸化膜１５を反応性イオンエツチング
により不要な部分を除去し、Ｎ型ＭＯＳトランジスタの
ゲート電極１６を形成し、更に砒素をイオン注入する工
程を示す。この砒素イオン注入と砒素を活性化するため
の熱工程を経ることにより、ゲート電極となる多結晶シ
リコンＩ６をＮ型とし、又同時にゲート電極１６に覆わ
れていない部分のエピタキシャルシリコン膜１４もＮ型
となる。
第１図（「）は中間絶縁膜１９を堆積し、フォトリソ工
程によりコンタクト穴１１０を形成した工程を示してい
る。砒素がイオン注入されたエピタキシャルシリコンの
領域の内ゲート電極１６の直ぐ横領域１１１にソースが
、領域１１２にドレインが形成される。
程によりコンタクト穴１１０を形成した工程を示してい
る。砒素がイオン注入されたエピタキシャルシリコンの
領域の内ゲート電極１６の直ぐ横領域１１１にソースが
、領域１１２にドレインが形成される。
第１図（ｄ）又は第１図（ｅ）において明らかな様に、
シリコン酸化膜が除去されている箇所１７のシリコン酸
化膜の厚みは従来例に比べ薄くなっているため、エピタ
キシャルシリコン膜１４はなだらかに形成されており、
その箇所で切れる心配はない。しかも多結晶シリコンの
ゲート電極１６とシリコン酸化膜を除去した箇所１７の
間のエピタキシャルシリコン酸化膜の厚みは極端に厚く
ならない。
シリコン酸化膜が除去されている箇所１７のシリコン酸
化膜の厚みは従来例に比べ薄くなっているため、エピタ
キシャルシリコン膜１４はなだらかに形成されており、
その箇所で切れる心配はない。しかも多結晶シリコンの
ゲート電極１６とシリコン酸化膜を除去した箇所１７の
間のエピタキシャルシリコン酸化膜の厚みは極端に厚く
ならない。
このため、砒素のイオン注入によりソース及びドレイン
は確実に形成され、しかもコンタクトとソース又はドレ
インの間の導通も確実にとれる利点がある。
は確実に形成され、しかもコンタクトとソース又はドレ
インの間の導通も確実にとれる利点がある。
第４図は本発明の他の実施例である半導体装置の構造の
断面図を示している。４１は半導体シリコン、４２はシ
リコン酸化膜、４３はエピタキシャルシリコン層を示し
ている。４２のシリコン酸化膜は傾斜をつけて除去され
ている。シリコン酸化膜をこの様に傾斜して作製すると
、エピタキシャルシリコン膜はなだらかに形成され、第
１図に示した本発明の構造と同様な効果を持つ。
断面図を示している。４１は半導体シリコン、４２はシ
リコン酸化膜、４３はエピタキシャルシリコン層を示し
ている。４２のシリコン酸化膜は傾斜をつけて除去され
ている。シリコン酸化膜をこの様に傾斜して作製すると
、エピタキシャルシリコン膜はなだらかに形成され、第
１図に示した本発明の構造と同様な効果を持つ。
以上詳細に説明した様に、本発明の半導体装置ではシリ
コン半導体上に形成したエピタキシャルシリコン膜がシ
リコン酸化膜上で切れにくく、ソース及びドレインが確
実に形成され、しかもコンタクトとソース又はドレイン
との導通が確実にとれる優れた性質を有する。
コン半導体上に形成したエピタキシャルシリコン膜がシ
リコン酸化膜上で切れにくく、ソース及びドレインが確
実に形成され、しかもコンタクトとソース又はドレイン
との導通が確実にとれる優れた性質を有する。
第１図（ａ）〜（ｆ）は本発明の半導体装ｒの製造工程
順を示す断面図、第２図（ａ）〜（ｅ）は従来の半導体
装置の製造工程順を示す断面図、第３図は従来の半導体
装置の構造を示す断面図、第４図は本発明の他の半導体
装置の構造を示す断面図である。 １１・・・半導体シリコン １２・・・シリコン酸化膜 １４・・・エピタキシャルシリコン膜 １５・・・ゲート酸化膜 １６・・・多結晶シリコン １１０ ・・・コンタクト穴 １１１ ・・・ソース １１２ ・・・ドレイン 以上 出願人 セイコー電子工業株式会社 １１１ソース １１２トしイシ 従来０午捌呵ネ哀１の釣−面図 第３図 オ（予ヒ日月の子、１纒、４フト、樗ざ１【の訂面間第
４図 −つ４゜
順を示す断面図、第２図（ａ）〜（ｅ）は従来の半導体
装置の製造工程順を示す断面図、第３図は従来の半導体
装置の構造を示す断面図、第４図は本発明の他の半導体
装置の構造を示す断面図である。 １１・・・半導体シリコン １２・・・シリコン酸化膜 １４・・・エピタキシャルシリコン膜 １５・・・ゲート酸化膜 １６・・・多結晶シリコン １１０ ・・・コンタクト穴 １１１ ・・・ソース １１２ ・・・ドレイン 以上 出願人 セイコー電子工業株式会社 １１１ソース １１２トしイシ 従来０午捌呵ネ哀１の釣−面図 第３図 オ（予ヒ日月の子、１纒、４フト、樗ざ１【の訂面間第
４図 −つ４゜
Claims (1)
- シリコン基板に絶縁膜を堆積し、前記絶縁膜の一部を
エッチングして前記シリコン基板表面を露出させた後エ
ピタキシャルシリコンと成長させ、前記エピタキシャル
シリコン層内にトランジスタを形成する半導体装置にお
いて、前記絶縁膜のエッチング箇所は傾斜状あるいは階
段状に形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10341388A JPH01274474A (ja) | 1988-04-26 | 1988-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10341388A JPH01274474A (ja) | 1988-04-26 | 1988-04-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01274474A true JPH01274474A (ja) | 1989-11-02 |
Family
ID=14353361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10341388A Pending JPH01274474A (ja) | 1988-04-26 | 1988-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01274474A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281840A (en) * | 1991-03-28 | 1994-01-25 | Honeywell Inc. | High mobility integrated drivers for active matrix displays |
| US5672530A (en) * | 1993-03-22 | 1997-09-30 | Sharp Microelectronics Technology, Inc. | Method of making MOS transistor with controlled shallow source/drain junction |
-
1988
- 1988-04-26 JP JP10341388A patent/JPH01274474A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281840A (en) * | 1991-03-28 | 1994-01-25 | Honeywell Inc. | High mobility integrated drivers for active matrix displays |
| US5672530A (en) * | 1993-03-22 | 1997-09-30 | Sharp Microelectronics Technology, Inc. | Method of making MOS transistor with controlled shallow source/drain junction |
| US5932913A (en) * | 1993-03-22 | 1999-08-03 | Sharp Microelectronics Technology, Inc. | MOS transistor with controlled shallow source/drain junction, source/drain strap portions, and source/drain electrodes on field insulation layers |
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