JPH0318342B2 - - Google Patents
Info
- Publication number
- JPH0318342B2 JPH0318342B2 JP56065029A JP6502981A JPH0318342B2 JP H0318342 B2 JPH0318342 B2 JP H0318342B2 JP 56065029 A JP56065029 A JP 56065029A JP 6502981 A JP6502981 A JP 6502981A JP H0318342 B2 JPH0318342 B2 JP H0318342B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- element isolation
- insulating film
- isolation region
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000002955 isolation Methods 0.000 claims description 39
- 239000004065 semiconductor Substances 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- 238000001020 plasma etching Methods 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 3
- 239000007772 electrode material Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 229910017758 Cu-Si Inorganic materials 0.000 description 1
- 229910017931 Cu—Si Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B62—LAND VEHICLES FOR TRAVELLING OTHERWISE THAN ON RAILS
- B62D—MOTOR VEHICLES; TRAILERS
- B62D1/00—Steering controls, i.e. means for initiating a change of direction of the vehicle
- B62D1/02—Steering controls, i.e. means for initiating a change of direction of the vehicle vehicle-mounted
- B62D1/16—Steering columns
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Combustion & Propulsion (AREA)
- Transportation (AREA)
- Mechanical Engineering (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、詳しく
は素子間分離工程を改良した半導体装置の製造方
法に係る。
は素子間分離工程を改良した半導体装置の製造方
法に係る。
周知の如く、半導体装置においては半導体基板
の素子領域を分離するための素子分離領域（フイ
ールド絶縁膜）を形成する工程が行なわれてい
る。特に、最近の半導体装置の高密度化、高集積
化に伴ないフイールド領域の微細化技術の確立等
が要望されている。
の素子領域を分離するための素子分離領域（フイ
ールド絶縁膜）を形成する工程が行なわれてい
る。特に、最近の半導体装置の高密度化、高集積
化に伴ないフイールド領域の微細化技術の確立等
が要望されている。
ところで、従来の素子間分離法としては、一般
に選択酸化法が採用されているが、フイールド酸
化膜が素子領域に喰い込む、いわゆるバーズビー
ク等を生じ、微細化に向かない欠点があつた。
に選択酸化法が採用されているが、フイールド酸
化膜が素子領域に喰い込む、いわゆるバーズビー
ク等を生じ、微細化に向かない欠点があつた。
このようなことから、本出願人は微細化技術に
適した素子間分離法を提案した。これを、MOS
トランジスタを列にして第１図ａ〜ｆを参照し以
下に説明する。
適した素子間分離法を提案した。これを、MOS
トランジスタを列にして第１図ａ〜ｆを参照し以
下に説明する。
() まず、第１図ａに示すように高抵抗のp-型
シリコン基板１を1000℃のウエツト酸素雰囲気
中で熱酸化して例えば厚さ5000Åの熱酸化膜２
（絶縁膜）を成長させた後、全面にフオトレジ
スト膜を塗布し、写真蝕刻法により素子領域を
覆うレジストパターン３を形成する。
シリコン基板１を1000℃のウエツト酸素雰囲気
中で熱酸化して例えば厚さ5000Åの熱酸化膜２
（絶縁膜）を成長させた後、全面にフオトレジ
スト膜を塗布し、写真蝕刻法により素子領域を
覆うレジストパターン３を形成する。
() 次いで、レジストパターン３をマスクとし
てフイールド反転防止用不純物であるボロンを
加速電圧200keV、ドーズ量１×1013／cm2の条
件で熱酸化膜２を通して基板１に選択的にイオ
ン注入してp+型反転防止層４を形成した後、
全面に厚さ2000ÅのAl被膜を真空蒸着する。
この時、第１図ｂに示す如くレジストパターン
３上のAl被膜５1と熱酸化膜２上のAl被膜５2
とに分離される。つづいて、レジストパターン
３を除去してその上のAl被膜５1をリフトオフ
し、素子分離領域予定部の熱酸化膜２上にAl
被膜５2を残存させる（第１図ｃ図示）。
てフイールド反転防止用不純物であるボロンを
加速電圧200keV、ドーズ量１×1013／cm2の条
件で熱酸化膜２を通して基板１に選択的にイオ
ン注入してp+型反転防止層４を形成した後、
全面に厚さ2000ÅのAl被膜を真空蒸着する。
この時、第１図ｂに示す如くレジストパターン
３上のAl被膜５1と熱酸化膜２上のAl被膜５2
とに分離される。つづいて、レジストパターン
３を除去してその上のAl被膜５1をリフトオフ
し、素子分離領域予定部の熱酸化膜２上にAl
被膜５2を残存させる（第１図ｃ図示）。
() 次いで、残存Al被膜５2をマスクとして熱
酸化膜２を反応性イオンエツチング法により選
択的にエツチングしてフイールド酸化膜（素子
分離領域６を形成し、更に残存Al被膜５2を除
去した（第１図ｄ図示）。
酸化膜２を反応性イオンエツチング法により選
択的にエツチングしてフイールド酸化膜（素子
分離領域６を形成し、更に残存Al被膜５2を除
去した（第１図ｄ図示）。
() 次いで、熱酸化処理を施して露出した基板
１表面にゲート酸化膜となる厚さ400Åの酸化
膜を成長させ、更に全面に厚さ4000Åの燐ドー
プ多結晶シリコン膜を堆積した後、反応性イオ
ンエツチングによるパターニングを行なつてゲ
ート電極７を形成し、ひきつづき同電極７をマ
スクとして酸化膜をエツチングしてゲート酸化
膜８を形成する（第１図ｅ図示）。つづいて、
ゲート電極７及びフイールド酸化膜５をマスク
として砒素拡散を行なつてシリコン基板１に
n+型のソース、ドレイン領域９，１０を形成
し、更に全面にCVD−SiO2膜１１を堆積し、
コンタクトホールを開孔した後、Al膜の蒸着、
パターニングによりAl配線１２，１３を形成
してMOS型半導体装置を製造する（第１図ｆ
図示）。
１表面にゲート酸化膜となる厚さ400Åの酸化
膜を成長させ、更に全面に厚さ4000Åの燐ドー
プ多結晶シリコン膜を堆積した後、反応性イオ
ンエツチングによるパターニングを行なつてゲ
ート電極７を形成し、ひきつづき同電極７をマ
スクとして酸化膜をエツチングしてゲート酸化
膜８を形成する（第１図ｅ図示）。つづいて、
ゲート電極７及びフイールド酸化膜５をマスク
として砒素拡散を行なつてシリコン基板１に
n+型のソース、ドレイン領域９，１０を形成
し、更に全面にCVD−SiO2膜１１を堆積し、
コンタクトホールを開孔した後、Al膜の蒸着、
パターニングによりAl配線１２，１３を形成
してMOS型半導体装置を製造する（第１図ｆ
図示）。
しかしながら、上述した方法にあつては次のよ
うな欠点があつた。即ち、フイールド酸化膜６の
形成後、熱酸化膜１４を成長させ、燐ドープ多結
晶シリコン膜１５を堆積させ、更にレジスト膜１
６を被覆すると、第２図ａに示す如く該レジスト
膜１６はフイールド酸化膜６の端部Ａに対応する
多結晶シリコン膜１５の肩部で他の部分より厚く
なる。その結果、露光後のレジスト膜１６を現像
処理すると、第２図ｂに示す如く、フイールド酸
化膜６の端部にレジスト残り１６′が生じ易くな
るため、該レジスト残り１６′を除去する目的で
オーバー現像を行なわなければならず、レジスト
パターンの寸法コントロールが難しくなる。ま
た、フイールド酸化膜６の形成後、熱酸化膜１４
を成長させ、更に燐ドープ多結晶シリコン膜１５
を堆積すると、第３図ａに示す如く平担部では多
結晶シリコン膜厚t1は4000Åだが、フイールド酸
化膜６端部の段差部ではその膜厚t2は約9000Åに
なる。このため、形成すべきゲート電極の微細化
を目的として多結晶シリコン膜１５を反応性イオ
ンエツチング法でエツチングすると、そのエツチ
ングは表面から下方に向つてのみ進行するため、
第３図ｂに示す如く段差部に多結晶シリコンのエ
ツチング残り１７が生じ、ここで、１つの素子領
域内に複数のMOSトランジスタを形成する場合
はエツチング残りによりゲート電極間の短絡を招
く。
うな欠点があつた。即ち、フイールド酸化膜６の
形成後、熱酸化膜１４を成長させ、燐ドープ多結
晶シリコン膜１５を堆積させ、更にレジスト膜１
６を被覆すると、第２図ａに示す如く該レジスト
膜１６はフイールド酸化膜６の端部Ａに対応する
多結晶シリコン膜１５の肩部で他の部分より厚く
なる。その結果、露光後のレジスト膜１６を現像
処理すると、第２図ｂに示す如く、フイールド酸
化膜６の端部にレジスト残り１６′が生じ易くな
るため、該レジスト残り１６′を除去する目的で
オーバー現像を行なわなければならず、レジスト
パターンの寸法コントロールが難しくなる。ま
た、フイールド酸化膜６の形成後、熱酸化膜１４
を成長させ、更に燐ドープ多結晶シリコン膜１５
を堆積すると、第３図ａに示す如く平担部では多
結晶シリコン膜厚t1は4000Åだが、フイールド酸
化膜６端部の段差部ではその膜厚t2は約9000Åに
なる。このため、形成すべきゲート電極の微細化
を目的として多結晶シリコン膜１５を反応性イオ
ンエツチング法でエツチングすると、そのエツチ
ングは表面から下方に向つてのみ進行するため、
第３図ｂに示す如く段差部に多結晶シリコンのエ
ツチング残り１７が生じ、ここで、１つの素子領
域内に複数のMOSトランジスタを形成する場合
はエツチング残りによりゲート電極間の短絡を招
く。
更に、フイールド酸化膜６の形成後、CVD−
SiO2膜１１を堆積し、Al配線１２，１３を形成
すると、第４図に示すようにフイールド酸化膜６
端部における急峻な段差部の肩１８でAl配線１
２，１３が断切れを起こし易くなる欠点がある。
SiO2膜１１を堆積し、Al配線１２，１３を形成
すると、第４図に示すようにフイールド酸化膜６
端部における急峻な段差部の肩１８でAl配線１
２，１３が断切れを起こし易くなる欠点がある。
本発明は上記欠点を解消するためになされたも
ので、簡単な工程で微細化された素子分離領域を
形成できると共に、該素子分離領域の端部付近で
のレジスト残り、多結晶シリコン膜等のエツチン
グ残り、Al配線の断切れを防止でき、高性能、
高集積度で高信頼性の半導体装置を製造し得る方
法を提供しようとするものである。
ので、簡単な工程で微細化された素子分離領域を
形成できると共に、該素子分離領域の端部付近で
のレジスト残り、多結晶シリコン膜等のエツチン
グ残り、Al配線の断切れを防止でき、高性能、
高集積度で高信頼性の半導体装置を製造し得る方
法を提供しようとするものである。
すなわち、本発明は半導体基体上に絶縁膜を形
成した後、この絶縁膜上の素子領域予定部を覆う
マスクパターンを形成する工程と、このマスクパ
ターンを遮蔽材として前記基体の素子分離領域に
反転防止用の不純物をイオン注入する工程と、前
記マスクパターンを含む絶縁膜上に被膜を堆積し
た後、該マスクパターンを除去して、その上の被
膜部分を選択的にリフトオフし、前記絶縁膜の素
子分離領域予定部上に被膜を残置させる工程と、
残置した被膜をマスクとして前記絶縁膜を反応性
イオンエツチング法により選択的にエツチング除
去して素子分離領域を形成する工程と、この素子
分離領域で分離された半導体基体部分の上に単結
晶半導体層を選択エピタキシヤル成長により堆積
して素子領域を形成する工程と、この素子領域表
面に薄い絶縁膜を形成し、更に全面にゲート電極
材料膜を堆積した後、該材料膜を反応性イオンエ
ツチング法を用いた選択エツチングによりパター
ニングしてゲート電極を形成する工程とを具備し
たことを特徴とするものである。
成した後、この絶縁膜上の素子領域予定部を覆う
マスクパターンを形成する工程と、このマスクパ
ターンを遮蔽材として前記基体の素子分離領域に
反転防止用の不純物をイオン注入する工程と、前
記マスクパターンを含む絶縁膜上に被膜を堆積し
た後、該マスクパターンを除去して、その上の被
膜部分を選択的にリフトオフし、前記絶縁膜の素
子分離領域予定部上に被膜を残置させる工程と、
残置した被膜をマスクとして前記絶縁膜を反応性
イオンエツチング法により選択的にエツチング除
去して素子分離領域を形成する工程と、この素子
分離領域で分離された半導体基体部分の上に単結
晶半導体層を選択エピタキシヤル成長により堆積
して素子領域を形成する工程と、この素子領域表
面に薄い絶縁膜を形成し、更に全面にゲート電極
材料膜を堆積した後、該材料膜を反応性イオンエ
ツチング法を用いた選択エツチングによりパター
ニングしてゲート電極を形成する工程とを具備し
たことを特徴とするものである。
本発明に用いる半導体基体としては、例えばｐ
型もしくはｎ型のシリコン基板、或いは該基板上
に単結晶の半導体膜を設けた構造のもの等を挙げ
ることができる。
型もしくはｎ型のシリコン基板、或いは該基板上
に単結晶の半導体膜を設けた構造のもの等を挙げ
ることができる。
本発明における絶縁膜は素子分離領域の形成の
ために用いられる。かかる絶縁膜としては、例え
ば熱酸化膜、CVD−SiO2膜、シリコン窒化膜、
アルミナ膜等を挙げることができる。
ために用いられる。かかる絶縁膜としては、例え
ば熱酸化膜、CVD−SiO2膜、シリコン窒化膜、
アルミナ膜等を挙げることができる。
本発明におけるマスクパターンは反転防止用不
純物のイオン注入マスクとして作用すると共に、
絶縁膜の素子分離領域予定部に被膜を残置するた
めのリフトオフ材として作用する。このため、マ
スクパターンの材料の絶縁膜及び被膜に対して選
択エツチング性を有することが必要である。かか
るマスクパターンの材料としては、例えばレジス
ト等を挙げることができる。
純物のイオン注入マスクとして作用すると共に、
絶縁膜の素子分離領域予定部に被膜を残置するた
めのリフトオフ材として作用する。このため、マ
スクパターンの材料の絶縁膜及び被膜に対して選
択エツチング性を有することが必要である。かか
るマスクパターンの材料としては、例えばレジス
ト等を挙げることができる。
本発明において反転防止用の不純物は絶縁膜を
通して半導体基体にドーピングすることから、イ
オン注入法を採用することが必要である。かかる
イオン注入条件は、絶縁膜の種類や厚さ等により
適宜選定することが望ましい。
通して半導体基体にドーピングすることから、イ
オン注入法を採用することが必要である。かかる
イオン注入条件は、絶縁膜の種類や厚さ等により
適宜選定することが望ましい。
本発明における被膜はマスクパターンの除去に
よるリフトオフによつてパターニングされ、かつ
パターニングにより形成された被膜パターン（残
存被膜）は絶縁膜に対するエツチングマスクとし
て利用する観点から、マスクパターン及び絶縁膜
の両者に対して選択エツチング性を有することが
必要である。かかる被膜の材料としては、例えば
AlもしくはAl−Si、Al−Cu−SiなどのAl合金、
又はMo、Ｗ、Niなどの他の金属等を挙げること
ができる。
よるリフトオフによつてパターニングされ、かつ
パターニングにより形成された被膜パターン（残
存被膜）は絶縁膜に対するエツチングマスクとし
て利用する観点から、マスクパターン及び絶縁膜
の両者に対して選択エツチング性を有することが
必要である。かかる被膜の材料としては、例えば
AlもしくはAl−Si、Al−Cu−SiなどのAl合金、
又はMo、Ｗ、Niなどの他の金属等を挙げること
ができる。
次に、本発明をMOS型半導体装置の製造に適
用した例について図面を参照して説明する。
用した例について図面を参照して説明する。
実施例
〔〕 まず、面指数（100）のｐ型シリコン基板
１０１を1000℃のウエツト酸素雰囲気中で熱酸
化処理して厚さ5000Åの熱酸化膜（絶縁膜）１
０２を成長させた。つづいて、全面にフオトレ
ジスト膜を塗布し、写真蝕刻法により素子領域
予定部を覆つたレジストパターン（マスクパタ
ーン）１０３を形成した（第５図ａ図示）。ひ
きつづき、レジストパターン１０３をマスクと
して反転防止用不純物であるボロンを加速電圧
200keV、ドーズ量１×1013／cm2の条件で熱酸
化膜１０２を通して基板１０１に選択的にイオ
ン注入し、熱処理してp+型反転防止層１０４
を形成した（第５図ｂ図示）。
１０１を1000℃のウエツト酸素雰囲気中で熱酸
化処理して厚さ5000Åの熱酸化膜（絶縁膜）１
０２を成長させた。つづいて、全面にフオトレ
ジスト膜を塗布し、写真蝕刻法により素子領域
予定部を覆つたレジストパターン（マスクパタ
ーン）１０３を形成した（第５図ａ図示）。ひ
きつづき、レジストパターン１０３をマスクと
して反転防止用不純物であるボロンを加速電圧
200keV、ドーズ量１×1013／cm2の条件で熱酸
化膜１０２を通して基板１０１に選択的にイオ
ン注入し、熱処理してp+型反転防止層１０４
を形成した（第５図ｂ図示）。
〔〕 次いで、全面に厚さ2000ÅのAl被膜を真空
蒸着した。この時、第５図ｃに示す如くレジス
トパターン１０３と熱酸化膜１０２との段差に
より同パターン１０３上のAl被膜１０５1と、
熱酸化膜１０２上のAl被膜１０５2とが不連続
化して分離された。つづいて、レジストパター
ン１０３を除去してその上のAl被膜１０５1を
リフトオフし、素子分離領域予定部の熱酸化膜
１０２上にAl被膜１０５2を残存させた（第５
図ｄ図示）。ひきつづき、残存Al被膜１０５2
をマスクとして反応性イオンエツチングにより
熱酸化膜１０２を選択エツチングして素子分離
領域（フイールド酸化膜）１０６を形成した。
その後、素子分離領域１０６上の残存Al被膜
１０５2を除去した（第５図ｅ図示）。
蒸着した。この時、第５図ｃに示す如くレジス
トパターン１０３と熱酸化膜１０２との段差に
より同パターン１０３上のAl被膜１０５1と、
熱酸化膜１０２上のAl被膜１０５2とが不連続
化して分離された。つづいて、レジストパター
ン１０３を除去してその上のAl被膜１０５1を
リフトオフし、素子分離領域予定部の熱酸化膜
１０２上にAl被膜１０５2を残存させた（第５
図ｄ図示）。ひきつづき、残存Al被膜１０５2
をマスクとして反応性イオンエツチングにより
熱酸化膜１０２を選択エツチングして素子分離
領域（フイールド酸化膜）１０６を形成した。
その後、素子分離領域１０６上の残存Al被膜
１０５2を除去した（第５図ｅ図示）。
〔〕 次いで、素子分離領域１０６と同厚さのｐ
型単結晶シリコンを選択エピタキシヤル成長し
た。この時、第５図ｆに示す如く素子分離領域
１０６で分離された島状のシリコン基板１０１
部分のみに選択的に基板１０１と同導電型のｐ
型の単結晶シリコン成長され、同単結晶シリコ
ンからなる素子領域１０７が形成された。な
お、以下に述べるソース、ドレイン領域等の形
成に先立つて、単結晶シリコンの素子領域１０
７に閾値制御のために更にボロンをドーピング
してもよい。
型単結晶シリコンを選択エピタキシヤル成長し
た。この時、第５図ｆに示す如く素子分離領域
１０６で分離された島状のシリコン基板１０１
部分のみに選択的に基板１０１と同導電型のｐ
型の単結晶シリコン成長され、同単結晶シリコ
ンからなる素子領域１０７が形成された。な
お、以下に述べるソース、ドレイン領域等の形
成に先立つて、単結晶シリコンの素子領域１０
７に閾値制御のために更にボロンをドーピング
してもよい。
〔〕 次いで、素子分離領域１０６で分離された
ｐ型単結晶シリコンからなる素子領域１０７を
熱酸化し、厚さ400Åの酸化膜を成長させ、更
に全面に厚さ3000Åの燐ドープ多結晶シリコン
膜を堆積した後、写真蝕該法により形成された
レジストパターンをマスクとして該多結晶シリ
コン膜を反応性イオンエツチング法でパターニ
ングしてゲート電極１０８を形成し、ひきつづ
き、同電極１０８をマスクとして酸化膜を選択
エツチングしてゲート酸化膜１０９を形成し
た。つづいて、ゲート電極１０８及び素子分離
領域１０６をマスクとして砒素拡数或いは砒素
のイオン注入を行なつてｐ型単結晶シリコンか
らなる素子領域１０７にn+型のソース、ドレ
イン領域１１０，１１１を形成し、更に全面に
CVD−SiO2膜１１２を堆積し、コンタクトホ
ールを開孔した後、Al膜の蒸着、パターニン
グによりゲート取出しAl配線（図示せず）、ソ
ース、ドレイン取出しAl配線１１３，１１４
を形成してMOS型半導体装置を製造した（第
５図ｇ図示）。
ｐ型単結晶シリコンからなる素子領域１０７を
熱酸化し、厚さ400Åの酸化膜を成長させ、更
に全面に厚さ3000Åの燐ドープ多結晶シリコン
膜を堆積した後、写真蝕該法により形成された
レジストパターンをマスクとして該多結晶シリ
コン膜を反応性イオンエツチング法でパターニ
ングしてゲート電極１０８を形成し、ひきつづ
き、同電極１０８をマスクとして酸化膜を選択
エツチングしてゲート酸化膜１０９を形成し
た。つづいて、ゲート電極１０８及び素子分離
領域１０６をマスクとして砒素拡数或いは砒素
のイオン注入を行なつてｐ型単結晶シリコンか
らなる素子領域１０７にn+型のソース、ドレ
イン領域１１０，１１１を形成し、更に全面に
CVD−SiO2膜１１２を堆積し、コンタクトホ
ールを開孔した後、Al膜の蒸着、パターニン
グによりゲート取出しAl配線（図示せず）、ソ
ース、ドレイン取出しAl配線１１３，１１４
を形成してMOS型半導体装置を製造した（第
５図ｇ図示）。
しかして、本発明によれば第５図ｆに示す如く
素子分離領域１０６で分離されたシリコン基板１
０１部分に該領域１０６表面と略同レベルのｐ型
単結晶シリコンからなる素子領域１０７を形成で
きる。つまり、前述した第１図ａ〜ｆに示す方法
のように素子分離領域と素子領域となるシリコン
基板との間の段差が生じることなく、素子領域１
０７を素子分離領域１０６に対して平坦化でき
る。このため、前記〔〕工程において酸化膜成
長、燐ドープ多結晶シリコン膜の堆積後、レジス
ト膜塗布、写真蝕刻に際して、素子分離領域１０
６の端部でレジスト残りが生じるのを回避でき、
これによつて寸法精度の良好なレジストパターン
が形成可能となり、ひいては高精度のゲート電極
１０８を形成できる。また同〔〕工程におい
て、燐ドープ多結晶シリコン膜を堆積し、これを
レジストパターンをマスクとして反応性イオンエ
ツチング法により選択エツチングする場合、素子
分離領域１０６とｐ型単結晶シリコンからなる素
子領域１０７とが同一レベルで平坦化されている
ため、素子分離領域１０６端部周辺の素子領域１
０７に多結晶シリコンのエツチング残りが生じる
のを防止できる。その結果、ゲート電極１０８と
ソース、ドレイン領域１１０，１１１との間の短
絡のない高信頼性のMOS型半導体装置を得るこ
とができる。しかも、同〔〕工程においてソー
ス、ドレイン取出しAl配線１１３，１１４を形
成する際、素子分離領域１０６の端部で該Al配
線１１３，１１４が断切れするのを防止できる。
素子分離領域１０６で分離されたシリコン基板１
０１部分に該領域１０６表面と略同レベルのｐ型
単結晶シリコンからなる素子領域１０７を形成で
きる。つまり、前述した第１図ａ〜ｆに示す方法
のように素子分離領域と素子領域となるシリコン
基板との間の段差が生じることなく、素子領域１
０７を素子分離領域１０６に対して平坦化でき
る。このため、前記〔〕工程において酸化膜成
長、燐ドープ多結晶シリコン膜の堆積後、レジス
ト膜塗布、写真蝕刻に際して、素子分離領域１０
６の端部でレジスト残りが生じるのを回避でき、
これによつて寸法精度の良好なレジストパターン
が形成可能となり、ひいては高精度のゲート電極
１０８を形成できる。また同〔〕工程におい
て、燐ドープ多結晶シリコン膜を堆積し、これを
レジストパターンをマスクとして反応性イオンエ
ツチング法により選択エツチングする場合、素子
分離領域１０６とｐ型単結晶シリコンからなる素
子領域１０７とが同一レベルで平坦化されている
ため、素子分離領域１０６端部周辺の素子領域１
０７に多結晶シリコンのエツチング残りが生じる
のを防止できる。その結果、ゲート電極１０８と
ソース、ドレイン領域１１０，１１１との間の短
絡のない高信頼性のMOS型半導体装置を得るこ
とができる。しかも、同〔〕工程においてソー
ス、ドレイン取出しAl配線１１３，１１４を形
成する際、素子分離領域１０６の端部で該Al配
線１１３，１１４が断切れするのを防止できる。
更に、素子分離領域の形成工程において、選択
酸化法のようなバーズビークの発生はないため、
素子分離領域１０６の微細化、ひいては素子領域
１０７の寸法縮小を抑制でき、高集積度のMOS
型半導体装置を得ることができる。
酸化法のようなバーズビークの発生はないため、
素子分離領域１０６の微細化、ひいては素子領域
１０７の寸法縮小を抑制でき、高集積度のMOS
型半導体装置を得ることができる。
なお、上記実施例では素子領域となる単結晶シ
リコンを素子分離領域１０６と同じ厚さとなるよ
うにエピタキシヤル成長させたが、第６図に示す
如く素子分離領域１０６の厚さより厚く単結晶シ
リコンをエピタキシヤル成長させて素子領域１０
７′を形成してもよく、或いは第７図に示す如く
素子分離領域１０６の厚さより薄く単結晶シリコ
ンをエピタキシヤル成長させて素子領域１０７″
を形成してもよい。
リコンを素子分離領域１０６と同じ厚さとなるよ
うにエピタキシヤル成長させたが、第６図に示す
如く素子分離領域１０６の厚さより厚く単結晶シ
リコンをエピタキシヤル成長させて素子領域１０
７′を形成してもよく、或いは第７図に示す如く
素子分離領域１０６の厚さより薄く単結晶シリコ
ンをエピタキシヤル成長させて素子領域１０７″
を形成してもよい。
また、本発明は上記実施例の如くMOS型半導
体装置の製造のみに限らず、ダイナミツクRAM
やCMOSなどの他のMOS型半導体装置、或いは
ECLやI2Lなどのバイポーラ型半導体装置の製造
にも同様に適用できる。
体装置の製造のみに限らず、ダイナミツクRAM
やCMOSなどの他のMOS型半導体装置、或いは
ECLやI2Lなどのバイポーラ型半導体装置の製造
にも同様に適用できる。
以上詳述した如く、本発明によれば簡単な工程
により微細な素子分離領域を形成でき、更に同素
子分離領域の表面と略同レベルの単結晶シリコン
からなる素子領域を形成することにより素子分離
領域端部周辺でのレジスト残り、多結晶シリコン
（ゲート電極材料等）のエツチング残りを防止で
きると共に、Al配線の同素子分離領域端部での
断切れを防止でき、もつて高性能、高集積度で高
信頼性を有する半導体装置の製造方法を提供でき
るものである。
により微細な素子分離領域を形成でき、更に同素
子分離領域の表面と略同レベルの単結晶シリコン
からなる素子領域を形成することにより素子分離
領域端部周辺でのレジスト残り、多結晶シリコン
（ゲート電極材料等）のエツチング残りを防止で
きると共に、Al配線の同素子分離領域端部での
断切れを防止でき、もつて高性能、高集積度で高
信頼性を有する半導体装置の製造方法を提供でき
るものである。
第１図ａ〜ｆは本出願人が既に提案した方法に
よるMOS型半導体装置の製造工程を示す断面図、
第２図ａ，ｂは前記方法による欠点の一つである
レジスト残りが生じることを説明した断面図、第
３図ａ，ｂは前記方法の他の欠点である多結晶シ
リコンのエツチング残りが生じることを説明した
断面図、第４図は前記方法の更に他の欠点である
Al配線の断切れを説明した断面図、第５図ａ〜
ｇは本発明の実施例におけるMOS型半導体装置
の製造工程を示す断面図、第６図、第７図は夫々
本発明の他の実施例である単結晶シリコンからな
る素子領域形成後の状態を示す断面図である。 １０１……ｐ型シリコン基板、１０２……熱酸
化膜（絶縁膜）、１０３……レジストパターン
（マスクパターン）、１０４……p+型反転防止層、
１０５1，１０５2……Al被膜、１０６……素子分
離領域（フイールド酸化膜）、１０７，１０７′，
１０７″……ｐ型単結晶シリコンからなる素子領
域、１０８……ゲート電極、１１０……n+型ソ
ース領域、１１１……n+型ドレイン領域、１１
３，１１４……Al配線。
よるMOS型半導体装置の製造工程を示す断面図、
第２図ａ，ｂは前記方法による欠点の一つである
レジスト残りが生じることを説明した断面図、第
３図ａ，ｂは前記方法の他の欠点である多結晶シ
リコンのエツチング残りが生じることを説明した
断面図、第４図は前記方法の更に他の欠点である
Al配線の断切れを説明した断面図、第５図ａ〜
ｇは本発明の実施例におけるMOS型半導体装置
の製造工程を示す断面図、第６図、第７図は夫々
本発明の他の実施例である単結晶シリコンからな
る素子領域形成後の状態を示す断面図である。 １０１……ｐ型シリコン基板、１０２……熱酸
化膜（絶縁膜）、１０３……レジストパターン
（マスクパターン）、１０４……p+型反転防止層、
１０５1，１０５2……Al被膜、１０６……素子分
離領域（フイールド酸化膜）、１０７，１０７′，
１０７″……ｐ型単結晶シリコンからなる素子領
域、１０８……ゲート電極、１１０……n+型ソ
ース領域、１１１……n+型ドレイン領域、１１
３，１１４……Al配線。
Claims (1)
- １ 半導体基体上に絶縁膜を形成した後、この絶
縁膜上の素子領域予定部を覆うマスクパターンを
形成する工程と、このマスクパターンを遮蔽材と
して前記基体の素子分離領域に反転防止用の不純
物をイオン注入する工程と、前記マスクパターン
を含む絶縁膜上に被膜を堆積した後、該マスクパ
ターンを除去して、その上の被膜部分を選択的に
リフトオフし、前記絶縁膜の素子分離領域予定部
上に被膜を残置させる工程と、残置した被膜をマ
スクとして前記絶縁膜を反応性イオンエツチング
法により選択的にエツチング除去して素子分離領
域を形成する工程と、この素子分離領域で分離さ
れた半導体基体部分の上に単結晶半導体層を選択
エピタキシヤル成長により堆積して素子領域を形
成する工程と、この素子領域表面に薄い絶縁膜を
形成し、更に全面にゲート電極材料膜を堆積した
後、該材料膜を反応性イオンエツチング法を用い
た選択エツチングによりパターニングしてゲート
電極を形成する工程とを具備したことを特徴とす
る半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065029A JPS57180143A (en) | 1981-04-28 | 1981-04-28 | Manufacture of semiconductor device |
| US06/307,877 US4560421A (en) | 1980-10-02 | 1981-10-02 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065029A JPS57180143A (en) | 1981-04-28 | 1981-04-28 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57180143A JPS57180143A (en) | 1982-11-06 |
| JPH0318342B2 true JPH0318342B2 (ja) | 1991-03-12 |
Family
ID=13275135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56065029A Granted JPS57180143A (en) | 1980-10-02 | 1981-04-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57180143A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59201440A (ja) * | 1983-04-30 | 1984-11-15 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1981
- 1981-04-28 JP JP56065029A patent/JPS57180143A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57180143A (en) | 1982-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS622465B2 (ja) | ||
| US4160260A (en) | Planar semiconductor devices and method of making the same | |
| US4560421A (en) | Semiconductor device and method of manufacturing the same | |
| JPH0630359B2 (ja) | バイポーラトランジスタの製造方法 | |
| US4217153A (en) | Method of manufacturing semiconductor device | |
| US4263709A (en) | Planar semiconductor devices and method of making the same | |
| JPH06163532A (ja) | 半導体素子分離方法 | |
| JPH0312785B2 (ja) | ||
| US4755863A (en) | Semiconductor device having a semiconductor substrate with a high impurity concentration | |
| JPS6010754A (ja) | 半導体装置及びその製造方法 | |
| US4722912A (en) | Method of forming a semiconductor structure | |
| JPH0324069B2 (ja) | ||
| JPH0763072B2 (ja) | 半導体デバイスの分離方法 | |
| JPH0465528B2 (ja) | ||
| JPH0318342B2 (ja) | ||
| JPS6217867B2 (ja) | ||
| JP3352941B2 (ja) | 半導体装置 | |
| JPS6220697B2 (ja) | ||
| JPH0239091B2 (ja) | ||
| JP2517906B2 (ja) | 半導体装置の製造方法 | |
| JPS628029B2 (ja) | ||
| JP2745946B2 (ja) | 半導体集積回路の製造方法 | |
| JPS628028B2 (ja) | ||
| JP2609313B2 (ja) | バイポーラ修正型アイソプレーナ集積回路構成体及びその製造方法 | |
| JPS6217862B2 (ja) |