JPS6010754A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6010754A JPS6010754A JP58119367A JP11936783A JPS6010754A JP S6010754 A JPS6010754 A JP S6010754A JP 58119367 A JP58119367 A JP 58119367A JP 11936783 A JP11936783 A JP 11936783A JP S6010754 A JPS6010754 A JP S6010754A
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- film
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
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- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関し、詳しくは
半導体基板内部の不純物層を基板表面側に取り出す電極
構造を改良した半導体装置及びその製造方法に係る。
半導体基板内部の不純物層を基板表面側に取り出す電極
構造を改良した半導体装置及びその製造方法に係る。
半導体装置の分野において、素子の占有割合の減少、つ
まシ素子の微細化は目覚しいものがある。しかしながら
、半導体装置は半導体基板表面に素子を製造しただけで
は何んら機能しない。即ち、半導体装置においては、必
ず素子と共に情報の伝達手段として配線網を形成し、所
定の動作を行なわせる必要がある。例えば、ＭＯＳ ）
ランジスタでは、ダート電極、ソース電極及びドレイン
電極に夫々電圧を与えるだめの配線を必要とし、場合に
よっては基板電位を与えるための配線等も必要となる。
まシ素子の微細化は目覚しいものがある。しかしながら
、半導体装置は半導体基板表面に素子を製造しただけで
は何んら機能しない。即ち、半導体装置においては、必
ず素子と共に情報の伝達手段として配線網を形成し、所
定の動作を行なわせる必要がある。例えば、ＭＯＳ ）
ランジスタでは、ダート電極、ソース電極及びドレイン
電極に夫々電圧を与えるだめの配線を必要とし、場合に
よっては基板電位を与えるための配線等も必要となる。
したがって、半導体装置の微細化のためには素子面積の
減少と共に、配線の占有面積の減少が必要となシ、その
ため、半導体拡散層、多結晶半導体膜、金属又は金属シ
リサイド膜等の配線を多層に積み重ねて実効的に占有面
積を減少させることが試みられている。
減少と共に、配線の占有面積の減少が必要となシ、その
ため、半導体拡散層、多結晶半導体膜、金属又は金属シ
リサイド膜等の配線を多層に積み重ねて実効的に占有面
積を減少させることが試みられている。
上記配線の一つとして、第１導電型、例えばｐ型の半導
体基板の内部に形成された第２導電型（ｎ型）の不純物
拡散層がある。こうした不純物拡散層には基板との間に
形成されるｐｎ接合の逆方向耐圧の範囲で電圧全印加す
ることができる。具体的にはｎ型不純物拡散層周囲のｐ
型半導体基板の濃度がＩ Ｘ １０” ／ｃｍ’程度と
すれば、ｎ型不純物拡散層には基板に対して＋１０ｖ以
上の電圧を印加できる。このような半導体基板内部に形
成した配線に所望の電圧を印加するためには、この配線
位置から少なくとも基板表面に到る電圧伝達路を形成し
、更に電極を形成する必要がある。□ ところで、従来、前記電位伝達路は不純物の基板へのド
ーピングによ多形成された不純物層が用いられている。
体基板の内部に形成された第２導電型（ｎ型）の不純物
拡散層がある。こうした不純物拡散層には基板との間に
形成されるｐｎ接合の逆方向耐圧の範囲で電圧全印加す
ることができる。具体的にはｎ型不純物拡散層周囲のｐ
型半導体基板の濃度がＩ Ｘ １０” ／ｃｍ’程度と
すれば、ｎ型不純物拡散層には基板に対して＋１０ｖ以
上の電圧を印加できる。このような半導体基板内部に形
成した配線に所望の電圧を印加するためには、この配線
位置から少なくとも基板表面に到る電圧伝達路を形成し
、更に電極を形成する必要がある。□ ところで、従来、前記電位伝達路は不純物の基板へのド
ーピングによ多形成された不純物層が用いられている。
しかしながら、前記配線は通常、基板表面を利用して形
成されるトランジスタ等の素子特性に不必要な影響を与
えないために、基板表面から２〜３μｍ程度の内部に形
成されるので、前記の如く不純物層よシ深い電位伝達路
を形成すると、不可避的に横方向拡散が増大して電位伝
達路の基板表面に占める面積が増太し、微細化の障害と
なる。
成されるトランジスタ等の素子特性に不必要な影響を与
えないために、基板表面から２〜３μｍ程度の内部に形
成されるので、前記の如く不純物層よシ深い電位伝達路
を形成すると、不可避的に横方向拡散が増大して電位伝
達路の基板表面に占める面積が増太し、微細化の障害と
なる。
本発明は半導体基板の内部に形成された不純物拡散層を
微細な電位伝達路によシ基板表面に １取出すことが可
能な高集積度の半導体装置及びその製造方法を提供しよ
うとするものである。
微細な電位伝達路によシ基板表面に １取出すことが可
能な高集積度の半導体装置及びその製造方法を提供しよ
うとするものである。
本発明は第１導電型の半導体基板と、この半導体基板の
内部に形成された第２導電型の不純物層と、前記基板表
面から前記不純物層に亘る基板部分に開孔された貫通孔
と、この貫通孔の基板界面に設けられた絶縁性薄膜と、
前記貫通孔内に充填された導電性物質とを具備したこと
を特徴とするものである。このような本発明によれば、
不純物層（配線）を基板表面に取シ出す電圧伝達路に、
貫通孔とこの孔に充填され基板に対して絶縁性薄膜で絶
縁された導電性物質で形成され、かつ該伝達路の面積は
貫通孔の開孔面積でほぼ決まるため、既述の如く電位伝
達路の面積を微細化でき、ひいては高集積度の半導体装
置を得ることができる。
内部に形成された第２導電型の不純物層と、前記基板表
面から前記不純物層に亘る基板部分に開孔された貫通孔
と、この貫通孔の基板界面に設けられた絶縁性薄膜と、
前記貫通孔内に充填された導電性物質とを具備したこと
を特徴とするものである。このような本発明によれば、
不純物層（配線）を基板表面に取シ出す電圧伝達路に、
貫通孔とこの孔に充填され基板に対して絶縁性薄膜で絶
縁された導電性物質で形成され、かつ該伝達路の面積は
貫通孔の開孔面積でほぼ決まるため、既述の如く電位伝
達路の面積を微細化でき、ひいては高集積度の半導体装
置を得ることができる。
また、本発明方法は第１導電型の半導体基板の内部に第
２導電型の不純物層を形成する工程と、この基板に異方
性エツチングによる選択エツチング法に１）貫通孔を形
成する工程と、この貫通孔内面に絶縁性薄膜を形成する
工程と、異５一 方性エツチングによシ貫通孔底面の絶縁性薄膜を選択的
に除去して該貫通孔底面に前記不純物層を露出させると
共に、貫通孔の側面の基板との界面に絶縁性薄膜を残存
させる工程と、前記貫通孔内に導電性物質を充填する工
程とを具備することによって、既述した優れた性能を有
する半導体装置を簡単に得ることができる。
２導電型の不純物層を形成する工程と、この基板に異方
性エツチングによる選択エツチング法に１）貫通孔を形
成する工程と、この貫通孔内面に絶縁性薄膜を形成する
工程と、異５一 方性エツチングによシ貫通孔底面の絶縁性薄膜を選択的
に除去して該貫通孔底面に前記不純物層を露出させると
共に、貫通孔の側面の基板との界面に絶縁性薄膜を残存
させる工程と、前記貫通孔内に導電性物質を充填する工
程とを具備することによって、既述した優れた性能を有
する半導体装置を簡単に得ることができる。
次に、本発明の実施例を第１図（、）〜（ｈ）を参照し
て説明する。
て説明する。
（［）まず、ｐ型シリコン基板１の表面から深さ３μｍ
の内部にｎ型不純物、例えば砒素をイオン注入し、活性
化してｎ型拡散配線層２を形成した（第１図（、）図示
）。なお、イオン注入による拡散配線層の形成の代シに
、ｐ型シリコン基板表面にｎ型不純物層を選択的にイオ
ン注入法等によ多形成した後、全面にｐ型シリコン層を
エピタキシャル成長して第１図（、）と同様、ｐ型シリ
コン基板１内部にｎ生型拡散配線層２を形成してもよい
。
の内部にｎ型不純物、例えば砒素をイオン注入し、活性
化してｎ型拡散配線層２を形成した（第１図（、）図示
）。なお、イオン注入による拡散配線層の形成の代シに
、ｐ型シリコン基板表面にｎ型不純物層を選択的にイオ
ン注入法等によ多形成した後、全面にｐ型シリコン層を
エピタキシャル成長して第１図（、）と同様、ｐ型シリ
コン基板１内部にｎ生型拡散配線層２を形成してもよい
。
６−
（ｉｉ） 次いで、１０００℃のスチーム酸化を施して
基板１表面に例えば厚さ８０００Ｘの５ｔｏ２膜３を成
長させた後、写真蝕刻法によシ貫通孔形成予定部が開口
されたレジストパターン４を形成した（第１図（ｂ）図
示）。つづいて、レジストパターン４をマスクとして反
応性イオンエツチング法（ＲＩＥ法）によｊｏ ５ｔｏ
２膜３を選択的に除去し、更にシリコン基板１を選択的
に除去して底部が前記配線層２まで達する貫通孔５を開
孔した（第１図（ｃ）図示）。
基板１表面に例えば厚さ８０００Ｘの５ｔｏ２膜３を成
長させた後、写真蝕刻法によシ貫通孔形成予定部が開口
されたレジストパターン４を形成した（第１図（ｂ）図
示）。つづいて、レジストパターン４をマスクとして反
応性イオンエツチング法（ＲＩＥ法）によｊｏ ５ｔｏ
２膜３を選択的に除去し、更にシリコン基板１を選択的
に除去して底部が前記配線層２まで達する貫通孔５を開
孔した（第１図（ｃ）図示）。
０１Ｄ 次いで、レジス） ａ４ターン４を除去した後
、１０００℃のドライ酸素雰囲気中で３０分程度熱酸化
して貫通孔５の内側面及び底面に厚さ５００Ｘ程度の酸
化膜６を成長させた（第１図（ｄ）図示）。ここで、熱
酸化後の貫通孔５底面の酸化膜６部分が計型拡散配線層
２中に埋め込まれるように形成することが必要である。
、１０００℃のドライ酸素雰囲気中で３０分程度熱酸化
して貫通孔５の内側面及び底面に厚さ５００Ｘ程度の酸
化膜６を成長させた（第１図（ｄ）図示）。ここで、熱
酸化後の貫通孔５底面の酸化膜６部分が計型拡散配線層
２中に埋め込まれるように形成することが必要である。
つづいて、ＲＩＥ法によシ貫通孔５底面の酸化膜６部分
のみをエツチング除去して貫通孔５底面にｎ生型拡散配
線層２を露出させると共に貫通孔５の基板１との界面に
酸化膜６′ヲ残存させた（第１図（、）図示）。
のみをエツチング除去して貫通孔５底面にｎ生型拡散配
線層２を露出させると共に貫通孔５の基板１との界面に
酸化膜６′ヲ残存させた（第１図（、）図示）。
（ｉψ 次いで、ＣＶＤ法によシ全面に例えば砒素を多
量に含むｎ生型多結晶シリコン基板を堆積して酸化膜６
′が形成された貫通孔Ｓ ｆ ｎ中型多結晶シリコンで
埋設した（第１図（ｆ）図示）。つづいて、ＲＩＥ法に
よシｎ十型多結晶シリコン膜７をＳＩｏ、２膜３表面が
露出するまでエツチング除去した。こうしたエッチパ、
り法によ、９ｎ＋型多結晶シリコン（導電性物質）８が
貫通孔５内に残留され、同貫通孔５がｎ中型多結晶シリ
コン８で充填された（第１図（ｇ）図示）。
量に含むｎ生型多結晶シリコン基板を堆積して酸化膜６
′が形成された貫通孔Ｓ ｆ ｎ中型多結晶シリコンで
埋設した（第１図（ｆ）図示）。つづいて、ＲＩＥ法に
よシｎ十型多結晶シリコン膜７をＳＩｏ、２膜３表面が
露出するまでエツチング除去した。こうしたエッチパ、
り法によ、９ｎ＋型多結晶シリコン（導電性物質）８が
貫通孔５内に残留され、同貫通孔５がｎ中型多結晶シリ
コン８で充填された（第１図（ｇ）図示）。
（φ 次いで、全面にＣＶＤ−８ｉ ０２膜９を堆積し
、前記ｎ中型多結晶シリコン８の一部に対応するＣｖＤ
−８ｉ０２膜９部分にフォトエツチング技術によシコン
タクトホール１０を開孔した後、全面に金属膜１１例え
ばＡｔ膜を蒸着し、パターニングして前記ｎ中型多結晶
シリコン８とコンタクトホール１０を介して接続したＡ
ｔ配線１１を形成して ］半半導体装置調製した（第１
図（ｈ）図示）。。
、前記ｎ中型多結晶シリコン８の一部に対応するＣｖＤ
−８ｉ０２膜９部分にフォトエツチング技術によシコン
タクトホール１０を開孔した後、全面に金属膜１１例え
ばＡｔ膜を蒸着し、パターニングして前記ｎ中型多結晶
シリコン８とコンタクトホール１０を介して接続したＡ
ｔ配線１１を形成して ］半半導体装置調製した（第１
図（ｈ）図示）。。
本発明の半導体装置は第１図（ｈ）に示す如く、ｐ型シ
リコン基板１の内部にｎ生型拡散配線層２を選択的に設
け、該基板１表面から配線層２に亘る基板１部分に貫通
孔５を開孔し、かつ該貫通孔５内にｎ中型多結晶シリコ
ン８を基板１との界面に酸化膜６′ヲ介在させた状態で
充填し、更に全面にＣＶＤ−８１０２膜９を被覆し、コ
（７） ＣＶＤ−８１０２膜９上に前記ｎ中型多結晶シ
リコン８とコンタクトホール１０を介して接続したＡｔ
配線１１を設けた構造になっている。
リコン基板１の内部にｎ生型拡散配線層２を選択的に設
け、該基板１表面から配線層２に亘る基板１部分に貫通
孔５を開孔し、かつ該貫通孔５内にｎ中型多結晶シリコ
ン８を基板１との界面に酸化膜６′ヲ介在させた状態で
充填し、更に全面にＣＶＤ−８１０２膜９を被覆し、コ
（７） ＣＶＤ−８１０２膜９上に前記ｎ中型多結晶シ
リコン８とコンタクトホール１０を介して接続したＡｔ
配線１１を設けた構造になっている。
しかして、本発明によればｐ型シリコン基板１内部のｎ
生型拡散配線層２と基板１表面との間は貫通孔５に充填
されたｎ中型多結晶シリコン８で結ばれているため、Ａ
ｔ配線１１から該計型多結晶シリコン８の電位伝達路を
通じて前記拡散配線層２に所定の電位を印加できる。ま
た、前記電位伝達路の基板１表面での面積は貫通孔５の
開口面積によシはぼ決定されるため、従来のイオン注入
法等によ多形成された不純物層からなる電位伝達路に比
べて著しく微細化でき、ひいては高集積度の半導体装置
を実現できる。更に、９− 貫通孔５に充填された導電性物質としてのｎ中型多結晶
シリコン８は該貫通孔５の基板１との界面に形成された
酸化膜６７によシ基板１と絶縁されているため、電位伝
達路と基板との間のショートを確実に防止できる。
生型拡散配線層２と基板１表面との間は貫通孔５に充填
されたｎ中型多結晶シリコン８で結ばれているため、Ａ
ｔ配線１１から該計型多結晶シリコン８の電位伝達路を
通じて前記拡散配線層２に所定の電位を印加できる。ま
た、前記電位伝達路の基板１表面での面積は貫通孔５の
開口面積によシはぼ決定されるため、従来のイオン注入
法等によ多形成された不純物層からなる電位伝達路に比
べて著しく微細化でき、ひいては高集積度の半導体装置
を実現できる。更に、９− 貫通孔５に充填された導電性物質としてのｎ中型多結晶
シリコン８は該貫通孔５の基板１との界面に形成された
酸化膜６７によシ基板１と絶縁されているため、電位伝
達路と基板との間のショートを確実に防止できる。
一方、本発明方法によれば貫通孔５をＲＩＥ法による選
択エツチングによ多形成するため、写真蝕刻法の極限中
の微細な面積の電位伝達路を形成でき、ひいては高集積
度の半導体装置を簡単に製造できる。
択エツチングによ多形成するため、写真蝕刻法の極限中
の微細な面積の電位伝達路を形成でき、ひいては高集積
度の半導体装置を簡単に製造できる。
なお、上記実施例では貫通孔にｎ中型多結晶シリコンを
充填し、更にｃｖｎ−ｓｔｏ２膜を堆積し、この上に該
多結晶シリコンとコンタクトホールを介して接続するＡ
ｔ配線を設けた構造にしたが、これに限定されない。例
えば、第２図に示す如くｎ中型多結晶シリコン８の表面
ｉ ５ｔｏ２膜３表面よシ貫通孔５内側に位置するよう
に設け、該ｓ ｔｏ２膜３上に貫通孔５の上部部分を介
して該ｎ中型多結晶シリコン８と接続す・るＡｔ配線１
ノを設けた構造にしてもよい。また、第１図（ｆ）のｎ
生型多結（１０） 晶シリコン膜７の堆積後、これ１？’ターニングするこ
とＫよシ第３図に示す如く配線を兼ねたｎ十型多結晶シ
リコン８′を貫通孔５に充填した構造にしてもよい。
充填し、更にｃｖｎ−ｓｔｏ２膜を堆積し、この上に該
多結晶シリコンとコンタクトホールを介して接続するＡ
ｔ配線を設けた構造にしたが、これに限定されない。例
えば、第２図に示す如くｎ中型多結晶シリコン８の表面
ｉ ５ｔｏ２膜３表面よシ貫通孔５内側に位置するよう
に設け、該ｓ ｔｏ２膜３上に貫通孔５の上部部分を介
して該ｎ中型多結晶シリコン８と接続す・るＡｔ配線１
ノを設けた構造にしてもよい。また、第１図（ｆ）のｎ
生型多結（１０） 晶シリコン膜７の堆積後、これ１？’ターニングするこ
とＫよシ第３図に示す如く配線を兼ねたｎ十型多結晶シ
リコン８′を貫通孔５に充填した構造にしてもよい。
上記実施例ではＲＩＥ法によシ基板に底部が？重拡散配
線層に達する貫通孔を設けたが、これに限定されない。
線層に達する貫通孔を設けたが、これに限定されない。
例えば、基板にＲＩＥによシ底部がｎ生型拡散配線層の
近傍に位置するように貫通孔を形成してもよい。この場
合、熱酸化処理によシ貫通孔底部とｎ生型拡散配線層の
間に熱酸化膜全形成し、ＲＩＥ等によシ貫通孔底部の熱
酸化膜を選択的に除去することによって、該貫通孔底部
にｎ生型拡散配線層を露出できる。但し、いずれの貫通
孔の形成において、貫通孔底部の絶縁性薄膜のエツチン
グ後にその底部が拡散配線層を貫けて基板が露出するｔ
ケ亨宅梵ようにする必要がある・ 上記実施例ではｎ生型多結晶シリコン膜を堆積した後、
これ１ＲＩＥ法でエツチングして貫通孔内にｎ生型多結
晶シリコン全充填したが、これに限定されない。例えば
アンドーゾ多結晶シリコン膜を堆積した後、これをエッ
チパックする前又は後にｐｏｃｔ３雰囲気に曝してｎ型
不純物を多量ドーピングしてもよい。また貫通孔の基板
との界面には絶縁性薄膜が設けられているため、導電性
物質はｎ型多結晶シリコンの代シにＷ。
近傍に位置するように貫通孔を形成してもよい。この場
合、熱酸化処理によシ貫通孔底部とｎ生型拡散配線層の
間に熱酸化膜全形成し、ＲＩＥ等によシ貫通孔底部の熱
酸化膜を選択的に除去することによって、該貫通孔底部
にｎ生型拡散配線層を露出できる。但し、いずれの貫通
孔の形成において、貫通孔底部の絶縁性薄膜のエツチン
グ後にその底部が拡散配線層を貫けて基板が露出するｔ
ケ亨宅梵ようにする必要がある・ 上記実施例ではｎ生型多結晶シリコン膜を堆積した後、
これ１ＲＩＥ法でエツチングして貫通孔内にｎ生型多結
晶シリコン全充填したが、これに限定されない。例えば
アンドーゾ多結晶シリコン膜を堆積した後、これをエッ
チパックする前又は後にｐｏｃｔ３雰囲気に曝してｎ型
不純物を多量ドーピングしてもよい。また貫通孔の基板
との界面には絶縁性薄膜が設けられているため、導電性
物質はｎ型多結晶シリコンの代シにＷ。
Ｍｏ 、 ＴａやＡｔ等の金属、或いはタングステンシ
リサイド、モリブデンシリサイド、タンタルシリサイド
等の金属シリサイドを用いることかできる。
リサイド、モリブデンシリサイド、タンタルシリサイド
等の金属シリサイドを用いることかできる。
上記実施例では貫通孔の基板との界面に設ける絶縁性薄
膜として熱酸化膜によ多形成された酸化膜を用いたが、
これに限定されない。例えげ、ＣＶＤ法によ多形成され
た５ｉｏ２薄膜、Ｓ １３Ｎ４薄膜等を用いることがで
きる。
膜として熱酸化膜によ多形成された酸化膜を用いたが、
これに限定されない。例えげ、ＣＶＤ法によ多形成され
た５ｉｏ２薄膜、Ｓ １３Ｎ４薄膜等を用いることがで
きる。
上記実施例ではｐ型半導体基板内部に設けたｎ型拡散配
線層に対する電極の形成方法について述ぺたが、ｎ型半
導体基板内部に設けたｐ型 １拡散配線層に対しても同
様な方法で電極形成を行なうことができる。この場合、
貫通孔を充填する材質はｐ型多結晶シリコン又はＷ 、
Ｍｏ 。
線層に対する電極の形成方法について述ぺたが、ｎ型半
導体基板内部に設けたｐ型 １拡散配線層に対しても同
様な方法で電極形成を行なうことができる。この場合、
貫通孔を充填する材質はｐ型多結晶シリコン又はＷ 、
Ｍｏ 。
ＴａやＡｔ等の金属、或いはタングステンシリサイド、
タンタルシリサイド等の金属シリサイドを用いることに
なる。
タンタルシリサイド等の金属シリサイドを用いることに
なる。
以上詳述した如く、本発明によれば、半導体基板内部に
形成された不純物層（拡散配線層）を微細な電位伝達路
によシ基板表面に取出すことができ、ひいては多層配線
構造を実現し得る高集積度の半導体装置、並びにかかる
半導体装置を簡単に製造し得る方法を提供できる。
形成された不純物層（拡散配線層）を微細な電位伝達路
によシ基板表面に取出すことができ、ひいては多層配線
構造を実現し得る高集積度の半導体装置、並びにかかる
半導体装置を簡単に製造し得る方法を提供できる。
第１図（ＩＬ）〜（ｈ）は本発明の実施例における半導
体装置の製造工程を示す断面図、第２図及び第３図は夫
々本発明の他の実施例を示す半導体装置の断面図である
。 １・・・ｐ型シリコン基板、２・・・ｎ生型拡散配線層
、５・・・貫通孔、６・・・酸化膜（絶縁性薄膜）、８
゜８′・・・ｎ中型多結晶シリコシ、１１・・・Ａｔ配
蘇。 −ｘ’３＝ 第１図 第１図 第２図 第３図
体装置の製造工程を示す断面図、第２図及び第３図は夫
々本発明の他の実施例を示す半導体装置の断面図である
。 １・・・ｐ型シリコン基板、２・・・ｎ生型拡散配線層
、５・・・貫通孔、６・・・酸化膜（絶縁性薄膜）、８
゜８′・・・ｎ中型多結晶シリコシ、１１・・・Ａｔ配
蘇。 −ｘ’３＝ 第１図 第１図 第２図 第３図
Claims (3)
- （１）第１導電型の半導体基板と、この半導体基板の内
部に形成された第２導電型の不純物層と、前記基板表面
から前記不純物層に亘る基板部分に開孔される貫通孔と
、この貫通孔の基板との界面に設けられた絶縁性薄膜と
、前記貫通孔内に充填された導電性物質とを具備したこ
とを特徴とする半導体装置。 - （２）第１導電型の半導体基板の内部に第２導電型の不
純物層を形成する工程と、この基板に異方性エツチング
による選択エツチング法によシ貫通孔を形成する工程と
、この貫通孔内面に絶縁性薄膜全形成する工程と、異方
性エツチングによシ貫通孔底面の絶縁性薄膜を選択的に
除去して該貫通孔底面に前記不純物層を露出させると共
に、貫通孔側面の基板との界面に絶縁性薄膜を残存させ
る工程と、前記貫通孔内に導電性物質を充填する工程と
を具備したことを特徴とする半導体装置の製造方法。 - （３）貫通孔内に導電性物質を充填する工程を、半導体
基板全面に導電性物質膜を該貫通孔が十分に埋まるよう
に堆積した後、該導電性物質膜を工、チパ、りすること
によシ行なうことを特徴とする特許請求の範囲第２項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119367A JPS6010754A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119367A JPS6010754A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010754A true JPS6010754A (ja) | 1985-01-19 |
Family
ID=14759740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119367A Pending JPS6010754A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010754A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235519A (ja) * | 1985-08-09 | 1987-02-16 | Agency Of Ind Science & Technol | 埋め込み電極の接続方法 |
| JPS6347963A (ja) * | 1986-08-13 | 1988-02-29 | シ−メンス、アクチエンゲゼルシヤフト | 集積回路とその製造方法 |
| JPS6476756A (en) * | 1987-09-18 | 1989-03-22 | Nec Corp | Semiconductor integrated circuit device and manufacture thereof |
| JPH0287663A (ja) * | 1988-09-26 | 1990-03-28 | Nec Corp | 半導体集積回路の製造方法 |
| JPH02211668A (ja) * | 1989-02-11 | 1990-08-22 | Takehide Shirato | 半導体装置 |
| US4957053A (en) * | 1988-08-12 | 1990-09-18 | Liu Hsiao C | Linking mechanism for sewing machine |
| US5000027A (en) * | 1988-01-19 | 1991-03-19 | Kabushiki Kaisha Komatsu Seisakusho | Finger tilting apparatus for transfer feeder |
| JPH03203323A (ja) * | 1989-12-29 | 1991-09-05 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
| US5392895A (en) * | 1991-06-05 | 1995-02-28 | Ab Volvo | Transfer unit |
| US7646062B2 (en) | 2006-06-29 | 2010-01-12 | Sanyo Electric Co., Ltd. | Semiconductor device comprising buried wiring layer |
-
1983
- 1983-06-30 JP JP58119367A patent/JPS6010754A/ja active Pending
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