JPS6235519A - 埋め込み電極の接続方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体結晶中に制御電極を埋め込んだ半導体
装置における制御電極の接続方法に関する。

〔発明の背景〕

従来、半導体中に埋め込まれた制御電極は、アイ・イー
・イー・イー・トランザクションズ・オン・エレクトロ
ン・デバセズ（Ｉ　Ｅ　Ｅ　Ｅ　　Ｔ’ｒａｎｓ。

Ｅｌｅｃｔｏｎ　　Ｄｅｖｉｃｅｓ）Ｅ　Ｄ　−２９Ｎ
ｏ、４（１９８２）５９６に記載のように、半導体だけ
で構成されていた。第１図にその構造概念図を示す。従
来では、第１図に示すように、、ｐ−Ｓｉベース５から
確実に電極を引き出すために、その側壁に接触するよう
に、多結晶Ｓｉベース引き出し電極４を設けている。こ
のような構造を得るためには、多くの製造プロセスを必
要とする。

〔発明の目的〕

本発明の目的は半導体中に埋め込まれた制御電極と外部
電極との電気的接続を容易にかつ確実に得るために制御
電極の接続方法を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明は、埋め込み電極の少
なくとも一部をＮ　ｉ　、　Ｎ　ｉ化合物で構成し、該
Ｎｉ、Ｎｉ化合物に通ずるスルーホール部を設け、該ス
ルーホール部を介して制御電極と外部電極を接続するこ
とを特徴とする。

パーミアブルベーストランジスタでは、半導体内部にグ
リッド電極等の制御電極が位置している。

その電極の厚さは１００〜５００人であり、非常に薄い
。

絶縁保護膜にスルーホールを設け、この制御電極と外部
配線とを接続する際、スルーホール部での制御電極のエ
ツチングはそれが非常に薄いので、はとんど許されない
。一方、Ｎ　ｉ　、ＮｉＳｉ２のようなＮｉ金属間化合
物を、ドライ化学エッチするような反応ガスは今のとこ
ろ知られておらず、Ｓ　ｉ、５ｉＯｚ＋　Ｓｉ３Ｎ＋等
の加工に使用される反応性ドライエツチングガスでは、
Ｎｉ、ＮｉＳｉ２等はエツチングできない。したがって
、このような材料を制御電極全ての部分に、あるいはそ
のスルーホール部分に用いると、スルーホール部で、非
常に薄い制御電極をエツチングすることなく、５ｉ０２
．Ｓｉ３Ｎ４等の絶縁膜とジャストエツチングできる。

よって、その後、通常の金属薄膜を形成し所望配線状に
加工すると、スルーホール部を介して、容易にかつ確実
に外部配、Ｉｆｆ！極と半導電内部の制御電極とを接続
することができる。

〔発明の実施例〕

以下、本発明の実施例を図面を用いて詳細に説明する。

実施例１゜ 第２図はパーミアブル・ベース・トランジスタに本発明
を用いたときの構造概念図である。ｎ＋ＳＬカソード２
７からｎ”Ｓｉアノード２４まで電子を流し、Ｓｔ動作
層２５中に埋め込まれたＮｉＳｉ２グリッド２１に電圧
を加えて動作層２５中に流れる電子を制御する構造とな
っている。グリッド２１の一部は、コンタクト穴２２を
介して外部グリッド電極２３に接している。本実施例で
は、半導体中に埋め込まれた厚さ１００〜５ｏ。

入のＮｉＳｉ２制御電極２１から、外部配線への電気的
接続は本発明を適用することにより、容易かつ確実に行
うことができる。次に、その方法について詳細に示す、
第２図に示す構造のパーミアブル・ベース・トランジス
タを作成するには、まず、ｎ”Ｓ　ｉアノードとなるＳ
ｔ基板２４上に厚さ３０００人のＳｉを分子線エピタキ
シー（ＭＢＥ）法によって成長させる。次に電子の走行
するチャネル以外のＳｉ表面を５ｉＯｚ膜で覆う。この
上にＭＢＥ法によって厚さ１００〜５００人のＮｉＳｉ
２膜を成長させ、レジストをマスクとしてＡｒ＋イオン
エツチングによってグリッド２１を形成する。さらにそ
の上にＭＢＥ法によってＳｉ膜とｎ”ｓ　ｉ膜を成長さ
せ、グリッド２１をＳｉ中に埋め込む６次にＳｉドライ
エツチングによってＳｔの不用部分を除去し、カソード
２７を形成する。このときグリッド２１から電極を引き
出すためにＮｉＳｉ２膜の表面の一部を露出させる必要
がある。厚さが１００〜５００人程度である程度電極と
して多結晶Ｓｉを用いるとオーバーエツチングによって
グリッドから引き出すための電極部分が消失するおそれ
がある。しかし、本実施例においては、電極にＮ　ｉ　
Ｓ　ｉ　２を用いていることからそのようなおそれはな
い。次にこの理由について説明する。第３図（ａ）にＣ
Ｆ４ガスを用いたプラズマエツチング時のＳｔとＮ　ｉ
　Ｓ　ｉ　２のエツチングレートを示す。これに示され
るようにＮｉＳｉ２は。

はとんどエツチングされない。よってＣＦ４ガスを用い
たドライエツチングを行ない、Ｓｉだけ除去し、ＮｉＳ
ｉ２の一部を露出することができる。

その後、５ｉＯｚ膜をっけ、エツチングによってコンタ
クト穴２２を形成したが、この際にも。

５ｉ０２だけ除去し、ＮｉＳｉ２を残す必要がある。

第３図（ｂ）にＣＦ４＋Ｈ２ガスを用いたプラズマエツ
チング時の５ｉ０２とＳｔとＮｉＳｉ２のエツチングレ
ートを示す。この場合にもＮｉＳｉ２はほとんどエツチ
ングされない。よってＣＦ４＋Ｈ２ガスを用いたドライ
エツチングを行ない、容易にコンタクト穴２２を形成す
ることができる。

実施例２゜ 第４図−（ａ）のような断面構造の素子を形成した。す
なわち、第４図−（ｂ）に示すように、５ｉ（１１１）
基板４０上にＭＢＥ法を用いてノンドープのＳｉエピタ
キシャル膜４１を１５００人の厚さで単結晶成長させる
。次に２００人の厚さのＮｉＳｉ２膜４２を単結晶エピ
タキシャル成長させる。さらにその上に１５００人の厚
さのＳｔ単結晶膜４３をエピタキシャル成長させた後、
ｎ型５’ｌ’Ｘ　］−０”　ｃｍ−３厚さ５００人のＳ
ｉ膜４４をその上′ｉ 番ト形成する。次に第４図（ａ）に示すように６００’
ａ　Ｖ　Ａ　ｒ＋イオンにより１Ｏ−５Ｔｏｒｒ台にて
′ｊｊ −イオンミリングを行い、メサエッチ構造を形成する。

次に、Ｓｉ膜４３．４４に１０μｍ０のスルホール部を
ＣＦ４ガスを用いた反応性ドライエッチ法により形成す
る。ここで、エツチングの選択性は第３図（ａ）■、■
線に示すように十分である。

次にＣＶＤ−３ｉ○２膜４５を形成後、スルホール部４
６．／１７．４８をＣＦ４＋トＩ２を用いた反応性ドラ
イエツチング法により形成する。次にＡＱｆ！！極４９
，５０．５１を形成した。電極４９゜５１間の導通性を
測定したところ、第５図（ａ）に示すように良好なオー
ミック性を示した。一方、電極４９．５０間の電気的特
性は第５図（ｂ）に示すようにシミツトキー接合の特性
を示した。また電極４９と下地のＳｉ間も同様の性質を
示した。

以上の実施例によれば、Ｓｉ単結晶中に埋め込まれたＮ
ｉＳｉ２膜より外部電極へ電気的接続を容易に取り出す
ことが可能となる。

本発明によれば、半導体中に埋め込まれた電極第１図は
従来のトランジスタの断面図、第２図は、制御グリッド
電極が半導体内部に埋め込まれたトランジスタの断面図
、第３図（ａ）、　（ｂ）は反応性ドライエッチにおけ
るエツチング速度の測定例を示す図、第４図（ａ）は金
属電極を半導体中に埋め込んだ構造のデバイスの断面図
、第４図（ｂ）は（ａ）に示すデバイスの加工前の断面
図、第５図は第４図（ａ）に示したデバイスの電気的測
定例を示す図で、（ａ）はＡＱｆｌ極４９−５１間の電
流−電圧特性を、（ｂ）はＡＱ電極４９−５０間の電流
−電圧特性をそれぞれ示す図である。

１：外部ベース電極、２：外部エミッタ電極、３：外部
コレクタ電極、４：ｎ十単結晶Ｓｔベース引き出し電極
、５　：　ｐ−８ｉベース領域、２０：外部カソード電
極、２１：金属シリサイド制御電極、２２：コンタクト
穴、２３：外部グリッド電極、２４：ｎ”Ｓｉ基板（ア
ノード電極）。

２５：Ｓｉ動作層、２６：絶縁膜、２７　：　ｎ”ｎ”
−３４層、４４：ｎ”−ｓｉ層、 ４５　：　ＳｉＯ２層、４６，４７．４８：コンタクト
孔、４９，５０．５１　：Ａｆｆ電極。

Claims (1)

【特許請求の範囲】
1. １、半導体中に埋め込まれた電極と外部電極を接続する
   方法において、前記埋め込み電極の少なくとも一部をＮ
   ｉ又はＮｉ化合物により構成し、該Ｎｉ又はＮｉ化合物
   に通ずるスルーホール部を反応性ドライエッチング法に
   より形成し、該スルーホール部を介して埋め込み電極と
   外部電極とを接続することを特徴とする埋め込み電極の
   接続方法。