JP2932469B2 - ホール素子及びその製造方法 - Google Patents
ホール素子及びその製造方法Info
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Landscapes
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Description
【０００１】
【産業上の利用分野】本発明は、直流モータの回転制御
や、非接触スイッチなどに適用されるホール素子に関す
る。
や、非接触スイッチなどに適用されるホール素子に関す
る。
【０００２】
【従来の技術】図７及び図８に示すように、従来のメサ
型ホール素子１００の構造は、半絶縁性ＧaＡs基板１０
１の表面に素子パターンとしてメサ型に分離された能動
層１０２とオーミックコンタクトの電極１０３を形成
し、更に素子パターンの感磁部であって電極１０３を除
く十字状の能動層１０２が露出する面上にＳiＯ2（酸化
シリコン）等の絶縁膜１０４を形成したものである。ま
た、電極１０３のワイヤーボンディング用のスルーホー
ル部分以外の上面全体は、ＳiＯ2やＳiＮ（窒化シリコ
ン）等のケイ素化合物から成る保護膜１０５でカバーさ
れている。
型ホール素子１００の構造は、半絶縁性ＧaＡs基板１０
１の表面に素子パターンとしてメサ型に分離された能動
層１０２とオーミックコンタクトの電極１０３を形成
し、更に素子パターンの感磁部であって電極１０３を除
く十字状の能動層１０２が露出する面上にＳiＯ2（酸化
シリコン）等の絶縁膜１０４を形成したものである。ま
た、電極１０３のワイヤーボンディング用のスルーホー
ル部分以外の上面全体は、ＳiＯ2やＳiＮ（窒化シリコ
ン）等のケイ素化合物から成る保護膜１０５でカバーさ
れている。
【０００３】メサ型ホール素子１００の製造方法は、図
９に示すように、先ず半絶縁性ＧaAs基板１０１にイオ
ン注入法や有機金属気相エピタキシャル成長法（ＭＯＣ
ＶＤ法）等によって能動層１０２を形成し、気相成長法
により絶縁膜１０４を半絶縁性ＧaＡs基板１０１の表面
全体に堆積させる（図９（ａ））。その後、フォトリソ
グラフィにより電極形状のパターニングを行い、絶縁膜
１０４のエッチングをフッ酸系エッチング液にて行い電
極の形状に窓明けを行う。続けて電極１０３の材料であ
るＡuＧe-Ｎi合金１０６を蒸着する（図９（ｂ））。不
用部分のメタルの剥離には、リフトオフ法を用い、フォ
トレジスト１０７を除去する。その後、電極部分をオー
ミックコンタクトとするため熱処理を行う（図９
（ｃ））。
９に示すように、先ず半絶縁性ＧaAs基板１０１にイオ
ン注入法や有機金属気相エピタキシャル成長法（ＭＯＣ
ＶＤ法）等によって能動層１０２を形成し、気相成長法
により絶縁膜１０４を半絶縁性ＧaＡs基板１０１の表面
全体に堆積させる（図９（ａ））。その後、フォトリソ
グラフィにより電極形状のパターニングを行い、絶縁膜
１０４のエッチングをフッ酸系エッチング液にて行い電
極の形状に窓明けを行う。続けて電極１０３の材料であ
るＡuＧe-Ｎi合金１０６を蒸着する（図９（ｂ））。不
用部分のメタルの剥離には、リフトオフ法を用い、フォ
トレジスト１０７を除去する。その後、電極部分をオー
ミックコンタクトとするため熱処理を行う（図９
（ｃ））。
【０００４】次いで、フォトリソグラフィにより導電層
パターニングを行い、メサエッチングにて所定の素子パ
ターンを形成する（図９（ｄ））。最後に、ワイヤーボ
ンディングする電極１０３部分を除いた全体を覆うよう
に保護膜１０５を形成する（図９（ｅ））。また、保護
膜１０５を形成するにあたっては、事前に水素或は窒素
プラズマを照射して、基板１０１表面の清浄化、不活性
化を行う方法も知られている（特開平４−３０９２２７
号公報参照）。
パターニングを行い、メサエッチングにて所定の素子パ
ターンを形成する（図９（ｄ））。最後に、ワイヤーボ
ンディングする電極１０３部分を除いた全体を覆うよう
に保護膜１０５を形成する（図９（ｅ））。また、保護
膜１０５を形成するにあたっては、事前に水素或は窒素
プラズマを照射して、基板１０１表面の清浄化、不活性
化を行う方法も知られている（特開平４−３０９２２７
号公報参照）。
【０００５】ここで、電極形成において、同一のフォト
レジストマスクを用いてエッチングで絶縁膜１０４に窓
明けをし、続けて電極１０３の材料であるＡuＧe-Ｎi合
金１０６を蒸着した場合に、絶縁膜１０４のサイドエッ
チングされた部分とＡuＧe-Ｎi合金１０６が蒸着された
部分（電極１０３）との間に、基板１０１に形成した能
動層１０２表面が露出した微細な間隙１０８が生じるこ
とがある。
レジストマスクを用いてエッチングで絶縁膜１０４に窓
明けをし、続けて電極１０３の材料であるＡuＧe-Ｎi合
金１０６を蒸着した場合に、絶縁膜１０４のサイドエッ
チングされた部分とＡuＧe-Ｎi合金１０６が蒸着された
部分（電極１０３）との間に、基板１０１に形成した能
動層１０２表面が露出した微細な間隙１０８が生じるこ
とがある。
【０００６】
【発明が解決しようとする課題】従来のメサ型ホール素
子１００においては、図７に示すように、導電層分離に
よって素子パターンの端面１１０が露出するため、端面
１１０の損傷による不平衡電圧の増大等、製造工程上で
の素子特性バラツキ発生の原因となる。そのため、保護
膜１０５を形成するが、導電層分離の方法によっては、
エッチングされた素子パターンの端面１１０の角度が基
板１０１に対して垂直で段差が大きい場合や逆テーパ状
になると端面１１０に確実な保護膜１０５が形成されな
いという問題点を有していた。
子１００においては、図７に示すように、導電層分離に
よって素子パターンの端面１１０が露出するため、端面
１１０の損傷による不平衡電圧の増大等、製造工程上で
の素子特性バラツキ発生の原因となる。そのため、保護
膜１０５を形成するが、導電層分離の方法によっては、
エッチングされた素子パターンの端面１１０の角度が基
板１０１に対して垂直で段差が大きい場合や逆テーパ状
になると端面１１０に確実な保護膜１０５が形成されな
いという問題点を有していた。
【０００７】また、電極１０３と絶縁膜１０４との間に
微細な間隙１０８が生じる場合には、保護膜１０５を形
成する工程において、その微細な間隙１０８を完全に埋
めることは困難である。従って、保護膜１０５の応力に
不均衡が生じ、それによるクラックが保護膜１０５に発
生し進行する虞がある。クラックはホール素子１００の
耐湿性を低下させることになるという問題点を有してい
た。
微細な間隙１０８が生じる場合には、保護膜１０５を形
成する工程において、その微細な間隙１０８を完全に埋
めることは困難である。従って、保護膜１０５の応力に
不均衡が生じ、それによるクラックが保護膜１０５に発
生し進行する虞がある。クラックはホール素子１００の
耐湿性を低下させることになるという問題点を有してい
た。
【０００８】また、従来から保護膜としては、ＳiＯ2よ
りＳiＮの方が耐湿性において優れているとされている
が、ＳiＮはＧaＡsとの付着力が弱く、ＧaＡsとの付着
力が強いＳiＯ2等の酸化膜を介在させる必要があった。
りＳiＮの方が耐湿性において優れているとされている
が、ＳiＮはＧaＡsとの付着力が弱く、ＧaＡsとの付着
力が強いＳiＯ2等の酸化膜を介在させる必要があった。
【０００９】更に、保護膜の役割としては、電極形成後
の熱処理において導電層のアニールキャップ（熱処理に
よる基板材料元素の飛散防止）の役割をさせることもあ
る。また、保護膜の応力による不平衡電圧が移動する問
題もある。従って、これらの要求を満足させるために保
護膜を２層以上形成する。このため、やむを得ず工程数
が多くなるという問題点を有していた。
の熱処理において導電層のアニールキャップ（熱処理に
よる基板材料元素の飛散防止）の役割をさせることもあ
る。また、保護膜の応力による不平衡電圧が移動する問
題もある。従って、これらの要求を満足させるために保
護膜を２層以上形成する。このため、やむを得ず工程数
が多くなるという問題点を有していた。
【００１０】本発明は、従来の技術が有するこのような
問題点に鑑みてなされたものであり、その目的とすると
ころは、基板に対する付着力が強く、応力の小さい保護
膜を素子パターンの全面に形成し、不平衡電圧や入出力
抵抗等の経時変化の小さいホール素子及びその製造方法
を提供しようとするものである。
問題点に鑑みてなされたものであり、その目的とすると
ころは、基板に対する付着力が強く、応力の小さい保護
膜を素子パターンの全面に形成し、不平衡電圧や入出力
抵抗等の経時変化の小さいホール素子及びその製造方法
を提供しようとするものである。
【００１１】
【課題を解決するための手段】上記課題を解決すべく本
発明は、導電層の入力端子間方向と出力端子間方向にお
いて夫々メサ型構造を形成し、このメサ型構造が有する
両側面が対称で且つ９０〜１６０度の傾斜角度を有し、
導電層分離後に電極を前記両側面もカバーするように形
成し、ＳiＮの一層のみで保護膜を形成したものであ
る。
発明は、導電層の入力端子間方向と出力端子間方向にお
いて夫々メサ型構造を形成し、このメサ型構造が有する
両側面が対称で且つ９０〜１６０度の傾斜角度を有し、
導電層分離後に電極を前記両側面もカバーするように形
成し、ＳiＮの一層のみで保護膜を形成したものであ
る。
【００１２】前記保護膜の膜応力は１０8dyn/cm2テンシ
ル応力以下で、膜厚が２０００〜３０００Åであるとよ
い。
ル応力以下で、膜厚が２０００〜３０００Åであるとよ
い。
【００１３】導電層パターニング工程、エッチング工
程、電極形成工程、保護膜形成工程から成るホール素子
の製造方法において、ＧaＡsから成る基板へＳiＮから
成る保護膜を直接形成するための前処理として、Ｈeガ
スのプラズマ照射をＧaＡs表面に行う工程を備えたもの
である。
程、電極形成工程、保護膜形成工程から成るホール素子
の製造方法において、ＧaＡsから成る基板へＳiＮから
成る保護膜を直接形成するための前処理として、Ｈeガ
スのプラズマ照射をＧaＡs表面に行う工程を備えたもの
である。
【００１４】
【作用】請求項１に係る本発明によれば、素子パターン
のエッチング端面が順テーパ形状に形成されることによ
り、膜応力の均一なＳiＮ単層膜から成る保護膜が形成
される。また、電極材料もエッチング端面をカバーする
ので、保護膜としての役割を果たす。請求項３に係る本
発明によれば、Ｈeガスのプラズマ照射処理によって素
子全面に所望の付着力をもって確実に保護膜が形成され
る。
のエッチング端面が順テーパ形状に形成されることによ
り、膜応力の均一なＳiＮ単層膜から成る保護膜が形成
される。また、電極材料もエッチング端面をカバーする
ので、保護膜としての役割を果たす。請求項３に係る本
発明によれば、Ｈeガスのプラズマ照射処理によって素
子全面に所望の付着力をもって確実に保護膜が形成され
る。
【００１５】
【実施例】以下に本発明の実施例を添付図面に基づいて
説明する。ここで、図１は本発明に係るホール素子の平
面図、図２は図１のＡ−Ａ線断面図、図３は電極部分の
拡大斜視図、図４は本発明に係るホール素子の製造工程
説明図、図５は電極パッドのオーバラップ形状の説明
図、図６はウェットエッチング（リン酸：過酸化水素
水：純水＝５：１：１０）を行った時のメサ型断面図で
ある。
説明する。ここで、図１は本発明に係るホール素子の平
面図、図２は図１のＡ−Ａ線断面図、図３は電極部分の
拡大斜視図、図４は本発明に係るホール素子の製造工程
説明図、図５は電極パッドのオーバラップ形状の説明
図、図６はウェットエッチング（リン酸：過酸化水素
水：純水＝５：１：１０）を行った時のメサ型断面図で
ある。
【００１６】図１及び図２に示すように、ホール素子１
は、ＩＩＩ-Ｖ族化合物半導体としてＧaＡsを用いてメ
サ型構造を形成している。ホール素子１は、半絶縁性Ｇ
aＡs基板２にイオン注入、活性化アニールを行って能動
層３を形成し、メサエッチングによって素子パターンを
形成して所定の電極４を設け、全体を覆うようにＳiＮ
単層膜から成る保護膜５を形成して構成されている。ま
た、保護膜５の端部５ａは、電極４の上面に臨むように
形成されている。
は、ＩＩＩ-Ｖ族化合物半導体としてＧaＡsを用いてメ
サ型構造を形成している。ホール素子１は、半絶縁性Ｇ
aＡs基板２にイオン注入、活性化アニールを行って能動
層３を形成し、メサエッチングによって素子パターンを
形成して所定の電極４を設け、全体を覆うようにＳiＮ
単層膜から成る保護膜５を形成して構成されている。ま
た、保護膜５の端部５ａは、電極４の上面に臨むように
形成されている。
【００１７】なお、能動層は、前述以外にも、半絶縁性
ＧaＡs基板上にＭＯＣＶＤ法、ＭＢＥ法等を用いて形成
したＧaＡs、ＧaＡlＡs等のエピタキシャル膜を能動層
とするもの、半絶縁性Ｓi基板にイオン注入法により形
成し能動層とするもの、半絶縁性ＩnＰ基板上にＭＯＣ
ＶＤ法、ＭＢＥ法等を用いて形成したＧaＩnＡsエピタ
キシャル膜を能動層とするもの、フェライトやセラミッ
ク等の基板に絶縁膜を介して蒸着法やＭＢＥ法等で形成
したＩnＳbやＩnＡsエピタキシャル膜を能動層とするも
のなど、ホール素子として機能する半導体材料であれ
ば、その範囲で選択すればよい。また、これに用いる電
極材料も能動層とオーミックコンタクトが取れる材料な
らば限定されない。
ＧaＡs基板上にＭＯＣＶＤ法、ＭＢＥ法等を用いて形成
したＧaＡs、ＧaＡlＡs等のエピタキシャル膜を能動層
とするもの、半絶縁性Ｓi基板にイオン注入法により形
成し能動層とするもの、半絶縁性ＩnＰ基板上にＭＯＣ
ＶＤ法、ＭＢＥ法等を用いて形成したＧaＩnＡsエピタ
キシャル膜を能動層とするもの、フェライトやセラミッ
ク等の基板に絶縁膜を介して蒸着法やＭＢＥ法等で形成
したＩnＳbやＩnＡsエピタキシャル膜を能動層とするも
のなど、ホール素子として機能する半導体材料であれ
ば、その範囲で選択すればよい。また、これに用いる電
極材料も能動層とオーミックコンタクトが取れる材料な
らば限定されない。
【００１８】電極４の構造としては、電極材料が素子パ
ターン表面の能動層３とオーミックコンタクトをとる部
分だけでなく、能動層３の端面３ａ及び蝕刻された半絶
縁性ＧaＡs基板２の端面２ａから成るメサ型形状の端面
６をもカバーするように付着している。
ターン表面の能動層３とオーミックコンタクトをとる部
分だけでなく、能動層３の端面３ａ及び蝕刻された半絶
縁性ＧaＡs基板２の端面２ａから成るメサ型形状の端面
６をもカバーするように付着している。
【００１９】また、メサ型の形状は、電極材料によるカ
バーや保護膜５を形成する際のクラックや不連続面の無
い確実性を考慮してメサ型端面角度が１３０〜９０度で
ある順テーパ形状となる。
バーや保護膜５を形成する際のクラックや不連続面の無
い確実性を考慮してメサ型端面角度が１３０〜９０度で
ある順テーパ形状となる。
【００２０】保護膜５はＳiＮ単層膜で成膜対象面の微
細な間隙をなくし、メサ型端面角度を１３０〜９０度に
制御することによって、密着性のよい確実な保護膜５を
形成することが可能となる。ここで、保護膜５は、膜応
力が１０8dyn/cm2テンシル応力以下で、膜厚が２０００
〜３０００Åになるように形成される。
細な間隙をなくし、メサ型端面角度を１３０〜９０度に
制御することによって、密着性のよい確実な保護膜５を
形成することが可能となる。ここで、保護膜５は、膜応
力が１０8dyn/cm2テンシル応力以下で、膜厚が２０００
〜３０００Åになるように形成される。
【００２１】ホール素子１の製造方法は、図４に示すよ
うな工程順で行われる。先ず、半絶縁性ＧaＡs基板２に
イオン注入法やＭＯＣＶＤ法等によって能動層３を形成
し、フォトレジスト７をマスクとして導電層パターニン
グを行う（図４（ａ））。その後、フォトリソグラフィ
を用いて導電層分離を行う（図４（ｂ））。
うな工程順で行われる。先ず、半絶縁性ＧaＡs基板２に
イオン注入法やＭＯＣＶＤ法等によって能動層３を形成
し、フォトレジスト７をマスクとして導電層パターニン
グを行う（図４（ａ））。その後、フォトリソグラフィ
を用いて導電層分離を行う（図４（ｂ））。
【００２２】ここで、エッチング方法として、体積比が
リン酸（Ｈ3ＰＯ4）：過酸化水素水（Ｈ2Ｏ2）：純水
（Ｈ2Ｏ）＝５：１：１０の混合溶液を用いる。そし
て、図６（ａ）に示すように、半絶縁性ＧaＡs基板２の
上面をミラー指数（１ ０ ０）とした場合に、第１のミ
ラー指数で表される素子パターンの断面が、９０度部分
を最小限におさえ、順テーパ状になるように制御する。
また、図６（ｂ）は第２のミラー指数で表される素子パ
ターンの断面である。
リン酸（Ｈ3ＰＯ4）：過酸化水素水（Ｈ2Ｏ2）：純水
（Ｈ2Ｏ）＝５：１：１０の混合溶液を用いる。そし
て、図６（ａ）に示すように、半絶縁性ＧaＡs基板２の
上面をミラー指数（１ ０ ０）とした場合に、第１のミ
ラー指数で表される素子パターンの断面が、９０度部分
を最小限におさえ、順テーパ状になるように制御する。
また、図６（ｂ）は第２のミラー指数で表される素子パ
ターンの断面である。
【００２３】また、導電層分離において、リン酸系ウェ
ットエッチングの混合比５：１：１０に限らず、例えば
混合比を１０：１：１のように拡散律速領域での等方性
エッチング液を用いることにより、適切なメサ型端面形
状とエッチング速度を選択することが出来る。硫酸系ウ
ェットエッチングについても同様なことがいえる。その
他、反応性イオンエッチング（ＲＩＥ）を用いても順テ
ーパ状のメサ型を得ることが出来る。
ットエッチングの混合比５：１：１０に限らず、例えば
混合比を１０：１：１のように拡散律速領域での等方性
エッチング液を用いることにより、適切なメサ型端面形
状とエッチング速度を選択することが出来る。硫酸系ウ
ェットエッチングについても同様なことがいえる。その
他、反応性イオンエッチング（ＲＩＥ）を用いても順テ
ーパ状のメサ型を得ることが出来る。
【００２４】次いで、再度フォトレジスト８をマスクと
してフォトリソグラフィを用いて電極パターニングを行
う（図４（ｃ））。この場合、電極のマスク形状は、図
５に示すように、半絶縁性ＧaＡs基板２の端面２ａをも
覆うように形成されている。
してフォトリソグラフィを用いて電極パターニングを行
う（図４（ｃ））。この場合、電極のマスク形状は、図
５に示すように、半絶縁性ＧaＡs基板２の端面２ａをも
覆うように形成されている。
【００２５】電極４は、電極材料９にＡuＧeとＮiの合
金を用いて真空蒸着法により形成されるが、メサ型端面
２ａが順テーパ状に形成されているので、蒸着の更なる
段差被覆性の向上が図れる（図４（ｃ））。
金を用いて真空蒸着法により形成されるが、メサ型端面
２ａが順テーパ状に形成されているので、蒸着の更なる
段差被覆性の向上が図れる（図４（ｃ））。
【００２６】次いで、不用部分のメタルの剥離には、フ
ォトレジストをマスクとしたリフトオフ法を用いる。フ
ォトレジスト８を除去し、電極金属をオーミックコンタ
クトにするためアニールを行う（図９（ｄ））。更に、
電極４のうちワイヤーボンディングする部分４ａを除い
て、素子パターン全体を覆うように保護膜５としてＳi
Ｎによる単層膜を形成し、アニールを行う（図９
（ｅ））。
ォトレジストをマスクとしたリフトオフ法を用いる。フ
ォトレジスト８を除去し、電極金属をオーミックコンタ
クトにするためアニールを行う（図９（ｄ））。更に、
電極４のうちワイヤーボンディングする部分４ａを除い
て、素子パターン全体を覆うように保護膜５としてＳi
Ｎによる単層膜を形成し、アニールを行う（図９
（ｅ））。
【００２７】保護膜（ＳiＮ膜）５の形成は、プラズマ
ＣＶＤ法により行い、その形成に際してＧaＡsとの付着
力を上げるためにＨeプラズマで半絶縁性ＧaＡs基板２
に表面処理を施す。そして、引続き同一のプラズマＣＶ
Ｄ装置のチャンバー内でＳiＮの成膜を行う。ＳiＮ膜５
の形成では、広く一般的に化学気相成長法（ＣＶＤ法）
が用いられる。半絶縁性ＧaＡs基板２表面の成膜前処理
としては、基板２表面への残留分による悪影響がなく、
能動層３へのダメージが小さい軽元素であるＨeガスを
用いて基板２表面へ電力密度が０．２Ｗ／ｃｍ2で照射
する。また、膜応力が１０8dyn/cm2テンシル応力以下
で、膜厚が２０００〜３０００ÅになるようにＳiＮ膜
５は形成されている。
ＣＶＤ法により行い、その形成に際してＧaＡsとの付着
力を上げるためにＨeプラズマで半絶縁性ＧaＡs基板２
に表面処理を施す。そして、引続き同一のプラズマＣＶ
Ｄ装置のチャンバー内でＳiＮの成膜を行う。ＳiＮ膜５
の形成では、広く一般的に化学気相成長法（ＣＶＤ法）
が用いられる。半絶縁性ＧaＡs基板２表面の成膜前処理
としては、基板２表面への残留分による悪影響がなく、
能動層３へのダメージが小さい軽元素であるＨeガスを
用いて基板２表面へ電力密度が０．２Ｗ／ｃｍ2で照射
する。また、膜応力が１０8dyn/cm2テンシル応力以下
で、膜厚が２０００〜３０００ÅになるようにＳiＮ膜
５は形成されている。
【００２８】
【発明の効果】以上説明したように本発明によれば、メ
サ型端面を順テーパ形状に形成することによって、エッ
チング端面に保護膜を確実に形成することが出来る。ま
た、端面の順テーパ形状及び保護膜の単層化により、素
子パターンに対する膜応力の影響を均一に且つ低減する
ことが出来る。膜応力の低減は、素子パターンの歪等へ
の影響を低減し、素子特性の変化、特に歪から生じるパ
ターンの幾何学的ずれによる不平衡電圧の発生を抑える
ことが出来る。更に、保護膜の単層化により、工程の削
減とコスト低減が図れる。また、素子パターンの外側周
辺に位置する入出力端子の電極構造が、メサ型端面のエ
ッチング端面も電極材料で被覆するので保護膜としての
役割を果たすことが出来る。
サ型端面を順テーパ形状に形成することによって、エッ
チング端面に保護膜を確実に形成することが出来る。ま
た、端面の順テーパ形状及び保護膜の単層化により、素
子パターンに対する膜応力の影響を均一に且つ低減する
ことが出来る。膜応力の低減は、素子パターンの歪等へ
の影響を低減し、素子特性の変化、特に歪から生じるパ
ターンの幾何学的ずれによる不平衡電圧の発生を抑える
ことが出来る。更に、保護膜の単層化により、工程の削
減とコスト低減が図れる。また、素子パターンの外側周
辺に位置する入出力端子の電極構造が、メサ型端面のエ
ッチング端面も電極材料で被覆するので保護膜としての
役割を果たすことが出来る。
【００２９】また、保護膜をＳiＮ単層膜で形成し、膜
応力を１０8dyn/cm2テンシル応力以下にし、膜厚を２０
００〜３０００Åにすると、不平衡電圧が低くてバラツ
キが小さく、且つ不平衡電圧や入出力抵抗等の経時変化
も小さいホール素子を作製することが出来る。
応力を１０8dyn/cm2テンシル応力以下にし、膜厚を２０
００〜３０００Åにすると、不平衡電圧が低くてバラツ
キが小さく、且つ不平衡電圧や入出力抵抗等の経時変化
も小さいホール素子を作製することが出来る。
【００３０】ＧaＡsから成る基板へＳiＮから成る保護
膜を直接形成するための前処理として、Ｈeガスのプラ
ズマ照射を行うことにより、ＧaＡs基板に対するＳiＮ
保護膜の付着力が向上した。
膜を直接形成するための前処理として、Ｈeガスのプラ
ズマ照射を行うことにより、ＧaＡs基板に対するＳiＮ
保護膜の付着力が向上した。
【図面の簡単な説明】
【図１】本発明に係るホール素子の平面図
【図２】図１のＡ−Ａ線断面図
【図３】電極部分の拡大斜視図
【図４】本発明に係るホール素子の製造工程説明図
【図５】電極パッドのオーバラップ形状の説明図
【図６】ウェットエッチング（リン酸：過酸化水素水：
純水＝５：１：１０）を行った時のメサ型断面図で、半
絶縁性ＧaＡs基板の上面をミラー指数（１ ０ ０）とし
た場合に、（ａ）は第１のミラー指数で表される断面
図、（ｂ）は第２のミラー指数で表される断面図
純水＝５：１：１０）を行った時のメサ型断面図で、半
絶縁性ＧaＡs基板の上面をミラー指数（１ ０ ０）とし
た場合に、（ａ）は第１のミラー指数で表される断面
図、（ｂ）は第２のミラー指数で表される断面図
【図７】従来のメサ型ホール素子の平面図
【図８】図７のＢ−Ｂ線断面図
【図９】従来のメサ型ホール素子の製造工程説明図
１…ホール素子、２…半絶縁性ＧaＡs基板、２ａ…半絶
縁性ＧaＡs基板の端面、３…能動層、３ａ…能動層の端
面、４…電極、４ａ…電極のうちワイヤーボンディング
する部分、５…保護膜、６…メサ型形状の端面、７，８
…フォトレジスト、９…電極材料。
縁性ＧaＡs基板の端面、３…能動層、３ａ…能動層の端
面、４…電極、４ａ…電極のうちワイヤーボンディング
する部分、５…保護膜、６…メサ型形状の端面、７，８
…フォトレジスト、９…電極材料。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−226778（ＪＰ，Ａ) 特開 平４−309227（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 43/06 H01L 21/318 H01L 43/14
Claims (3)
- 【請求項１】 導電層の入力端子間方向と出力端子間方
向において夫々メサ型構造を形成し、このメサ型構造が
有する両側面が対称で且つ９０乃至１６０度の傾斜角度
を有し、導電層分離後に電極を前記両側面もカバーする
ように形成し、ＳiＮの一層のみで保護膜を形成したこ
とを特徴とするホール素子。 - 【請求項２】 前記保護膜の膜応力は１０8dyn/cm2テン
シル応力以下で、膜厚が２０００乃至３０００Åである
請求項１記載のホール素子。 - 【請求項３】 導電層パターニング工程、エッチング工
程、電極形成工程、保護膜形成工程から成るホール素子
の製造方法において、ＧaＡsから成る基板へＳiＮから
成る保護膜を直接形成するための前処理として、Ｈeガ
スのプラズマを照射する工程を備えたことを特徴とする
ホール素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6034984A JP2932469B2 (ja) | 1994-03-04 | 1994-03-04 | ホール素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6034984A JP2932469B2 (ja) | 1994-03-04 | 1994-03-04 | ホール素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07245432A JPH07245432A (ja) | 1995-09-19 |
| JP2932469B2 true JP2932469B2 (ja) | 1999-08-09 |
Family
ID=12429417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6034984A Expired - Fee Related JP2932469B2 (ja) | 1994-03-04 | 1994-03-04 | ホール素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932469B2 (ja) |
Families Citing this family (8)
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| JP5027237B2 (ja) | 2008-03-28 | 2012-09-19 | エンパイア テクノロジー ディベロップメント エルエルシー | 走査型顕微鏡 |
| JP5135612B2 (ja) * | 2008-10-10 | 2013-02-06 | 旭化成エレクトロニクス株式会社 | 半導体素子 |
| JP6130672B2 (ja) * | 2012-01-18 | 2017-05-17 | 旭化成エレクトロニクス株式会社 | ホール素子及びその製造方法、並びに、磁気センサー |
| JP6553416B2 (ja) * | 2015-06-05 | 2019-07-31 | 旭化成エレクトロニクス株式会社 | ホールセンサ |
| JP6693735B2 (ja) * | 2015-12-11 | 2020-05-13 | 旭化成エレクトロニクス株式会社 | ホールセンサ及びその製造方法 |
| JP6558709B2 (ja) * | 2017-11-28 | 2019-08-14 | ローム株式会社 | ホール素子 |
| JP7279354B2 (ja) * | 2018-12-17 | 2023-05-23 | 富士電機株式会社 | 半導体素子及び半導体素子の識別方法 |
-
1994
- 1994-03-04 JP JP6034984A patent/JP2932469B2/ja not_active Expired - Fee Related
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|---|---|
| JPH07245432A (ja) | 1995-09-19 |
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