JPH09115919A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09115919A JPH09115919A JP7265717A JP26571795A JPH09115919A JP H09115919 A JPH09115919 A JP H09115919A JP 7265717 A JP7265717 A JP 7265717A JP 26571795 A JP26571795 A JP 26571795A JP H09115919 A JPH09115919 A JP H09115919A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
-
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Abstract
(57)【要約】
【課題】 セルフアライン型のＨＢＴにおいてベース抵
抗の低減とベースエミッタ間の電気的な分離が確実に行
える半導体装置とその製造方法を提供することを目的と
する。 【解決手段】 エミッタ層４上に配置されたエミッタ電
極を、エミッタ層４との当接部近傍においてその幅が小
さくなっている下段部５ａと、該下段部５ａ上に配置さ
れた，該下段部５ａより突出した庇部を有する上段部５
ｂとからなるものとし、エミッタ層４表面，エミッタ電
極の下段部５ａの側面，及び上段部５ｂの庇部の下面と
側面を覆う絶縁膜８と、ベース層３上に上記エミッタ電
極を用いてセルフアラインに形成されたベース電極７と
を備えた構成とした。
抗の低減とベースエミッタ間の電気的な分離が確実に行
える半導体装置とその製造方法を提供することを目的と
する。 【解決手段】 エミッタ層４上に配置されたエミッタ電
極を、エミッタ層４との当接部近傍においてその幅が小
さくなっている下段部５ａと、該下段部５ａ上に配置さ
れた，該下段部５ａより突出した庇部を有する上段部５
ｂとからなるものとし、エミッタ層４表面，エミッタ電
極の下段部５ａの側面，及び上段部５ｂの庇部の下面と
側面を覆う絶縁膜８と、ベース層３上に上記エミッタ電
極を用いてセルフアラインに形成されたベース電極７と
を備えた構成とした。
Description
【０００１】
【発明の属する技術分野】この発明は高融点金属電極を
有するヘテロバイポーラ型トランジスタなどの半導体装
置，及びその製造方法に関するものである。
有するヘテロバイポーラ型トランジスタなどの半導体装
置，及びその製造方法に関するものである。
【０００２】
【従来の技術】ヘテロバイポーラ型トランジスタ（Hete
rojunction bipolar transistor,以下ＨＢＴと略記す
る。）は、III-Ｖ族化合物半導体材料の優れた電子輸送
特性を素子の高速化実現に最も有効に利用できるデバイ
スであるため、基板のエピタキシャル技術の発展ととも
に着実な進歩を遂げているデバイスであり、超高速デジ
タル回路，マイクロ波，ミリ波集積回路，電力素子とい
った分野への応用が期待されている。しかしながら、Ｈ
ＢＴは高速化実現のために薄層で高濃度の真性ベースを
形成できる多層エピタキシャル層を用いているため、シ
リコンデバイスで実績のあるプレーナ技術を用いること
が困難であり、いわゆるメサ型トランジスタ構造を取ら
ざるを得ない。メサ型トランジスタ構造において特性改
善を図るにはエピタキシャル構造上の改善だけでなく、
セルフアライン化による寄生抵抗，寄生容量の低減を図
らなければならない。そのため、従来からセルフアライ
ン型のＨＢＴは精力的に研究開発が行われている。例え
ば図１９は、N.Hayama and K.Honjo, IEEE Electron De
vice Letters, Vol.11(1990)p388に示された従来のＨＢ
Ｔを示す断面図である。また図２０は、このＨＢＴの製
造方法を示す工程図である。図２０において、２０１は
化合物半導体基板、２０２はベース層、２０３はエミッ
タ層、２０４はＳｉＮ層、２０５はＳｉＯ2 層、２０６
はベース電極、２０７はＳｉＯ2 膜、２０８はエミッタ
電極である。なお図２０においては、図１９にあるコレ
クタ層の記載は省略しており、化合物半導体基板２０１
に含まれている。
rojunction bipolar transistor,以下ＨＢＴと略記す
る。）は、III-Ｖ族化合物半導体材料の優れた電子輸送
特性を素子の高速化実現に最も有効に利用できるデバイ
スであるため、基板のエピタキシャル技術の発展ととも
に着実な進歩を遂げているデバイスであり、超高速デジ
タル回路，マイクロ波，ミリ波集積回路，電力素子とい
った分野への応用が期待されている。しかしながら、Ｈ
ＢＴは高速化実現のために薄層で高濃度の真性ベースを
形成できる多層エピタキシャル層を用いているため、シ
リコンデバイスで実績のあるプレーナ技術を用いること
が困難であり、いわゆるメサ型トランジスタ構造を取ら
ざるを得ない。メサ型トランジスタ構造において特性改
善を図るにはエピタキシャル構造上の改善だけでなく、
セルフアライン化による寄生抵抗，寄生容量の低減を図
らなければならない。そのため、従来からセルフアライ
ン型のＨＢＴは精力的に研究開発が行われている。例え
ば図１９は、N.Hayama and K.Honjo, IEEE Electron De
vice Letters, Vol.11(1990)p388に示された従来のＨＢ
Ｔを示す断面図である。また図２０は、このＨＢＴの製
造方法を示す工程図である。図２０において、２０１は
化合物半導体基板、２０２はベース層、２０３はエミッ
タ層、２０４はＳｉＮ層、２０５はＳｉＯ2 層、２０６
はベース電極、２０７はＳｉＯ2 膜、２０８はエミッタ
電極である。なお図２０においては、図１９にあるコレ
クタ層の記載は省略しており、化合物半導体基板２０１
に含まれている。
【０００３】ここで、このＨＢＴの製造方法について説
明する。まず化合物半導体基板２０１上にベース層２０
２，エミッタ層２０３をエピタキシャル成長によって形
成した後、このエピタキシャル層上の全面にＳｉＮ膜２
０４を被着し、光リソグラフィ及びエッチングにより、
図２０(a) に示すように、エミッタ層を形成する領域上
にのみＳｉＮ膜２０４を残す。次にＳｉＮ膜２０４をマ
スクにエミッタ層２０３の中間までＣｌ2 ガスを使った
ドライエッチングでエッチングし、図２０(b)に示すよ
うに、エミッタとなるメサ構造を形成する。次に基板上
の全面にＳｉＯ2 膜２０５を被着し、エッチバックする
ことで上記メサ構造の側面に第１の側壁ＳｉＯ2 膜２０
５を残す。さらに第１の側壁ＳｉＯ2 膜２０５の外側に
残ったエミッタ層２０３を図２０(c) に示すように、ベ
ース２０２の上面層が露出するまでウェットエッチング
でエッチングする。次に図２０(d) に示すように、ベー
ス電極（ＡｕＭｎ）２０６を蒸着によって被着する。次
に図２０(e) に示すようにイオンミリングを斜めから行
うことで、側壁ＳｉＯ2 膜２０５の側面に薄く被着した
ベース電極２０６をエッチング除去する。次に図２０
(f) に示すように、さらに第２の側壁ＳｉＯ2 膜２０７
を形成する。第２の側壁ＳｉＯ2 膜２０７の形成方法は
第１の側壁ＳｉＯ2 膜２０５の形成方法と同じである。
すなわち、基板上の全面にＳｉＯ2 膜を被着し、エッチ
バックすることにより形成する。次に図２０(g) に示す
ように、ＳｉＮ膜２０４をマスクにベース電極２０６ａ
をイオンミリングでエッチング除去する。次に図２０
(h) に示すように、第１の側壁ＳｉＯ2 膜２０５，第２
の側壁ＳｉＯ2 膜２０７に対するＳｉＮ膜２０４の選択
的除去を行う。このＳｉＮ膜２０４の選択的除去はＳＦ
6 ガスを用いたプラズマエッチング等で簡単に行うこと
ができる。最後に図２０(i) に示すように、エミッタ電
極２０８を形成すれば、図１９に示した構造が完成す
る。このようにして、セルフアライメントでＨＢＴを製
造することができる。
明する。まず化合物半導体基板２０１上にベース層２０
２，エミッタ層２０３をエピタキシャル成長によって形
成した後、このエピタキシャル層上の全面にＳｉＮ膜２
０４を被着し、光リソグラフィ及びエッチングにより、
図２０(a) に示すように、エミッタ層を形成する領域上
にのみＳｉＮ膜２０４を残す。次にＳｉＮ膜２０４をマ
スクにエミッタ層２０３の中間までＣｌ2 ガスを使った
ドライエッチングでエッチングし、図２０(b)に示すよ
うに、エミッタとなるメサ構造を形成する。次に基板上
の全面にＳｉＯ2 膜２０５を被着し、エッチバックする
ことで上記メサ構造の側面に第１の側壁ＳｉＯ2 膜２０
５を残す。さらに第１の側壁ＳｉＯ2 膜２０５の外側に
残ったエミッタ層２０３を図２０(c) に示すように、ベ
ース２０２の上面層が露出するまでウェットエッチング
でエッチングする。次に図２０(d) に示すように、ベー
ス電極（ＡｕＭｎ）２０６を蒸着によって被着する。次
に図２０(e) に示すようにイオンミリングを斜めから行
うことで、側壁ＳｉＯ2 膜２０５の側面に薄く被着した
ベース電極２０６をエッチング除去する。次に図２０
(f) に示すように、さらに第２の側壁ＳｉＯ2 膜２０７
を形成する。第２の側壁ＳｉＯ2 膜２０７の形成方法は
第１の側壁ＳｉＯ2 膜２０５の形成方法と同じである。
すなわち、基板上の全面にＳｉＯ2 膜を被着し、エッチ
バックすることにより形成する。次に図２０(g) に示す
ように、ＳｉＮ膜２０４をマスクにベース電極２０６ａ
をイオンミリングでエッチング除去する。次に図２０
(h) に示すように、第１の側壁ＳｉＯ2 膜２０５，第２
の側壁ＳｉＯ2 膜２０７に対するＳｉＮ膜２０４の選択
的除去を行う。このＳｉＮ膜２０４の選択的除去はＳＦ
6 ガスを用いたプラズマエッチング等で簡単に行うこと
ができる。最後に図２０(i) に示すように、エミッタ電
極２０８を形成すれば、図１９に示した構造が完成す
る。このようにして、セルフアライメントでＨＢＴを製
造することができる。
【０００４】しかし、この半導体装置の製造方法におい
ては、ベース電極材料２０６を分離する際（図２０(e)
）において、斜めイオンミリングを用いる必要がある
ので、エッチング残りの発生、あるいは過剰なエッチン
グを引き起こすという問題があった。
ては、ベース電極材料２０６を分離する際（図２０(e)
）において、斜めイオンミリングを用いる必要がある
ので、エッチング残りの発生、あるいは過剰なエッチン
グを引き起こすという問題があった。
【０００５】また、図２１は特願平6-154717に記載され
た従来の他のＨＢＴの製造方法を示す工程図であり、図
において図２０と同一符号は同一又は相当する部分を示
し、２０９，２１５は絶縁膜、２１０，２１１，２１
３，２１４はレジスト、２１２は高融点金属エミッタ電
極（層）を示す。
た従来の他のＨＢＴの製造方法を示す工程図であり、図
において図２０と同一符号は同一又は相当する部分を示
し、２０９，２１５は絶縁膜、２１０，２１１，２１
３，２１４はレジスト、２１２は高融点金属エミッタ電
極（層）を示す。
【０００６】次にこの半導体装置の製造方法の工程を説
明する。まず化合物半導体基板２０１上にベース層２０
２，エミッタ層２０３をエピタキシャル成長によって形
成した後、このエピタキシャル層上の全面に絶縁膜２０
９を被着し、図２１(a) に示すように、レジスト２１０
で開口パターンを設ける。次に図２１(b) に示すよう
に、ＲＩＥ等の方法によりレジスト２１０をマスクとし
て絶縁膜２０９にテーパーエッチングを行う。次にレジ
スト２１０を除去した後、スパッタ法を用いて高融点金
属膜２１２を全面に被着し、その後、図２１(c) に示す
ように、レジスト２１１を高融点金属膜２１２の凹部へ
埋め込む。次にレジスト２１１をマスクに高融点金属膜
２１２をエッチングした後、図２１(d) に示すように、
レジスト２１１を除去する。次に図２１(e) に示すよう
に、エミッタ層２０３を中間までエッチングし、エミッ
タ領域となるメサ構造を形成する。次に図２１(f) に示
すように、レジスト２１３を埋め込む。次に図２１(g)
に示すように、絶縁膜２０９をエッチングにより除去す
る。次に図２１(h) に示すように、エミッタ層２０３に
ベース層２０２の上面が露出するまでエッチングを施
す。次に図２１(i) に示すようにベース電極２０６を蒸
着により被着する。ここでは、ベース電極金属の被着に
先立って、ベース電極がリフトオフで形成できるよう
に、レジスト２１３にDeepUV（深紫外線）キュアを行っ
てレジスト改質をした後に、レジスト２１４でベース電
極パターンを形成している。次にリフトオフにより図２
１(j) に示すように、ベース電極２０６を形成する。次
に図２１(k) に示すように、絶縁膜２１５でパッシベー
ションする。図には示していないが、この後は光リソグ
ラフィを用いてレジストをパターニングし、これをマス
クとして所定の領域の絶縁膜２１５とベース層２０２を
エッチングし、コレクタ電極を形成すればＨＢＴは完成
する。このように図２１に示したＨＢＴの製造方法で
は、図２０に示したＨＢＴの製造方法のように、斜めイ
オンミリングを用いる必要がないので、素子特性の劣化
を抑えることができる。また、エミッタ領域のメサ構造
をエミッタ電極となる高融点金属電極と自己整合的に形
成することができ、これにより素子特性のバラツキを抑
制することができる。
明する。まず化合物半導体基板２０１上にベース層２０
２，エミッタ層２０３をエピタキシャル成長によって形
成した後、このエピタキシャル層上の全面に絶縁膜２０
９を被着し、図２１(a) に示すように、レジスト２１０
で開口パターンを設ける。次に図２１(b) に示すよう
に、ＲＩＥ等の方法によりレジスト２１０をマスクとし
て絶縁膜２０９にテーパーエッチングを行う。次にレジ
スト２１０を除去した後、スパッタ法を用いて高融点金
属膜２１２を全面に被着し、その後、図２１(c) に示す
ように、レジスト２１１を高融点金属膜２１２の凹部へ
埋め込む。次にレジスト２１１をマスクに高融点金属膜
２１２をエッチングした後、図２１(d) に示すように、
レジスト２１１を除去する。次に図２１(e) に示すよう
に、エミッタ層２０３を中間までエッチングし、エミッ
タ領域となるメサ構造を形成する。次に図２１(f) に示
すように、レジスト２１３を埋め込む。次に図２１(g)
に示すように、絶縁膜２０９をエッチングにより除去す
る。次に図２１(h) に示すように、エミッタ層２０３に
ベース層２０２の上面が露出するまでエッチングを施
す。次に図２１(i) に示すようにベース電極２０６を蒸
着により被着する。ここでは、ベース電極金属の被着に
先立って、ベース電極がリフトオフで形成できるよう
に、レジスト２１３にDeepUV（深紫外線）キュアを行っ
てレジスト改質をした後に、レジスト２１４でベース電
極パターンを形成している。次にリフトオフにより図２
１(j) に示すように、ベース電極２０６を形成する。次
に図２１(k) に示すように、絶縁膜２１５でパッシベー
ションする。図には示していないが、この後は光リソグ
ラフィを用いてレジストをパターニングし、これをマス
クとして所定の領域の絶縁膜２１５とベース層２０２を
エッチングし、コレクタ電極を形成すればＨＢＴは完成
する。このように図２１に示したＨＢＴの製造方法で
は、図２０に示したＨＢＴの製造方法のように、斜めイ
オンミリングを用いる必要がないので、素子特性の劣化
を抑えることができる。また、エミッタ領域のメサ構造
をエミッタ電極となる高融点金属電極と自己整合的に形
成することができ、これにより素子特性のバラツキを抑
制することができる。
【０００７】また、図２２は“シリコン系ヘテロデバイ
ス（丸善１９９１年）”の第１１章“ＧａＡｓ系ＨＢＴ
の最近の進歩”に記載された従来のＨＢＴの製造方法を
示す工程図であり、図において１０１は化合物半導体基
板、１０２はコレクタ層、１０３はベース層、１０４は
エミッタ層、１０５は高融点金属エミッタ電極、１０６
はレジスト、１０７はベース電極、１０７ａはベース電
極金属である。
ス（丸善１９９１年）”の第１１章“ＧａＡｓ系ＨＢＴ
の最近の進歩”に記載された従来のＨＢＴの製造方法を
示す工程図であり、図において１０１は化合物半導体基
板、１０２はコレクタ層、１０３はベース層、１０４は
エミッタ層、１０５は高融点金属エミッタ電極、１０６
はレジスト、１０７はベース電極、１０７ａはベース電
極金属である。
【０００８】次にこの半導体装置の製造方法について説
明する。まず化合物半導体基板上１０１にコレクタ層１
０２，ベース層１０３，及び層厚3000Å(0.3μｍ) 程度
のエミッタ層１０４を有するＨＢＴ用エピ基板上に高融
点金属層１０５を3000Å程度被着し、該金属層上にレジ
スト１０６でパターニングした後、図２２(a) に示すよ
うに、該レジスト１０６をマスクとして上記高融点金属
層１０５にエッチングを施す。ここで，高融点金属エミ
ッタ電極１０５のエッチングに際しては、レジスト１０
６に対して、高融点金属エミッタ電極１０５の加工寸法
が小さくならないようにするため、ＣＦ4 ＋Ｏ2 ，又は
ＳＦ6 ＋ＣＨＦ3 等のガスを用いたＲＩＥ(Reactive Io
n Etching)又はＥＣＲ(Electron Cyclotron Resonance)
エッチングを用いる。通常レジスト１０６の幅は 2〜 3
μｍであり、加工によってそのサイズは 0.1〜 0.2μｍ
程小さくなるにすぎない。次にレジスト１０６をＯ2 ア
ッシングや有機剥離液等で除去した後、図２２(b) に示
すように、エミッタ層１０４に高融点金属エミッタ電極
１０５をマスクにしてベース層１０３の表面が現れるま
でエッチングを施す。エッチング方法はウエットエッチ
ングを用い、高融点金属エミッタ電極１０５下にサイド
エッチの入ったエミッタ層１０４を残す。このウエット
エッチングではエッチャントとして酒石酸と過酸化水素
水の混合液を用いるので、エッチングは等方的に進行
し、サイドエッチ量はエミッタ層１０４の膜厚程度の30
00Å(0.3μｍ) となる。最後にレジストにより、ベース
電極パターンを形成した後、ベース電極金属１０７ａを
全面に被着し、リフトオフすることにより、ベース電極
１０７を形成し、図２２(c) に示すように、ＨＢＴは完
成する。このときエミッタ層１０４，ベース層１０３上
のベース電極１０７までの距離は、エミッタ層の厚さと
同程度の 0.3μｍになっている。
明する。まず化合物半導体基板上１０１にコレクタ層１
０２，ベース層１０３，及び層厚3000Å(0.3μｍ) 程度
のエミッタ層１０４を有するＨＢＴ用エピ基板上に高融
点金属層１０５を3000Å程度被着し、該金属層上にレジ
スト１０６でパターニングした後、図２２(a) に示すよ
うに、該レジスト１０６をマスクとして上記高融点金属
層１０５にエッチングを施す。ここで，高融点金属エミ
ッタ電極１０５のエッチングに際しては、レジスト１０
６に対して、高融点金属エミッタ電極１０５の加工寸法
が小さくならないようにするため、ＣＦ4 ＋Ｏ2 ，又は
ＳＦ6 ＋ＣＨＦ3 等のガスを用いたＲＩＥ(Reactive Io
n Etching)又はＥＣＲ(Electron Cyclotron Resonance)
エッチングを用いる。通常レジスト１０６の幅は 2〜 3
μｍであり、加工によってそのサイズは 0.1〜 0.2μｍ
程小さくなるにすぎない。次にレジスト１０６をＯ2 ア
ッシングや有機剥離液等で除去した後、図２２(b) に示
すように、エミッタ層１０４に高融点金属エミッタ電極
１０５をマスクにしてベース層１０３の表面が現れるま
でエッチングを施す。エッチング方法はウエットエッチ
ングを用い、高融点金属エミッタ電極１０５下にサイド
エッチの入ったエミッタ層１０４を残す。このウエット
エッチングではエッチャントとして酒石酸と過酸化水素
水の混合液を用いるので、エッチングは等方的に進行
し、サイドエッチ量はエミッタ層１０４の膜厚程度の30
00Å(0.3μｍ) となる。最後にレジストにより、ベース
電極パターンを形成した後、ベース電極金属１０７ａを
全面に被着し、リフトオフすることにより、ベース電極
１０７を形成し、図２２(c) に示すように、ＨＢＴは完
成する。このときエミッタ層１０４，ベース層１０３上
のベース電極１０７までの距離は、エミッタ層の厚さと
同程度の 0.3μｍになっている。
【０００９】このように図２２に示した半導体装置の製
造方法では、エミッタ層１０４からベース層１０３上の
ベース電極１０７までの距離がセルフアラインで決まっ
ているため、この距離の制御性に優れ、製品の歩留り向
上を図ることができる。また、このエミッタ層１０４，
ベース電極１０７間の距離が小さいため、この点におい
てはベース抵抗を抑えることができる。
造方法では、エミッタ層１０４からベース層１０３上の
ベース電極１０７までの距離がセルフアラインで決まっ
ているため、この距離の制御性に優れ、製品の歩留り向
上を図ることができる。また、このエミッタ層１０４，
ベース電極１０７間の距離が小さいため、この点におい
てはベース抵抗を抑えることができる。
【００１０】しかしこの半導体装置の製造方法では、ベ
ース電極１０７の膜厚はエミッタ層１０４の膜厚以上に
はできず、2000Å程度がベース・エミッタ間のショート
を起こさない最大の膜厚であった。
ース電極１０７の膜厚はエミッタ層１０４の膜厚以上に
はできず、2000Å程度がベース・エミッタ間のショート
を起こさない最大の膜厚であった。
【００１１】また、図２３は、従来の半導体装置の製造
方法を示す工程図であり、図２３において、図２２と同
一符号は同一又は相当する部分であり、１０５ａは第１
の高融点金属エミッタ電極、１０５ｂは第２の高融点金
属エミッタ電極、１０８は側壁絶縁膜である。
方法を示す工程図であり、図２３において、図２２と同
一符号は同一又は相当する部分であり、１０５ａは第１
の高融点金属エミッタ電極、１０５ｂは第２の高融点金
属エミッタ電極、１０８は側壁絶縁膜である。
【００１２】まず、化合物半導体基板上１０１にコレク
タ層１０２，ベース層１０３，及び層厚が3000Å(0.3μ
ｍ) 程度のエミッタ層１０４を有するＨＢＴ用エピ基板
上に、層厚5000Å(0.5μｍ) 程度の第１の高融点金属エ
ミッタ電極１０５ａ，層厚1000Å(0.1μｍ) 程度の第２
の高融点金属エミッタ電極１０５ｂを順次積層形成し、
第２の高融点金属エミッタ電極１０５ｂ上にレジスト１
０６でパターニングした後、該レジスト１０６をマスク
として図２３(a) に示すように、第１の高融点金属エミ
ッタ電極１０５ａと第２の高融点金属エミッタ電極１０
５ｂにエッチングを施す。次に図２３(b) に示すよう
に、レジスト１０６，及び第２の高融点金属エミッタ電
極１０５ｂをマスクに、第１の高融点金属エミッタ電極
１０５ａにエッチングにより 0.2μｍ程サイドエッチを
入れ、第１の高融点金属エミッタ電極１０５ａの幅が、
第２の高融点金属エミッタ電極１０５ｂの幅よりも小さ
くなるようにする。この第１の高融点金属エミッタ電極
１０５ａのエッチングに際しては、ＣＦ4 ＋Ｏ2 ，又は
ＳＦ6 ＋ＣＨＦ3 等のガスを用いたＲＩＥ(ReactiveIon
Etching)又はＥＣＲ(Electron Cyclotron Resonance)
エッチングを用いる。次に，図２３(c) に示すように、
レジスト１０６，第２の高融点金属エミッタ電極１０５
ｂ，第１の高融点金属エミッタ電極１０５ａをマスクと
して、エミッタ層１０４に酒石酸と過酸化水素水の混合
液を用いたウエットエッチングを施し、エミッタ層１０
４と第１の高融点金属エミッタ電極１０５ａとの接続部
以外のエミッタ層１０４の層厚が小さくなるように、か
つ第１の高融点金属エミッタ電極１０５下にサイドエッ
チが入るようにする。このようにウェットエッチングを
用いているので、エッチングは等方的に形成され、サイ
ドエッチ量はエミッタ層１０４の膜厚程度の0.3 μｍ(3
000 Å) となる。次にレジスト１０６を除去した後、側
壁絶縁膜１０８を全面に被着し、エッチバックによりエ
ミッタ層１０４の表面の一部から第１の高融点金属エミ
ッタ電極１０５ａの側面，及び第２の高融点金属エミッ
タ電極１０５ｂの上記第１の高融点金属エミッタ電極１
０５ａから突出している庇部の下面と側面に連続した側
壁絶縁膜１０８を残す。さらにこの側壁絶縁膜１０８，
及び高融点エミッタ電極１０５をマスクにエミッタ層１
０４にエッチングを施し、図２３(d) に示すように、上
記マスク部以外のエミッタ層１０４を除去し、ベース層
１０３を露出させる。最後にレジストによりベース電極
パターンを形成した後、ベース電極金属１０７ａを全面
に被着し、リフトオフすることにより、ベース電極１０
７を形成し、図２３(e) に示すように、ＨＢＴは完成す
る。つまりセルフアラインでエミッタ層１０４に対して
ベース電極１０７が形成される。このときのベース電極
１０７の膜厚はエミッタ層１０４と第１の高融点金属エ
ミッタ電極１０５ａの膜厚の和にまで厚くできるので、
ベース−エミッタ間のショートを起こすこと無く、7000
Å程度の層厚のベース電極を形成することができる。
タ層１０２，ベース層１０３，及び層厚が3000Å(0.3μ
ｍ) 程度のエミッタ層１０４を有するＨＢＴ用エピ基板
上に、層厚5000Å(0.5μｍ) 程度の第１の高融点金属エ
ミッタ電極１０５ａ，層厚1000Å(0.1μｍ) 程度の第２
の高融点金属エミッタ電極１０５ｂを順次積層形成し、
第２の高融点金属エミッタ電極１０５ｂ上にレジスト１
０６でパターニングした後、該レジスト１０６をマスク
として図２３(a) に示すように、第１の高融点金属エミ
ッタ電極１０５ａと第２の高融点金属エミッタ電極１０
５ｂにエッチングを施す。次に図２３(b) に示すよう
に、レジスト１０６，及び第２の高融点金属エミッタ電
極１０５ｂをマスクに、第１の高融点金属エミッタ電極
１０５ａにエッチングにより 0.2μｍ程サイドエッチを
入れ、第１の高融点金属エミッタ電極１０５ａの幅が、
第２の高融点金属エミッタ電極１０５ｂの幅よりも小さ
くなるようにする。この第１の高融点金属エミッタ電極
１０５ａのエッチングに際しては、ＣＦ4 ＋Ｏ2 ，又は
ＳＦ6 ＋ＣＨＦ3 等のガスを用いたＲＩＥ(ReactiveIon
Etching)又はＥＣＲ(Electron Cyclotron Resonance)
エッチングを用いる。次に，図２３(c) に示すように、
レジスト１０６，第２の高融点金属エミッタ電極１０５
ｂ，第１の高融点金属エミッタ電極１０５ａをマスクと
して、エミッタ層１０４に酒石酸と過酸化水素水の混合
液を用いたウエットエッチングを施し、エミッタ層１０
４と第１の高融点金属エミッタ電極１０５ａとの接続部
以外のエミッタ層１０４の層厚が小さくなるように、か
つ第１の高融点金属エミッタ電極１０５下にサイドエッ
チが入るようにする。このようにウェットエッチングを
用いているので、エッチングは等方的に形成され、サイ
ドエッチ量はエミッタ層１０４の膜厚程度の0.3 μｍ(3
000 Å) となる。次にレジスト１０６を除去した後、側
壁絶縁膜１０８を全面に被着し、エッチバックによりエ
ミッタ層１０４の表面の一部から第１の高融点金属エミ
ッタ電極１０５ａの側面，及び第２の高融点金属エミッ
タ電極１０５ｂの上記第１の高融点金属エミッタ電極１
０５ａから突出している庇部の下面と側面に連続した側
壁絶縁膜１０８を残す。さらにこの側壁絶縁膜１０８，
及び高融点エミッタ電極１０５をマスクにエミッタ層１
０４にエッチングを施し、図２３(d) に示すように、上
記マスク部以外のエミッタ層１０４を除去し、ベース層
１０３を露出させる。最後にレジストによりベース電極
パターンを形成した後、ベース電極金属１０７ａを全面
に被着し、リフトオフすることにより、ベース電極１０
７を形成し、図２３(e) に示すように、ＨＢＴは完成す
る。つまりセルフアラインでエミッタ層１０４に対して
ベース電極１０７が形成される。このときのベース電極
１０７の膜厚はエミッタ層１０４と第１の高融点金属エ
ミッタ電極１０５ａの膜厚の和にまで厚くできるので、
ベース−エミッタ間のショートを起こすこと無く、7000
Å程度の層厚のベース電極を形成することができる。
【００１３】このように、図２３に示されるような製造
方法によれば、ベース電極の厚さを大きくできるので、
この点においてはベース抵抗を抑えることができる。ま
た、ベース層が直接表面にさらされることがないので、
表面再結合を抑制することができる。
方法によれば、ベース電極の厚さを大きくできるので、
この点においてはベース抵抗を抑えることができる。ま
た、ベース層が直接表面にさらされることがないので、
表面再結合を抑制することができる。
【００１４】しかし、この半導体装置の製造方法では、
図２３(e) に示すように、ベース電極１０７がエミッタ
層１０４に対して 0.5μｍ以上離れたところに形成され
ることになる。なぜなら図２３(b) の工程において、第
１の高融点金属エミッタ電極１０５ａに 0.2μｍ程サイ
ドエッチを入れ、さらに図２３(c) の工程において、エ
ミッタ層１０４に 0.3μｍ程サイドエッチを入れたた
め、この２つのサイドエッチを併せると 0.5μｍ以上に
なるためである。
図２３(e) に示すように、ベース電極１０７がエミッタ
層１０４に対して 0.5μｍ以上離れたところに形成され
ることになる。なぜなら図２３(b) の工程において、第
１の高融点金属エミッタ電極１０５ａに 0.2μｍ程サイ
ドエッチを入れ、さらに図２３(c) の工程において、エ
ミッタ層１０４に 0.3μｍ程サイドエッチを入れたた
め、この２つのサイドエッチを併せると 0.5μｍ以上に
なるためである。
【００１５】従ってこの製造方法では、ベース電極１０
７の層厚を大きくとれても、エミッタ層１０４・ベース
電極１０７間の距離は長くなるので、結果としてベース
抵抗が増加することとなり、高周波特性の向上を図るこ
とができないという問題がある。
７の層厚を大きくとれても、エミッタ層１０４・ベース
電極１０７間の距離は長くなるので、結果としてベース
抵抗が増加することとなり、高周波特性の向上を図るこ
とができないという問題がある。
【００１６】また、この半導体装置では、上記サイドエ
ッチ部と、該サイドエッチ部上に側壁絶縁膜１０８を備
えているが、従来の製法によるこの構造ではエミッタ電
極１０５とベース電極１０７とを電気的に完全に分離す
ることは困難である。
ッチ部と、該サイドエッチ部上に側壁絶縁膜１０８を備
えているが、従来の製法によるこの構造ではエミッタ電
極１０５とベース電極１０７とを電気的に完全に分離す
ることは困難である。
【００１７】図２４は、従来のＨＢＴにおける側壁絶縁
膜１０８上に薄く被着しているベース電極１０７の様子
を示す断面図である。図２２，図２３と同一符号は、同
一又は相当する部分を示す。図２４(a),(b) はそれぞれ
エッチングによりエミッタ層１０４が逆メサ方向，順メ
サ方向となっているものである。
膜１０８上に薄く被着しているベース電極１０７の様子
を示す断面図である。図２２，図２３と同一符号は、同
一又は相当する部分を示す。図２４(a),(b) はそれぞれ
エッチングによりエミッタ層１０４が逆メサ方向，順メ
サ方向となっているものである。
【００１８】図２４(a) に示すように、エミッタ層１０
４が逆メサ構造をとるとき、ベース電極１０７は側壁絶
縁膜１０８の下で切れ、側壁には付着しない。一方、図
２４(b) に示すように、エミッタ層１０４が順メサ構造
をとるときには、側壁絶縁膜１０８の横にベース電極１
０７が付着する。これはエミッタ層が順メサ方向である
と、ベース電極蒸着時にカバレッジが良くなる形状をし
ているからである。
４が逆メサ構造をとるとき、ベース電極１０７は側壁絶
縁膜１０８の下で切れ、側壁には付着しない。一方、図
２４(b) に示すように、エミッタ層１０４が順メサ構造
をとるときには、側壁絶縁膜１０８の横にベース電極１
０７が付着する。これはエミッタ層が順メサ方向である
と、ベース電極蒸着時にカバレッジが良くなる形状をし
ているからである。
【００１９】このように従来の半導体装置では、エミッ
タ電極１０５とベース電極１０７を電気的に完全に分離
することが困難であった。
タ電極１０５とベース電極１０７を電気的に完全に分離
することが困難であった。
【００２０】
【発明が解決しようとする課題】図２０に示される従来
の半導体装置の製造方法では、図２０(e) の工程におい
て、斜めイオンミリングによりエミッタ電極上に被着し
たベース電極材料２０６ａとベース層上に被着したベー
ス電極材料２０６ｂとの分離を行う必要がある。しか
し、この分離を確実に行うのは難しく、エッチング残
り、あるいは過剰なエッチングを引き起こし、それによ
り、素子特性の劣化や、素子特性のバラツキが増大する
という問題があった。
の半導体装置の製造方法では、図２０(e) の工程におい
て、斜めイオンミリングによりエミッタ電極上に被着し
たベース電極材料２０６ａとベース層上に被着したベー
ス電極材料２０６ｂとの分離を行う必要がある。しか
し、この分離を確実に行うのは難しく、エッチング残
り、あるいは過剰なエッチングを引き起こし、それによ
り、素子特性の劣化や、素子特性のバラツキが増大する
という問題があった。
【００２１】また、図２１に示される従来の半導体装置
の製造方法では、図２１(e) の工程において、化合物半
導体層（エミッタ層）２０３のエッチングにドライエッ
チングを用いていたのでコストを低減することが困難で
あるという問題があった。またこの工程が不安定であ
り、このため歩留まりの低下を生じるという問題があっ
た。
の製造方法では、図２１(e) の工程において、化合物半
導体層（エミッタ層）２０３のエッチングにドライエッ
チングを用いていたのでコストを低減することが困難で
あるという問題があった。またこの工程が不安定であ
り、このため歩留まりの低下を生じるという問題があっ
た。
【００２２】また、図２２に示される従来の半導体装置
の製造方法では、ベース電極１０７の膜厚はエミッタ層
１０４の膜厚以上にはできず、ベース・エミッタ間がシ
ョートを起こさない最大の膜厚は2000Å程度であった。
このため、この製造方法では、エミッタ層・ベース電極
間の距離を小さくできても、結果としてベース抵抗が増
加することとなり、高周波特性の向上が図ることができ
なかった。また、エミッタ層１０４，ベース電極１０７
間のベース層１０３の表面が素子表面に露出しているた
め、ベース領域での表面再結合が発生し、増幅率の低下
を招くという問題があった。
の製造方法では、ベース電極１０７の膜厚はエミッタ層
１０４の膜厚以上にはできず、ベース・エミッタ間がシ
ョートを起こさない最大の膜厚は2000Å程度であった。
このため、この製造方法では、エミッタ層・ベース電極
間の距離を小さくできても、結果としてベース抵抗が増
加することとなり、高周波特性の向上が図ることができ
なかった。また、エミッタ層１０４，ベース電極１０７
間のベース層１０３の表面が素子表面に露出しているた
め、ベース領域での表面再結合が発生し、増幅率の低下
を招くという問題があった。
【００２３】また、図２３に示される従来の半導体装置
の製造方法では、ベース電極１０７の層厚を大きくとれ
ても、エミッタ層１０４・ベース電極１０７間の距離は
長くなるので、結果としてベース抵抗が増加することと
なり、高周波特性の向上を図ることができないという問
題点あった。また、この従来の半導体装置では、エミッ
タ電極１０５とベース電極１０７を電気的に完全に分離
することが困難であるという問題があった。
の製造方法では、ベース電極１０７の層厚を大きくとれ
ても、エミッタ層１０４・ベース電極１０７間の距離は
長くなるので、結果としてベース抵抗が増加することと
なり、高周波特性の向上を図ることができないという問
題点あった。また、この従来の半導体装置では、エミッ
タ電極１０５とベース電極１０７を電気的に完全に分離
することが困難であるという問題があった。
【００２４】この発明は上記のような問題点を解消する
ためになされたもので、エミッタ層・ベース電極間の距
離を小さくすると同時に、ベース電極の層厚を厚くする
ことにより、ベース抵抗を小さくし、高周波特性の向上
を図ることのできる半導体装置を得ることを目的として
いる。また、エミッタ電極とベース電極とを電気的に完
全に分離できる半導体装置を得ることを目的としてい
る。
ためになされたもので、エミッタ層・ベース電極間の距
離を小さくすると同時に、ベース電極の層厚を厚くする
ことにより、ベース抵抗を小さくし、高周波特性の向上
を図ることのできる半導体装置を得ることを目的として
いる。また、エミッタ電極とベース電極とを電気的に完
全に分離できる半導体装置を得ることを目的としてい
る。
【００２５】また、この発明は上記のような問題点を解
消するためになされたもので、素子特性の劣化、素子特
性のバラツキを防ぐことができ、コストを低減すること
ができる半導体装置の製造方法を得ることを目的として
いる。
消するためになされたもので、素子特性の劣化、素子特
性のバラツキを防ぐことができ、コストを低減すること
ができる半導体装置の製造方法を得ることを目的として
いる。
【００２６】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板と、該半導体基板上に配置された第１
の活性層と、該第１の活性層上に配置された，所定形状
にパターニングされた第２の活性層と、該第２の活性層
上に配置された，該第２の活性層との当接部近傍におい
てその幅が小さくなっている下段部と、該下段部上に配
置された，該下段部より突出した庇部を有する上段部と
からなる第１の電極と、上記第２の活性層表面，上記第
１の電極の下段部の側面，及び上段部の庇部の下面と側
面を覆うように連続的に配置された絶縁膜と、上記第２
の活性層の両側の第１の活性層表面上に、上記第２の活
性層とセルフアラインに配置された第２の電極とを備え
たものである。
置は、半導体基板と、該半導体基板上に配置された第１
の活性層と、該第１の活性層上に配置された，所定形状
にパターニングされた第２の活性層と、該第２の活性層
上に配置された，該第２の活性層との当接部近傍におい
てその幅が小さくなっている下段部と、該下段部上に配
置された，該下段部より突出した庇部を有する上段部と
からなる第１の電極と、上記第２の活性層表面，上記第
１の電極の下段部の側面，及び上段部の庇部の下面と側
面を覆うように連続的に配置された絶縁膜と、上記第２
の活性層の両側の第１の活性層表面上に、上記第２の活
性層とセルフアラインに配置された第２の電極とを備え
たものである。
【００２７】また、この発明に係る半導体装置は、当該
半導体装置が、上記第１の活性層をベース層、上記第２
の活性層をエミッタ層、上記第１の活性層と上記半導体
基板との間に配置された半導体層をコレクタ層とするヘ
テロバイポーラ型トランジスタであるものである。
半導体装置が、上記第１の活性層をベース層、上記第２
の活性層をエミッタ層、上記第１の活性層と上記半導体
基板との間に配置された半導体層をコレクタ層とするヘ
テロバイポーラ型トランジスタであるものである。
【００２８】また、この発明に係る半導体装置は、上記
第１の電極の下段部と、上記第１の電極の上段部が、相
互に異なるエッチング選択比をもつ金属で形成されてい
るものである。
第１の電極の下段部と、上記第１の電極の上段部が、相
互に異なるエッチング選択比をもつ金属で形成されてい
るものである。
【００２９】また、この発明に係る半導体装置は、上記
第１の電極の下段部がＷＳｉであり、上記第１の電極の
上段部がＷであるものである。
第１の電極の下段部がＷＳｉであり、上記第１の電極の
上段部がＷであるものである。
【００３０】また、この発明に係る半導体装置の製造方
法は、半導体基板上の主表面上に第１の活性層，第２の
活性層，及び第１の電極となる相互に異なるエッチング
選択比を持つ第１，第２の金属層を順次積層形成する工
程と、上記第２金属層上にレジストパターンを形成し、
該レジストパターンをマスクとして、上記第２，第１の
金属層をジャストエッチングする工程と、上記第２の活
性層が、上記金属層が配置されていない領域において、
その厚みが所定量薄くなり、かつ上記金属層が配置され
ている領域において、該第２の活性層の上記第１の金属
層との当接部の幅が上記金属層の幅よりも所定量だけ小
さくなるように、上記ジャストエッチングされた金属層
をマスクとして上記第２の活性層をエッチングする工程
と、上記第１の金属層の幅が上記第２の金属層の幅より
も所定量だけ小さくなり、かつ該第１の金属層の幅が上
記第２の活性層との当接部近傍においてさらに所定量だ
け小さくなるよう、上記第１の金属層を選択的にサイド
エッチングする工程と、上記レジストを除去した後、全
面に絶縁膜を被着する工程と、該絶縁膜をエッチバック
し、上記第２の活性層表面の一部，上記第１の金属層の
側面，及び上記第２の金属層の上記第１の金属層から突
出している庇部の下面と側面に、連続した絶縁膜を残す
工程と、該絶縁膜，及び上記金属層をマスクとして、該
マスク部以外の上記第２の活性層が除去され、かつ該マ
スク下の上記第２の活性層が所定量サイドエッチングさ
れるように、上記第２の活性層をエッチングする工程
と、上記第１の電極の両側に露出した上記第１の活性層
上，上記第２の金属層の上面，及び該第２の金属層の庇
部の側面に形成された絶縁膜上に、上記第１の活性層上
に被着される部分が第２の電極となる金属層を被着する
工程とを含むものである。
法は、半導体基板上の主表面上に第１の活性層，第２の
活性層，及び第１の電極となる相互に異なるエッチング
選択比を持つ第１，第２の金属層を順次積層形成する工
程と、上記第２金属層上にレジストパターンを形成し、
該レジストパターンをマスクとして、上記第２，第１の
金属層をジャストエッチングする工程と、上記第２の活
性層が、上記金属層が配置されていない領域において、
その厚みが所定量薄くなり、かつ上記金属層が配置され
ている領域において、該第２の活性層の上記第１の金属
層との当接部の幅が上記金属層の幅よりも所定量だけ小
さくなるように、上記ジャストエッチングされた金属層
をマスクとして上記第２の活性層をエッチングする工程
と、上記第１の金属層の幅が上記第２の金属層の幅より
も所定量だけ小さくなり、かつ該第１の金属層の幅が上
記第２の活性層との当接部近傍においてさらに所定量だ
け小さくなるよう、上記第１の金属層を選択的にサイド
エッチングする工程と、上記レジストを除去した後、全
面に絶縁膜を被着する工程と、該絶縁膜をエッチバック
し、上記第２の活性層表面の一部，上記第１の金属層の
側面，及び上記第２の金属層の上記第１の金属層から突
出している庇部の下面と側面に、連続した絶縁膜を残す
工程と、該絶縁膜，及び上記金属層をマスクとして、該
マスク部以外の上記第２の活性層が除去され、かつ該マ
スク下の上記第２の活性層が所定量サイドエッチングさ
れるように、上記第２の活性層をエッチングする工程
と、上記第１の電極の両側に露出した上記第１の活性層
上，上記第２の金属層の上面，及び該第２の金属層の庇
部の側面に形成された絶縁膜上に、上記第１の活性層上
に被着される部分が第２の電極となる金属層を被着する
工程とを含むものである。
【００３１】また、この半導体装置の製造方法は、第１
の金属層としてＷ，第２の金属層としてＷＳｉを用い、
第１の金属層に選択的にサイドエッチングを施す工程に
おいて、エッチングは、ＣＦ4 ＋Ｏ2 ，又はＳＦ6 ＋Ｃ
ＨＦ3 ガスを用いた反応性イオンエッチング又は電子サ
イクロトロン共鳴エッチングにより行うものである。
の金属層としてＷ，第２の金属層としてＷＳｉを用い、
第１の金属層に選択的にサイドエッチングを施す工程に
おいて、エッチングは、ＣＦ4 ＋Ｏ2 ，又はＳＦ6 ＋Ｃ
ＨＦ3 ガスを用いた反応性イオンエッチング又は電子サ
イクロトロン共鳴エッチングにより行うものである。
【００３２】また、この発明に係る半導体装置の製造方
法は、半導体基板の主表面上に、第１の活性層，第２の
活性層，第１の電極となる相互に異なるエッチング選択
比を持つ第１，第２の金属層，及び絶縁膜を順次積層形
成する工程と、第１の半導体素子形成領域の上記絶縁膜
上にレジストパターンを形成し、該レジストパターンを
マスクとして、上記絶縁膜，及び上記第１，第２の金属
層をジャストエッチングする工程と、上記レジストを除
去した後、第２の半導体素子を上記第２の活性層上の所
定の位置に形成する工程と、該第２の半導体素子をレジ
ストで覆った後、上記第２の活性層が、上記金属層が配
置されていない領域，及び上記第２の半導体素子を覆う
レジストが配置されていない領域において、その厚みが
所定量薄くなり、かつ上記金属層が配置されている領域
において、該第２の活性層の上記第１の金属層との当接
部の幅が上記金属層の幅よりも所定量だけ小さくなるよ
うに、上記ジャストエッチングされた金属層，及び上記
第２の半導体素子を覆うレジストをマスクとして上記第
２の活性層をエッチングする工程と、上記第１の金属層
の幅が上記第２の金属層の幅よりも所定量だけ小さくな
り、かつ該第１の金属層の幅が上記第２の活性層との当
接部近傍においてさらに所定量だけ小さくなるよう、上
記第１の金属層を選択的にサイドエッチングする工程
と、上記絶縁膜，及び上記第２の半導体素子を覆うレジ
ストを除去した後、全面に絶縁膜を被着する工程と、該
絶縁膜をエッチバックし、上記第２の活性層表面の一
部，上記第１の金属層の側面，及び上記第２の金属層の
上記第１の金属層から突出している庇部の下面と側面
に、連続した絶縁膜を残す工程と、上記第２の半導体素
子をレジストで覆った後、上記連続した絶縁膜，上記金
属層，及び上記第２の半導体素子を覆うレジストをマス
クとして、該マスク部以外の上記第２の活性層が除去さ
れ、かつ該マスク下の上記第２の活性層が所定量サイド
エッチングされるように、上記第２の活性層をエッチン
グする工程と、上記第２の半導体素子上，及び上記第１
の活性層表面の所定の位置にレジストを形成し、第２の
電極材料を全面に被着した後、リフトオフすることによ
り、第２の電極をセルフアラインで形成する工程とを含
むものである。
法は、半導体基板の主表面上に、第１の活性層，第２の
活性層，第１の電極となる相互に異なるエッチング選択
比を持つ第１，第２の金属層，及び絶縁膜を順次積層形
成する工程と、第１の半導体素子形成領域の上記絶縁膜
上にレジストパターンを形成し、該レジストパターンを
マスクとして、上記絶縁膜，及び上記第１，第２の金属
層をジャストエッチングする工程と、上記レジストを除
去した後、第２の半導体素子を上記第２の活性層上の所
定の位置に形成する工程と、該第２の半導体素子をレジ
ストで覆った後、上記第２の活性層が、上記金属層が配
置されていない領域，及び上記第２の半導体素子を覆う
レジストが配置されていない領域において、その厚みが
所定量薄くなり、かつ上記金属層が配置されている領域
において、該第２の活性層の上記第１の金属層との当接
部の幅が上記金属層の幅よりも所定量だけ小さくなるよ
うに、上記ジャストエッチングされた金属層，及び上記
第２の半導体素子を覆うレジストをマスクとして上記第
２の活性層をエッチングする工程と、上記第１の金属層
の幅が上記第２の金属層の幅よりも所定量だけ小さくな
り、かつ該第１の金属層の幅が上記第２の活性層との当
接部近傍においてさらに所定量だけ小さくなるよう、上
記第１の金属層を選択的にサイドエッチングする工程
と、上記絶縁膜，及び上記第２の半導体素子を覆うレジ
ストを除去した後、全面に絶縁膜を被着する工程と、該
絶縁膜をエッチバックし、上記第２の活性層表面の一
部，上記第１の金属層の側面，及び上記第２の金属層の
上記第１の金属層から突出している庇部の下面と側面
に、連続した絶縁膜を残す工程と、上記第２の半導体素
子をレジストで覆った後、上記連続した絶縁膜，上記金
属層，及び上記第２の半導体素子を覆うレジストをマス
クとして、該マスク部以外の上記第２の活性層が除去さ
れ、かつ該マスク下の上記第２の活性層が所定量サイド
エッチングされるように、上記第２の活性層をエッチン
グする工程と、上記第２の半導体素子上，及び上記第１
の活性層表面の所定の位置にレジストを形成し、第２の
電極材料を全面に被着した後、リフトオフすることによ
り、第２の電極をセルフアラインで形成する工程とを含
むものである。
【００３３】
実施の形態１．本発明の実施の形態１による半導体装置
は、図１によれば、半導体基板（化合物半導体基板１）
と、該半導体基板１上に配置された第１の活性層（ベー
ス層３）と、該第１の活性層３上に配置された、所定形
状にパターニングされた第２の活性層（エミッタ層４）
と、該第２の活性層４上に配置された，該第２の活性層
４との当接部近傍においてその幅が小さくなっている下
段部（第１の高融点金属エミッタ電極５ａ）と、該下段
部５ａ上に配置された，該下段部５ａより突出した庇部
を有する上段部（第２の高融点金属エミッタ電極５ｂ）
とからなる第１の電極（高融点金属エミッタ電極５）
と、上記第２の活性層４表面，上記第１の電極５の下段
部５ａの側面，及び上段部５ｂの庇部の下面と側面を覆
うように連続的に配置された絶縁膜（側壁絶縁膜８）
と、上記第２の活性層４の両側の第１の活性層３表面上
に、上記第２の活性層４とセルフアラインに配置された
第２の電極（ベース電極７）とを備えたもので、これに
より、ベース抵抗を低減することができ、かつエミッタ
−ベース間の電気的な分離を確実に行うことができるも
のである。
は、図１によれば、半導体基板（化合物半導体基板１）
と、該半導体基板１上に配置された第１の活性層（ベー
ス層３）と、該第１の活性層３上に配置された、所定形
状にパターニングされた第２の活性層（エミッタ層４）
と、該第２の活性層４上に配置された，該第２の活性層
４との当接部近傍においてその幅が小さくなっている下
段部（第１の高融点金属エミッタ電極５ａ）と、該下段
部５ａ上に配置された，該下段部５ａより突出した庇部
を有する上段部（第２の高融点金属エミッタ電極５ｂ）
とからなる第１の電極（高融点金属エミッタ電極５）
と、上記第２の活性層４表面，上記第１の電極５の下段
部５ａの側面，及び上段部５ｂの庇部の下面と側面を覆
うように連続的に配置された絶縁膜（側壁絶縁膜８）
と、上記第２の活性層４の両側の第１の活性層３表面上
に、上記第２の活性層４とセルフアラインに配置された
第２の電極（ベース電極７）とを備えたもので、これに
より、ベース抵抗を低減することができ、かつエミッタ
−ベース間の電気的な分離を確実に行うことができるも
のである。
【００３４】即ち、図１において、ベース層３，コレク
タ層２等の半導体層を有する化合物半導体基板１上に
は、3000Å程の層厚で形成されたエミッタ層４が配置さ
れている。また該エミッタ層４上には、該エミッタ層４
との接続部の両側において切り込み部を有する第１の高
融点金属エミッタ電極５ａが、5000Å程の層厚で形成さ
れており、さらに該第１の高融点金属エミッタ電極５ａ
上には、第２の高融点金属エミッタ電極５ｂが1000Å程
の層厚で形成されている。上記第１の高融点金属エミッ
タ電極５ａの幅は、上記第２の高融点金属エミッタ電極
５ｂに比して細くなっているので、第２の高融点金属エ
ミッタ電極５ｂは、第１の高融点金属エミッタ電極５ａ
より突出した庇部を備えていることになる。また上記エ
ミッタ層４，上記第１の高融点金属エミッタ電極５ａの
側面，上記第２の高融点金属エミッタ電極５ｂの庇部の
下面及び側面には絶縁膜８が形成されており、上記エミ
ッタ層４両側の上記ベース層３表面上にはエミッタ層４
とセルフアラインに配置されたベース電極７が配置さ
れ、上記第２の高融点金属エミッタ電極５ｂ上，及び該
第２の高融点金属エミッタ電極５ｂの庇部の側面に形成
された側壁絶縁膜８上にはベース電極７形成時に被着さ
れたベース電極材料７ａが配置されている。このベース
電極７の層厚は約7000Åであり、上記エミッタ層４とベ
ース電極７との距離は約 0.3μｍである。ここで、ベー
ス層３はｐ+ −ＧａＡｓ、コレクタ層２はｎ−ＧａＡ
ｓ、エミッタ層４はｎ+ −ＩｎＧａＡｓからなり、第１
の高融点金属エミッタ電極５ａはＷＳｉ、また第２の高
融点金属エミッタ電極５ｂはＷからなる。またベース電
極７は、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕをこの順に積層するこ
とにより形成されたものである。
タ層２等の半導体層を有する化合物半導体基板１上に
は、3000Å程の層厚で形成されたエミッタ層４が配置さ
れている。また該エミッタ層４上には、該エミッタ層４
との接続部の両側において切り込み部を有する第１の高
融点金属エミッタ電極５ａが、5000Å程の層厚で形成さ
れており、さらに該第１の高融点金属エミッタ電極５ａ
上には、第２の高融点金属エミッタ電極５ｂが1000Å程
の層厚で形成されている。上記第１の高融点金属エミッ
タ電極５ａの幅は、上記第２の高融点金属エミッタ電極
５ｂに比して細くなっているので、第２の高融点金属エ
ミッタ電極５ｂは、第１の高融点金属エミッタ電極５ａ
より突出した庇部を備えていることになる。また上記エ
ミッタ層４，上記第１の高融点金属エミッタ電極５ａの
側面，上記第２の高融点金属エミッタ電極５ｂの庇部の
下面及び側面には絶縁膜８が形成されており、上記エミ
ッタ層４両側の上記ベース層３表面上にはエミッタ層４
とセルフアラインに配置されたベース電極７が配置さ
れ、上記第２の高融点金属エミッタ電極５ｂ上，及び該
第２の高融点金属エミッタ電極５ｂの庇部の側面に形成
された側壁絶縁膜８上にはベース電極７形成時に被着さ
れたベース電極材料７ａが配置されている。このベース
電極７の層厚は約7000Åであり、上記エミッタ層４とベ
ース電極７との距離は約 0.3μｍである。ここで、ベー
ス層３はｐ+ −ＧａＡｓ、コレクタ層２はｎ−ＧａＡ
ｓ、エミッタ層４はｎ+ −ＩｎＧａＡｓからなり、第１
の高融点金属エミッタ電極５ａはＷＳｉ、また第２の高
融点金属エミッタ電極５ｂはＷからなる。またベース電
極７は、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕをこの順に積層するこ
とにより形成されたものである。
【００３５】図２２(c) ，図２３(e) に記載されたよう
な従来の半導体装置では、エミッタ層・ベース電極間の
距離を小さくすることと、ベース電極の層厚を大きくす
ることを同時に成すことができず、ベース抵抗を小さく
することができなかった。しかし、本発明に係る半導体
装置では、エミッタ層４・ベース電極７間を約 0.3μｍ
にするとともに、ベース電極７を約7000Åの層厚で形成
したため、ベース抵抗を従来の半導体装置よりも小さく
することができ、高周波特性の向上を図ることができ
る。
な従来の半導体装置では、エミッタ層・ベース電極間の
距離を小さくすることと、ベース電極の層厚を大きくす
ることを同時に成すことができず、ベース抵抗を小さく
することができなかった。しかし、本発明に係る半導体
装置では、エミッタ層４・ベース電極７間を約 0.3μｍ
にするとともに、ベース電極７を約7000Åの層厚で形成
したため、ベース抵抗を従来の半導体装置よりも小さく
することができ、高周波特性の向上を図ることができ
る。
【００３６】また図２は、エミッタ層が逆メサ方向(a)
，順メサ方向(b) に形成されている場合の側壁絶縁膜
８の上に薄く被着しているベース電極７の様子を示すも
のである。図２４に示すように、図２３に示す従来の半
導体装置では、ベース電極１０７が順メサ方向に形成さ
れているときにはベース電極１０７が側壁絶縁膜１０８
の側面に付着するので、エミッタ・ベース間の電気的な
分離を確実に行なうのは困難であった。それに対し本発
明に係る半導体装置においては、第１の高融点金属エミ
ッタ電極５ａがエミッタ層４との接続部において幅が小
さくなった切り込み部を備えているので、エミッタ層４
が順メサ方向に形成されていても、図２(b) に示すよう
に、ベース電極材料は該切り込み部で切断され、ベース
電極材料が側壁絶縁膜８の側面に付着することはない。
従って、エミッタ・ベース間の電気的な分離を確実に行
なうことができる。
，順メサ方向(b) に形成されている場合の側壁絶縁膜
８の上に薄く被着しているベース電極７の様子を示すも
のである。図２４に示すように、図２３に示す従来の半
導体装置では、ベース電極１０７が順メサ方向に形成さ
れているときにはベース電極１０７が側壁絶縁膜１０８
の側面に付着するので、エミッタ・ベース間の電気的な
分離を確実に行なうのは困難であった。それに対し本発
明に係る半導体装置においては、第１の高融点金属エミ
ッタ電極５ａがエミッタ層４との接続部において幅が小
さくなった切り込み部を備えているので、エミッタ層４
が順メサ方向に形成されていても、図２(b) に示すよう
に、ベース電極材料は該切り込み部で切断され、ベース
電極材料が側壁絶縁膜８の側面に付着することはない。
従って、エミッタ・ベース間の電気的な分離を確実に行
なうことができる。
【００３７】このように、本実施の形態１による半導体
装置では、ベース電極７・エミッタ層４間の距離を 0.3
μｍ程度まで短くできるとともに、ベース電極７の層厚
を7000Å程度まで厚くすることができるので、ベース抵
抗を小さくすることができ、これにより高周波特性の向
上を図ることができる。また、エミッタ層４上に該エミ
ッタ層４との当接部の両側に切り込み部を設けることに
よりエミッタ層４との当接部近傍の幅が小さくなった第
１の高融点金属エミッタ電極５ａを配置したので、エミ
ッタ・ベース間の電気的な分離を確実に行うことができ
る。また、ベース層３の表面が素子表面に露出していな
いので、ベース層表面での再結合を抑制することができ
る。
装置では、ベース電極７・エミッタ層４間の距離を 0.3
μｍ程度まで短くできるとともに、ベース電極７の層厚
を7000Å程度まで厚くすることができるので、ベース抵
抗を小さくすることができ、これにより高周波特性の向
上を図ることができる。また、エミッタ層４上に該エミ
ッタ層４との当接部の両側に切り込み部を設けることに
よりエミッタ層４との当接部近傍の幅が小さくなった第
１の高融点金属エミッタ電極５ａを配置したので、エミ
ッタ・ベース間の電気的な分離を確実に行うことができ
る。また、ベース層３の表面が素子表面に露出していな
いので、ベース層表面での再結合を抑制することができ
る。
【００３８】また、この半導体装置を製造する方法にお
いては、斜めイオンミリングを用いる必要がないので、
素子特性の劣化，素子特性のバラツキを抑えることがで
き、さらに、化合物半導体層にドライエッチングを施す
工程を含まないので、プロセスコストを低減することが
できる。
いては、斜めイオンミリングを用いる必要がないので、
素子特性の劣化，素子特性のバラツキを抑えることがで
き、さらに、化合物半導体層にドライエッチングを施す
工程を含まないので、プロセスコストを低減することが
できる。
【００３９】なお、本実施の形態１においては、第１の
高融点金属エミッタ電極５ａはＷＳｉ，第２の高融点金
属エミッタ電極５ｂはＷであったが、この２つの金属は
選択エッチングが行える組み合わせであれば他の高融点
金属であってもよい。例えば第１の高融点金属エミッタ
電極５ａがＷＳｉである場合、第２の高融点金属エミッ
タ電極５ｂはＡｕ，Ｐｔ，又はＰｄであってもよい。
高融点金属エミッタ電極５ａはＷＳｉ，第２の高融点金
属エミッタ電極５ｂはＷであったが、この２つの金属は
選択エッチングが行える組み合わせであれば他の高融点
金属であってもよい。例えば第１の高融点金属エミッタ
電極５ａがＷＳｉである場合、第２の高融点金属エミッ
タ電極５ｂはＡｕ，Ｐｔ，又はＰｄであってもよい。
【００４０】実施の形態２．本発明の実施の形態２によ
る半導体装置の製造方法は、図３によれば、半導体基板
上（化合物半導体基板１）の主表面上に第１の活性層
（ベース層３），第２の活性層（エミッタ層４），及び
第１の電極（高融点金属エミッタ電極５）となる相互に
異なるエッチング選択比を持つ第１，第２の金属層（第
１の高融点エミッタ電極５ａ，第２の高融点エミッタ電
極５ｂ）を順次積層形成する工程と、上記第２金属層５
ｂ上にレジストパターン６を形成し、該レジストパター
ン６をマスクとして、上記第２，第１の金属層５ｂ，５
ａをジャストエッチングする工程と、上記第２の活性層
４が、上記金属層５ａ，５ｂが配置されていない領域に
おいて、その厚みが所定量薄くなり、かつ上記金属層５
ａ，５ｂが配置されている領域において、該第２の活性
層４の上記第１の金属層５ａとの当接部の幅が上記金属
層５ａの幅よりも所定量だけ小さくなるように、上記ジ
ャストエッチングされた金属層５ａ，５ｂをマスクとし
て上記第２の活性層４をエッチングする工程と、上記第
１の金属層５ａの幅が上記第２の金属層５ｂの幅よりも
所定量だけ小さくなり、かつ該第１の金属層５ａの幅が
上記第２の活性層４との当接部近傍においてさらに所定
量だけ小さくなるよう、上記第１の金属層５ａを選択的
にサイドエッチングする工程と、上記レジスト６を除去
した後、全面に絶縁膜を被着する工程と、該絶縁膜をエ
ッチバックし、上記第２の活性層４表面の一部，上記第
１の金属層５ａの側面，及び上記第２の金属層５ｂの上
記第１の金属層５ａから突出している庇部の下面と側面
に、連続した絶縁膜８を残す工程と、該絶縁膜８，及び
上記金属層５をマスクとして、該マスク部以外の上記第
２の活性層４が除去され、かつ該マスク下の上記第２の
活性層４が所定量サイドエッチングされるように、上記
第２の活性層４をエッチングする工程と、上記第１の電
極５の両側に露出した上記第１の活性層３上，上記第２
の金属層５ｂの上面，及び該第２の金属層５ｂの庇部の
側面に形成された絶縁膜８上に、上記第１の活性層３上
に被着される部分が第２の電極７となる金属層７ａを被
着する工程とを含むものであり、これにより、素子特性
の劣化，素子特性のバラツキを生ずることなく優れた特
性の半導体装置を低コストで製造できる半導体装置の製
造方法を提供するものである。
る半導体装置の製造方法は、図３によれば、半導体基板
上（化合物半導体基板１）の主表面上に第１の活性層
（ベース層３），第２の活性層（エミッタ層４），及び
第１の電極（高融点金属エミッタ電極５）となる相互に
異なるエッチング選択比を持つ第１，第２の金属層（第
１の高融点エミッタ電極５ａ，第２の高融点エミッタ電
極５ｂ）を順次積層形成する工程と、上記第２金属層５
ｂ上にレジストパターン６を形成し、該レジストパター
ン６をマスクとして、上記第２，第１の金属層５ｂ，５
ａをジャストエッチングする工程と、上記第２の活性層
４が、上記金属層５ａ，５ｂが配置されていない領域に
おいて、その厚みが所定量薄くなり、かつ上記金属層５
ａ，５ｂが配置されている領域において、該第２の活性
層４の上記第１の金属層５ａとの当接部の幅が上記金属
層５ａの幅よりも所定量だけ小さくなるように、上記ジ
ャストエッチングされた金属層５ａ，５ｂをマスクとし
て上記第２の活性層４をエッチングする工程と、上記第
１の金属層５ａの幅が上記第２の金属層５ｂの幅よりも
所定量だけ小さくなり、かつ該第１の金属層５ａの幅が
上記第２の活性層４との当接部近傍においてさらに所定
量だけ小さくなるよう、上記第１の金属層５ａを選択的
にサイドエッチングする工程と、上記レジスト６を除去
した後、全面に絶縁膜を被着する工程と、該絶縁膜をエ
ッチバックし、上記第２の活性層４表面の一部，上記第
１の金属層５ａの側面，及び上記第２の金属層５ｂの上
記第１の金属層５ａから突出している庇部の下面と側面
に、連続した絶縁膜８を残す工程と、該絶縁膜８，及び
上記金属層５をマスクとして、該マスク部以外の上記第
２の活性層４が除去され、かつ該マスク下の上記第２の
活性層４が所定量サイドエッチングされるように、上記
第２の活性層４をエッチングする工程と、上記第１の電
極５の両側に露出した上記第１の活性層３上，上記第２
の金属層５ｂの上面，及び該第２の金属層５ｂの庇部の
側面に形成された絶縁膜８上に、上記第１の活性層３上
に被着される部分が第２の電極７となる金属層７ａを被
着する工程とを含むものであり、これにより、素子特性
の劣化，素子特性のバラツキを生ずることなく優れた特
性の半導体装置を低コストで製造できる半導体装置の製
造方法を提供するものである。
【００４１】即ち、化合物半導体基板上１にコレクタ層
２（ｎ−ＧａＡｓ），ベース層３（ｐ+ −ＧａＡｓ），
3000Å程の層厚のエミッタ層４（ｎ+ −ＩｎＧａＡｓ）
を有するＨＢＴ用エピ基板上に第１の高融点金属エミッ
タ電極５ａ（ＷＳｉ）を5000Å、第２の高融点金属エミ
ッタ電極５ｂ（Ｗ）を1000Å程度被着し、電極５ａ上に
レジストパターン６を形成し、該レジストパターンをマ
スクとして図３(a) に示すように、第１の高融点金属エ
ミッタ電極５ａと第２の高融点金属エミッタ電極５ｂを
エッチングする。ここで、第１の高融点金属エミッタ電
極５ａと第２の高融点金属エミッタ電極５ｂにそれぞれ
ＷＳｉ，Ｗを用いるのは、後程選択エッチングができる
ようにするためである。次に、図３(b) に示すように高
融点金属エミッタ電極５ａ，５ｂをマスクとしてエミッ
タ層４にエッチングを施す。このときのエミッタ層４に
対するエッチング量は、第１，第２の高融点エミッタ電
極５ａ，５ｂが配置されていないエミッタ層４領域にお
いて該エミッタ層４の厚みが薄くなり、かつ第１，第２
の高融点エミッタ電極５ａ，５ｂが配置されているエミ
ッタ層４領域において該エミッタ層４の第１の高融点エ
ミッタ電極５ａとの当接部の幅が第１の高融点エミッタ
電極５ａの幅よりも小さくなる程度とする。次に、ＣＦ
4 ＋Ｏ2 ，又はＳＦ6 ＋ＣＨＦ3 等のガスを用いた反応
性イオンエッチング（ＲＩＥ，Reactive Ion Etching）
または電子サイクロトロン共鳴（ＥＣＲ，Electron Cyc
lotron Resonance）エッチングにより、図３(c) に示す
ように、高融点金属エミッタ電極５ａに選択的にサイド
エッチングを施す。このエッチングの過程を図４(a) 〜
(c) に示す。
２（ｎ−ＧａＡｓ），ベース層３（ｐ+ −ＧａＡｓ），
3000Å程の層厚のエミッタ層４（ｎ+ −ＩｎＧａＡｓ）
を有するＨＢＴ用エピ基板上に第１の高融点金属エミッ
タ電極５ａ（ＷＳｉ）を5000Å、第２の高融点金属エミ
ッタ電極５ｂ（Ｗ）を1000Å程度被着し、電極５ａ上に
レジストパターン６を形成し、該レジストパターンをマ
スクとして図３(a) に示すように、第１の高融点金属エ
ミッタ電極５ａと第２の高融点金属エミッタ電極５ｂを
エッチングする。ここで、第１の高融点金属エミッタ電
極５ａと第２の高融点金属エミッタ電極５ｂにそれぞれ
ＷＳｉ，Ｗを用いるのは、後程選択エッチングができる
ようにするためである。次に、図３(b) に示すように高
融点金属エミッタ電極５ａ，５ｂをマスクとしてエミッ
タ層４にエッチングを施す。このときのエミッタ層４に
対するエッチング量は、第１，第２の高融点エミッタ電
極５ａ，５ｂが配置されていないエミッタ層４領域にお
いて該エミッタ層４の厚みが薄くなり、かつ第１，第２
の高融点エミッタ電極５ａ，５ｂが配置されているエミ
ッタ層４領域において該エミッタ層４の第１の高融点エ
ミッタ電極５ａとの当接部の幅が第１の高融点エミッタ
電極５ａの幅よりも小さくなる程度とする。次に、ＣＦ
4 ＋Ｏ2 ，又はＳＦ6 ＋ＣＨＦ3 等のガスを用いた反応
性イオンエッチング（ＲＩＥ，Reactive Ion Etching）
または電子サイクロトロン共鳴（ＥＣＲ，Electron Cyc
lotron Resonance）エッチングにより、図３(c) に示す
ように、高融点金属エミッタ電極５ａに選択的にサイド
エッチングを施す。このエッチングの過程を図４(a) 〜
(c) に示す。
【００４２】すなわち、図４(a) に示すように第１の高
融点金属エミッタ電極５ａの幅よりも、エミッタ層４の
第１の高融点金属エミッタ電極５ａとの接続部の幅の方
が小さいので、該第１の高融点金属エミッタ電極５ａに
エッチングを行うと、図４(b) に示すように、第１の高
融点エミッタ電極５ａの側面だけでなく、該第１の高融
点金属エミッタ電極５ａ下面のエミッタ層４との接触し
ていない部分においてもエッチングが始まる。さらにエ
ッチングを行うと、図４(c) に示すように、第１の高融
点金属エミッタ電極５ａは断面略Ｔ字型の形状となる。
融点金属エミッタ電極５ａの幅よりも、エミッタ層４の
第１の高融点金属エミッタ電極５ａとの接続部の幅の方
が小さいので、該第１の高融点金属エミッタ電極５ａに
エッチングを行うと、図４(b) に示すように、第１の高
融点エミッタ電極５ａの側面だけでなく、該第１の高融
点金属エミッタ電極５ａ下面のエミッタ層４との接触し
ていない部分においてもエッチングが始まる。さらにエ
ッチングを行うと、図４(c) に示すように、第１の高融
点金属エミッタ電極５ａは断面略Ｔ字型の形状となる。
【００４３】ここで，エッチングの進行状況を示すため
に、各部のディメンジョンＤ，Ｗ，d1，d2，d3を図５
(a),(b) に示すように定義する。Ｄ，Ｗは図３(b) に示
したエミッタ層４を途中までエッチングした際に入った
メサ形状を表すものであり、本発明ではエミッタ層４を
ウエットエッチングにより等方的にエッチングしている
ので、ほぼＤ≒Ｗである。d1は第１の高融点金属エミッ
タ電極５ａの上部において行われるサイドエッチング量
を示すものであり、d2，d3は第１の高融点金属エミッタ
電極５ａの下部において行われるサイドエッチング量を
示すものである。また図６は、上記図３(c) の工程、即
ち図４(a) 〜(c) の工程において、エミッタ層４のサイ
ドエッチング寸法Ｗをそれぞれ 500，1000，1500Åとし
たときの第１の高融点金属エミッタ電極５ａのエッチン
グ量，即ちd1，d2，d3と時間との関係を示すものであ
る。図６に示されるように、本発明で形成する程度のサ
イドエッチングでは、d1はエッチング時間にほぼ比例し
て大きくなる。また、d3も本発明で形成する程度のサイ
ドエッチングではエッチング時間にほぼ比例して大きく
なるが、第１の高融点金属エミッタ電極５ａの下方から
エッチングするレートなので、そのエッチング量はd1と
比べると小さい。これに対しd2は、図５(a) に示したＷ
から始まり、時間がたつにつれ徐々に減少した後に飽和
する。これはエッチングの初期においては、第１の高融
点金属エミッタ電極５ａの第２の高融点金属エミッタ電
極５ｂとの接続面におけるエッチングレートの方が、第
１の高融点金属エミッタ電極５ａのエミッタ層４との接
続面におけるエッチングレートよりも大きいのが、エッ
チングが進むにつれて徐々にd3が大きくなり、その結
果、エッチングレートが同程度になるからである。また
図６は、エッチング量d1，d3はＷに依存しないことを示
し、一方d2は、Ｗに依存することを示しているので、第
１の高融点金属エミッタ電極５ａの第２の高融点金属エ
ミッタ電極５ｂとの接続面に大きいサイドエッチを入れ
たい場合は、長時間のエッチングを行えばよい。また、
第１の高融点金属エミッタ電極５ａのエミッタ層４との
接続面に大きいサイドエッチを入れたい場合は、エミッ
タ層４を途中までエッチングした際のサイドエッチ量，
即ちＷを大きくすればよい。本実施の形態２ではサイド
エッチ量Ｗを1500Å以上に大きく取るようにしているの
で、第１の高融点金属エミッタ電極５ａのエミッタ層４
との接続面に大きいサイドエッチ（切り込み部）を入れ
ることが可能である。このように、図３(c) の工程にお
いては、エッチング時間，及びエミッタ層４のサイドエ
ッチ量を調整することにより、第１の高融点金属エミッ
タ電極５ａを所望の形状にすることができる。
に、各部のディメンジョンＤ，Ｗ，d1，d2，d3を図５
(a),(b) に示すように定義する。Ｄ，Ｗは図３(b) に示
したエミッタ層４を途中までエッチングした際に入った
メサ形状を表すものであり、本発明ではエミッタ層４を
ウエットエッチングにより等方的にエッチングしている
ので、ほぼＤ≒Ｗである。d1は第１の高融点金属エミッ
タ電極５ａの上部において行われるサイドエッチング量
を示すものであり、d2，d3は第１の高融点金属エミッタ
電極５ａの下部において行われるサイドエッチング量を
示すものである。また図６は、上記図３(c) の工程、即
ち図４(a) 〜(c) の工程において、エミッタ層４のサイ
ドエッチング寸法Ｗをそれぞれ 500，1000，1500Åとし
たときの第１の高融点金属エミッタ電極５ａのエッチン
グ量，即ちd1，d2，d3と時間との関係を示すものであ
る。図６に示されるように、本発明で形成する程度のサ
イドエッチングでは、d1はエッチング時間にほぼ比例し
て大きくなる。また、d3も本発明で形成する程度のサイ
ドエッチングではエッチング時間にほぼ比例して大きく
なるが、第１の高融点金属エミッタ電極５ａの下方から
エッチングするレートなので、そのエッチング量はd1と
比べると小さい。これに対しd2は、図５(a) に示したＷ
から始まり、時間がたつにつれ徐々に減少した後に飽和
する。これはエッチングの初期においては、第１の高融
点金属エミッタ電極５ａの第２の高融点金属エミッタ電
極５ｂとの接続面におけるエッチングレートの方が、第
１の高融点金属エミッタ電極５ａのエミッタ層４との接
続面におけるエッチングレートよりも大きいのが、エッ
チングが進むにつれて徐々にd3が大きくなり、その結
果、エッチングレートが同程度になるからである。また
図６は、エッチング量d1，d3はＷに依存しないことを示
し、一方d2は、Ｗに依存することを示しているので、第
１の高融点金属エミッタ電極５ａの第２の高融点金属エ
ミッタ電極５ｂとの接続面に大きいサイドエッチを入れ
たい場合は、長時間のエッチングを行えばよい。また、
第１の高融点金属エミッタ電極５ａのエミッタ層４との
接続面に大きいサイドエッチを入れたい場合は、エミッ
タ層４を途中までエッチングした際のサイドエッチ量，
即ちＷを大きくすればよい。本実施の形態２ではサイド
エッチ量Ｗを1500Å以上に大きく取るようにしているの
で、第１の高融点金属エミッタ電極５ａのエミッタ層４
との接続面に大きいサイドエッチ（切り込み部）を入れ
ることが可能である。このように、図３(c) の工程にお
いては、エッチング時間，及びエミッタ層４のサイドエ
ッチ量を調整することにより、第１の高融点金属エミッ
タ電極５ａを所望の形状にすることができる。
【００４４】次にレジストパターン６を除去した後、全
面に絶縁膜を被着し、エッチバックを行う。このとき、
庇状の第２の高融点金属エミッタ電極５ｂがマスクをし
て働くので、図３(d) に示されるように、エミッタ層４
の一部，第１の高融点エミッタ電極５ａの側面，及び第
２の高融点エミッタ電極５ｂの第１の高融点エミッタ電
極５ａから突出している庇部の下面と側面に側壁絶縁膜
８が残る。この後、露出したベース層３上，第２の高融
点金属エミッタ電極５ｂ上，及び第２の高融点金属エミ
ッタ電極５ｂの庇部の側面に形成された側壁絶縁膜８上
にベース電極金属７ａを蒸着する。ここで、ベース電極
金属７ａは、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕをこの順に積層す
ることにより形成されたものである。また、該ベース電
極金属７ａの厚みは、第１の高融点エミッタ電極５ａに
はサイドエッチが入っているので、7000Å程度まで厚く
することができる。最後に必要でないベース電極金属７
ａをリフトオフすれば、セルフアラインでベース電極７
を形成することができ、これにより図３(e) に示す半導
体装置が完成する。ここで、ベース電極７とエミッタ層
４の間の距離は、エミッタ層４へのサイドエッチ量，即
ちエミッタ層４の層厚と同程度の 0.3μｍとなる。
面に絶縁膜を被着し、エッチバックを行う。このとき、
庇状の第２の高融点金属エミッタ電極５ｂがマスクをし
て働くので、図３(d) に示されるように、エミッタ層４
の一部，第１の高融点エミッタ電極５ａの側面，及び第
２の高融点エミッタ電極５ｂの第１の高融点エミッタ電
極５ａから突出している庇部の下面と側面に側壁絶縁膜
８が残る。この後、露出したベース層３上，第２の高融
点金属エミッタ電極５ｂ上，及び第２の高融点金属エミ
ッタ電極５ｂの庇部の側面に形成された側壁絶縁膜８上
にベース電極金属７ａを蒸着する。ここで、ベース電極
金属７ａは、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕをこの順に積層す
ることにより形成されたものである。また、該ベース電
極金属７ａの厚みは、第１の高融点エミッタ電極５ａに
はサイドエッチが入っているので、7000Å程度まで厚く
することができる。最後に必要でないベース電極金属７
ａをリフトオフすれば、セルフアラインでベース電極７
を形成することができ、これにより図３(e) に示す半導
体装置が完成する。ここで、ベース電極７とエミッタ層
４の間の距離は、エミッタ層４へのサイドエッチ量，即
ちエミッタ層４の層厚と同程度の 0.3μｍとなる。
【００４５】このように、本実施の形態２による半導体
装置の製造方法では、斜めイオンミリングを行う必要が
ないので、素子特性の劣化，素子特性のバラツキを抑え
ることができる。また、化合物半導体層にドライエッチ
ングを施すといったような工程を含まないので、プロセ
スコストを低減することができる。
装置の製造方法では、斜めイオンミリングを行う必要が
ないので、素子特性の劣化，素子特性のバラツキを抑え
ることができる。また、化合物半導体層にドライエッチ
ングを施すといったような工程を含まないので、プロセ
スコストを低減することができる。
【００４６】また、本実施の形態２による製造方法によ
れば、ＨＢＴのベース電極７・エミッタ層４間の距離を
0.3μｍ程度まで小さくでき、同時にベース電極７の厚
みを7000Å程度まで厚くすることができるので、ベース
抵抗が小さくなり、高周波特性の向上を図ることができ
る。また、エミッタ層４上に配置される第１の高融点金
属エミッタ電極５ａのエミッタ層４との当接部近傍の幅
が小さくなるようにエッチングするようにしたので、エ
ミッタ・ベース間の電気的な分離を確実に行うことがで
きる。また、完成した半導体装置において、ベース層３
の表面が素子表面に露出していないので、ベース層表面
での再結合を抑制することができる。
れば、ＨＢＴのベース電極７・エミッタ層４間の距離を
0.3μｍ程度まで小さくでき、同時にベース電極７の厚
みを7000Å程度まで厚くすることができるので、ベース
抵抗が小さくなり、高周波特性の向上を図ることができ
る。また、エミッタ層４上に配置される第１の高融点金
属エミッタ電極５ａのエミッタ層４との当接部近傍の幅
が小さくなるようにエッチングするようにしたので、エ
ミッタ・ベース間の電気的な分離を確実に行うことがで
きる。また、完成した半導体装置において、ベース層３
の表面が素子表面に露出していないので、ベース層表面
での再結合を抑制することができる。
【００４７】なお、本実施の形態２においては、第１の
高融点金属エミッタ電極５ａはＷＳｉ，第２の高融点金
属エミッタ電極５ｂはＷであったが、この２つの金属は
選択エッチングが行える組み合わせであれば他の高融点
金属であってもよい。例えば第１の高融点金属エミッタ
電極５ａがＷＳｉである場合、第２の高融点金属エミッ
タ電極５ｂはＡｕ，Ｐｔ，又はＰｄであってもよい。
高融点金属エミッタ電極５ａはＷＳｉ，第２の高融点金
属エミッタ電極５ｂはＷであったが、この２つの金属は
選択エッチングが行える組み合わせであれば他の高融点
金属であってもよい。例えば第１の高融点金属エミッタ
電極５ａがＷＳｉである場合、第２の高融点金属エミッ
タ電極５ｂはＡｕ，Ｐｔ，又はＰｄであってもよい。
【００４８】実施の形態３．本発明の実施の形態３によ
る半導体装置の製造方法は、図７から図１８によれば、
２つ以上の半導体素子を同一基板上に形成する半導体装
置の製造方法において、半導体基板（化合物半導体基板
１）の主表面上に、第１の活性層（ベース層３），第２
の活性層（エミッタ層４），第１の電極（高融点金属エ
ミッタ電極５）となる相互に異なるエッチング選択比を
持つ第１，第２の金属層（第１の高融点金属エミッタ電
極５ａ，第２の高融点金属エミッタ電極５ｂ），及び絶
縁膜９を順次積層形成する工程と、第１の半導体素子形
成領域の上記絶縁膜９上にレジストパターン６を形成
し、該レジストパターン６をマスクとして、上記絶縁膜
９，及び上記第２，第１の金属層５ｂ，５ａをジャスト
エッチングする工程と、上記レジスト６を除去した後、
第２の半導体素子（抵抗素子１０）を上記第２の活性層
４上の所定の位置に形成する工程と、該第２の半導体素
子１０をレジスト１１で覆った後、上記第２の活性層４
が、上記金属層５ａ，５ｂが配置されていない領域，及
び上記第２の半導体素子を覆うレジスト１１が配置され
ていない領域において、その厚みが所定量薄くなり、か
つ上記金属層５ａ，５ｂが配置されている領域におい
て、該第２の活性層４の上記第１の金属層５ａとの当接
部の幅が上記金属層５ａの幅よりも所定量だけ小さくな
るように、上記ジャストエッチングされた金属層５ａ，
５ｂ，及び上記第２の半導体素子を覆うレジスト１１を
マスクとして上記第２の活性層４をエッチングする工程
と、上記第１の金属層５ａの幅が上記第２の金属層５ｂ
の幅よりも所定量だけ小さくなり、かつ該第１の金属層
５ａの幅が上記第２の活性層４との当接部近傍において
さらに所定量だけ小さくなるよう、上記第１の金属層５
ａを選択的にサイドエッチングする工程と、上記絶縁膜
９，及び上記第２の半導体素子を覆うレジスト１１を除
去した後、全面に絶縁膜を被着する工程と、該絶縁膜に
エッチバックし、上記第２の活性層４表面の一部，上記
第１の金属層５ａの側面，及び上記第２の金属層５ｂの
上記第１の金属層５ａから突出している庇部の下面と側
面に、連続した絶縁膜８を残す工程と、上記第２の半導
体素子１０をレジスト１２で覆った後、上記連続した絶
縁膜８，上記金属層５ａ，５ｂ，及び上記第２の半導体
素子を覆うレジスト１２をマスクとして、該マスク部以
外の上記第２の活性層４が除去され、かつ該マスク下の
上記第２の活性層４が所定量サイドエッチングされるよ
うに、上記第２の活性層４をエッチングする工程と、上
記第２の半導体素子１０上，及び上記第１の活性層３表
面の所定の位置にレジストを形成し、第２の電極金属７
ａを全面に被着した後、リフトオフすることにより、該
第２の電極７をセルフアラインで形成する工程とを含む
ものであり、これにより、ベース抵抗が低減され、かつ
ベース・エミッタ間の電気的な分離が確実になされた半
導体素子を含む複数の素子を備えた半導体装置を容易に
歩留りよく得ることができるものである。
る半導体装置の製造方法は、図７から図１８によれば、
２つ以上の半導体素子を同一基板上に形成する半導体装
置の製造方法において、半導体基板（化合物半導体基板
１）の主表面上に、第１の活性層（ベース層３），第２
の活性層（エミッタ層４），第１の電極（高融点金属エ
ミッタ電極５）となる相互に異なるエッチング選択比を
持つ第１，第２の金属層（第１の高融点金属エミッタ電
極５ａ，第２の高融点金属エミッタ電極５ｂ），及び絶
縁膜９を順次積層形成する工程と、第１の半導体素子形
成領域の上記絶縁膜９上にレジストパターン６を形成
し、該レジストパターン６をマスクとして、上記絶縁膜
９，及び上記第２，第１の金属層５ｂ，５ａをジャスト
エッチングする工程と、上記レジスト６を除去した後、
第２の半導体素子（抵抗素子１０）を上記第２の活性層
４上の所定の位置に形成する工程と、該第２の半導体素
子１０をレジスト１１で覆った後、上記第２の活性層４
が、上記金属層５ａ，５ｂが配置されていない領域，及
び上記第２の半導体素子を覆うレジスト１１が配置され
ていない領域において、その厚みが所定量薄くなり、か
つ上記金属層５ａ，５ｂが配置されている領域におい
て、該第２の活性層４の上記第１の金属層５ａとの当接
部の幅が上記金属層５ａの幅よりも所定量だけ小さくな
るように、上記ジャストエッチングされた金属層５ａ，
５ｂ，及び上記第２の半導体素子を覆うレジスト１１を
マスクとして上記第２の活性層４をエッチングする工程
と、上記第１の金属層５ａの幅が上記第２の金属層５ｂ
の幅よりも所定量だけ小さくなり、かつ該第１の金属層
５ａの幅が上記第２の活性層４との当接部近傍において
さらに所定量だけ小さくなるよう、上記第１の金属層５
ａを選択的にサイドエッチングする工程と、上記絶縁膜
９，及び上記第２の半導体素子を覆うレジスト１１を除
去した後、全面に絶縁膜を被着する工程と、該絶縁膜に
エッチバックし、上記第２の活性層４表面の一部，上記
第１の金属層５ａの側面，及び上記第２の金属層５ｂの
上記第１の金属層５ａから突出している庇部の下面と側
面に、連続した絶縁膜８を残す工程と、上記第２の半導
体素子１０をレジスト１２で覆った後、上記連続した絶
縁膜８，上記金属層５ａ，５ｂ，及び上記第２の半導体
素子を覆うレジスト１２をマスクとして、該マスク部以
外の上記第２の活性層４が除去され、かつ該マスク下の
上記第２の活性層４が所定量サイドエッチングされるよ
うに、上記第２の活性層４をエッチングする工程と、上
記第２の半導体素子１０上，及び上記第１の活性層３表
面の所定の位置にレジストを形成し、第２の電極金属７
ａを全面に被着した後、リフトオフすることにより、該
第２の電極７をセルフアラインで形成する工程とを含む
ものであり、これにより、ベース抵抗が低減され、かつ
ベース・エミッタ間の電気的な分離が確実になされた半
導体素子を含む複数の素子を備えた半導体装置を容易に
歩留りよく得ることができるものである。
【００４９】即ち、図７〜図１８は、この本発明の実施
の形態１に記載したＨＢＴに加えて、他の半導体素子
（抵抗素子、キャパシタなど）を同一基板上に形成する
ＭＭＩＣ(Monolithic Microwave IC) の製造方法を示し
たものである。まず、化合物半導体基板上１にコレクタ
層２，ベース層３，3000Å程の層厚のエミッタ層４を有
するＨＢＴ用エピ基板上に第１の高融点金属エミッタ電
極５ａとなる金属層を5000Å程度，第２の高融点金属エ
ミッタ電極５ｂとなる金属層を1000Å程度被着し、さら
に絶縁膜９を3000Å程度被着した後、該絶縁膜９上にレ
ジストパターン６を形成し、該レジストパターン６をマ
スクとして、図７に示すように、絶縁膜９，第２の高融
点金属エミッタ電極となる金属層５ｂ，及び第１の高融
点金属エミッタ電極５ａとなる金属層をジャストエッチ
ングする。ここで、ベース層３はｐ+ −ＧａＡｓ、コレ
クタ層２はｎ−ＧａＡｓ、エミッタ層４はｎ+ −ＩｎＧ
ａＡｓからなり、第１の高融点金属エミッタ電極５ａは
ＷＳｉ、また第２の高融点金属エミッタ電極５ｂはＷか
らなる。また絶縁膜９は、ＳｉＯ2 膜である。これは、
該ＳｉＯ2 膜が上記第２の高融点金属エミッタ電極５ｂ
との間に十分なエッチング選択比があるので、該絶縁膜
９を除去する際に、第２の高融点金属エミッタ電極５ｂ
がエッチングにより浸食されることが無いからである。
上記ＳｉＯ2 膜は、次に図８に示すように、レジストパ
ターン６を除去した後、例えば抵抗素子１０等の半導体
素子をエミッタ層４上に作製する。次に図９に示すよう
に、レジスト１１で抵抗素子１０を保護するようにパタ
ーニングする。次に、図１０に示すようにエミッタ層４
にエッチングを施す。エッチング方法は本発明の実施の
形態２における図３(b) の工程と同様の方法であり、こ
れにより、上記第１，第２の高融点エミッタ電極５ａ，
５ｂが配置されていないエミッタ層４領域において、該
エミッタ層４の厚みが薄くなり、かつ第１，第２の高融
点エミッタ電極５ａ，５ｂが配置されているエミッタ層
４領域において、エミッタ層４の第１の高融点エミッタ
電極５ａとの当接部の幅が、第１の高融点エミッタ電極
５ａよりも小さくなるようにする。次に，図１１に示す
ように、第１の高融点金属エミッタ電極５ａに選択的に
サイドエッチを入れる。エッチング方法は、本発明の実
施の形態２における図４に示した方法と同様であり、こ
れにより、第１の高融点金属エミッタ電極５ａの幅が第
２の高融点金属エミッタ電極５ｂの幅よりも小さくな
り、かつ該第１の高融点金属エミッタ電極５ａの上記エ
ミッタ層４との当接部近傍において、さらにその幅が小
さくなるようにする。次に図１２に示すようにレジスト
１１と絶縁膜９を除去する。次に絶縁膜９を全面に被着
した後、図１３に示すように、エッチバックを行い側壁
絶縁膜８を残す。このとき抵抗素子１０等の上面はエッ
チバックに対して十分なエッチング選択性を有する金属
薄膜（Ｗ，Ａｕ等）で形成されていることが必要であ
る。さらに図１４に示すように、レジスト１２で抵抗素
子１０を保護する。次に図１５に示すように、側壁絶縁
膜８とレジスト１２をマスクにエミッタ層４をエッチン
グし、ベース層３表面を出す。次に図１６に示すよう
に、ベース電極７を残す部分が抜けているパターンをレ
ジスト１３で形成する。次に図１７に示すように、全面
にベース電極金属７ａを被着する。ベース電極金属７ａ
は、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕをこの順に積層することに
より形成されたものである。最後に図１８に示すように
必要でないベース電極金属７ａをリフトオフすることに
より、セルフアラインでベース電極７がエミッタ層４に
対して形成される。
の形態１に記載したＨＢＴに加えて、他の半導体素子
（抵抗素子、キャパシタなど）を同一基板上に形成する
ＭＭＩＣ(Monolithic Microwave IC) の製造方法を示し
たものである。まず、化合物半導体基板上１にコレクタ
層２，ベース層３，3000Å程の層厚のエミッタ層４を有
するＨＢＴ用エピ基板上に第１の高融点金属エミッタ電
極５ａとなる金属層を5000Å程度，第２の高融点金属エ
ミッタ電極５ｂとなる金属層を1000Å程度被着し、さら
に絶縁膜９を3000Å程度被着した後、該絶縁膜９上にレ
ジストパターン６を形成し、該レジストパターン６をマ
スクとして、図７に示すように、絶縁膜９，第２の高融
点金属エミッタ電極となる金属層５ｂ，及び第１の高融
点金属エミッタ電極５ａとなる金属層をジャストエッチ
ングする。ここで、ベース層３はｐ+ −ＧａＡｓ、コレ
クタ層２はｎ−ＧａＡｓ、エミッタ層４はｎ+ −ＩｎＧ
ａＡｓからなり、第１の高融点金属エミッタ電極５ａは
ＷＳｉ、また第２の高融点金属エミッタ電極５ｂはＷか
らなる。また絶縁膜９は、ＳｉＯ2 膜である。これは、
該ＳｉＯ2 膜が上記第２の高融点金属エミッタ電極５ｂ
との間に十分なエッチング選択比があるので、該絶縁膜
９を除去する際に、第２の高融点金属エミッタ電極５ｂ
がエッチングにより浸食されることが無いからである。
上記ＳｉＯ2 膜は、次に図８に示すように、レジストパ
ターン６を除去した後、例えば抵抗素子１０等の半導体
素子をエミッタ層４上に作製する。次に図９に示すよう
に、レジスト１１で抵抗素子１０を保護するようにパタ
ーニングする。次に、図１０に示すようにエミッタ層４
にエッチングを施す。エッチング方法は本発明の実施の
形態２における図３(b) の工程と同様の方法であり、こ
れにより、上記第１，第２の高融点エミッタ電極５ａ，
５ｂが配置されていないエミッタ層４領域において、該
エミッタ層４の厚みが薄くなり、かつ第１，第２の高融
点エミッタ電極５ａ，５ｂが配置されているエミッタ層
４領域において、エミッタ層４の第１の高融点エミッタ
電極５ａとの当接部の幅が、第１の高融点エミッタ電極
５ａよりも小さくなるようにする。次に，図１１に示す
ように、第１の高融点金属エミッタ電極５ａに選択的に
サイドエッチを入れる。エッチング方法は、本発明の実
施の形態２における図４に示した方法と同様であり、こ
れにより、第１の高融点金属エミッタ電極５ａの幅が第
２の高融点金属エミッタ電極５ｂの幅よりも小さくな
り、かつ該第１の高融点金属エミッタ電極５ａの上記エ
ミッタ層４との当接部近傍において、さらにその幅が小
さくなるようにする。次に図１２に示すようにレジスト
１１と絶縁膜９を除去する。次に絶縁膜９を全面に被着
した後、図１３に示すように、エッチバックを行い側壁
絶縁膜８を残す。このとき抵抗素子１０等の上面はエッ
チバックに対して十分なエッチング選択性を有する金属
薄膜（Ｗ，Ａｕ等）で形成されていることが必要であ
る。さらに図１４に示すように、レジスト１２で抵抗素
子１０を保護する。次に図１５に示すように、側壁絶縁
膜８とレジスト１２をマスクにエミッタ層４をエッチン
グし、ベース層３表面を出す。次に図１６に示すよう
に、ベース電極７を残す部分が抜けているパターンをレ
ジスト１３で形成する。次に図１７に示すように、全面
にベース電極金属７ａを被着する。ベース電極金属７ａ
は、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕをこの順に積層することに
より形成されたものである。最後に図１８に示すように
必要でないベース電極金属７ａをリフトオフすることに
より、セルフアラインでベース電極７がエミッタ層４に
対して形成される。
【００５０】このように、本実施の形態３による半導体
装置の製造方法においては、実施の形態１に示した本発
明に係る半導体素子を抵抗素子等の他の半導体素子と同
一基板上に形成する際に、レジスト１１，１２，１３で
該他の半導体素子を保護しながら形成するようにしたの
で、他の半導体素子を傷めることなく、本発明に係る半
導体素子を含む複数の半導体素子を備えた半導体装置を
容易に製造することができる。
装置の製造方法においては、実施の形態１に示した本発
明に係る半導体素子を抵抗素子等の他の半導体素子と同
一基板上に形成する際に、レジスト１１，１２，１３で
該他の半導体素子を保護しながら形成するようにしたの
で、他の半導体素子を傷めることなく、本発明に係る半
導体素子を含む複数の半導体素子を備えた半導体装置を
容易に製造することができる。
【００５１】また、本実施の形態３による半導体装置の
製造方法においては、斜めイオンミリングを行う必要が
ないので、素子特性の劣化，素子特性のバラツキを抑え
ることができ、さらに、化合物半導体層をドライエッチ
ングする工程を含まないので、プロセスコストを低減す
ることができる。
製造方法においては、斜めイオンミリングを行う必要が
ないので、素子特性の劣化，素子特性のバラツキを抑え
ることができ、さらに、化合物半導体層をドライエッチ
ングする工程を含まないので、プロセスコストを低減す
ることができる。
【００５２】また、本実施の形態３による製造方法によ
れば、ＨＢＴのベース電極７・エミッタ層４間の距離を
0.3μｍ程度まで短くでき、同時にベース電極７の層厚
を7000Å程度まで厚くすることができるので、ベース抵
抗が小さくなり、高周波特性の向上を図ることができ
る。また、エミッタ層４上に配置される第１の高融点金
属エミッタ電極５ａのエミッタ層４との当接部近傍の幅
が小さくなるようにエッチングするようにしたので、エ
ミッタ・ベース間の電気的な分離を確実に行うことがで
きる。また、完成した半導体装置において、ベース層３
の表面が素子表面に露出していないので、ベース層表面
での再結合を抑制することができる。
れば、ＨＢＴのベース電極７・エミッタ層４間の距離を
0.3μｍ程度まで短くでき、同時にベース電極７の層厚
を7000Å程度まで厚くすることができるので、ベース抵
抗が小さくなり、高周波特性の向上を図ることができ
る。また、エミッタ層４上に配置される第１の高融点金
属エミッタ電極５ａのエミッタ層４との当接部近傍の幅
が小さくなるようにエッチングするようにしたので、エ
ミッタ・ベース間の電気的な分離を確実に行うことがで
きる。また、完成した半導体装置において、ベース層３
の表面が素子表面に露出していないので、ベース層表面
での再結合を抑制することができる。
【００５３】なお、本実施の形態３においては、第１の
高融点金属エミッタ電極５ａはＷＳｉ，第２の高融点金
属エミッタ電極５ｂはＷであったが、この２つの金属は
選択エッチングが行える組み合わせであれば他の高融点
金属であってもよい。例えば第１の高融点金属エミッタ
電極５ａがＷＳｉである場合、第２の高融点金属エミッ
タ電極５ｂはＡｕ，Ｐｔ，又はＰｄであってもよい。
高融点金属エミッタ電極５ａはＷＳｉ，第２の高融点金
属エミッタ電極５ｂはＷであったが、この２つの金属は
選択エッチングが行える組み合わせであれば他の高融点
金属であってもよい。例えば第１の高融点金属エミッタ
電極５ａがＷＳｉである場合、第２の高融点金属エミッ
タ電極５ｂはＡｕ，Ｐｔ，又はＰｄであってもよい。
【図１】 この発明の実施の形態１による半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図２】 この発明の実施の形態１による半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図３】 この発明の実施の形態２による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図４】 この発明の実施の形態２による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図５】 この発明の実施の形態２による半導体装置の
エミッタ電極及び同電極直下のサイドエッチ量を説明す
るための断面図である。
エミッタ電極及び同電極直下のサイドエッチ量を説明す
るための断面図である。
【図６】 この発明の実施の形態２による半導体装置の
エミッタ電極の加工の様子を示すエッチングのデータで
ある。
エミッタ電極の加工の様子を示すエッチングのデータで
ある。
【図７】 この発明の実施の形態３による半導体装置の
製造方法の一部を示す断面図である。
製造方法の一部を示す断面図である。
【図８】 この発明の実施の形態３による半導体装置の
製造方法の一部を示す断面図である。
製造方法の一部を示す断面図である。
【図９】 この発明の実施の形態３による半導体装置の
製造方法の一部を示す断面図である。
製造方法の一部を示す断面図である。
【図１０】 この発明の実施の形態３による半導体装置
の製造方法の一部を示す断面図である。
の製造方法の一部を示す断面図である。
【図１１】 この発明の実施の形態３による半導体装置
の製造方法の一部を示す断面図である。
の製造方法の一部を示す断面図である。
【図１２】 この発明の実施の形態３による半導体装置
の製造方法の一部を示す断面図である。
の製造方法の一部を示す断面図である。
【図１３】 この発明の実施の形態３による半導体装置
の製造方法の一部を示す断面図である。
の製造方法の一部を示す断面図である。
【図１４】 この発明の実施の形態３による半導体装置
の製造方法の一部を示す断面図である。
の製造方法の一部を示す断面図である。
【図１５】 この発明の実施の形態３による半導体装置
の製造方法の一部を示す断面図である。
の製造方法の一部を示す断面図である。
【図１６】 この発明の実施の形態３による半導体装置
の製造方法の一部を示す断面図である。
の製造方法の一部を示す断面図である。
【図１７】 この発明の実施の形態３による半導体装置
の製造方法の一部を示す断面図である。
の製造方法の一部を示す断面図である。
【図１８】 この発明の実施の形態３による半導体装置
の製造方法の一部を示す断面図である。
の製造方法の一部を示す断面図である。
【図１９】 従来の半導体装置の構造を示す断面図であ
る。
る。
【図２０】 図１９に示す従来の半導体装置の製造方法
を示す断面工程図である。
を示す断面工程図である。
【図２１】 従来の他の半導体装置の製造方法を示す断
面工程図である。
面工程図である。
【図２２】 従来のさらに他の半導体装置の製造方法を
示す断面工程図である。
示す断面工程図である。
【図２３】 従来の他の半導体装置及びその製造方法を
説明するための図である。
説明するための図である。
【図２４】 図２３に示す半導体装置における問題点を
説明するための図である。
説明するための図である。
１ 化合物半導体基板、２ コレクタ層、３ ベース
層、４ エミッタ層、５ａ 第１の高融点金属エミッタ
電極、５ｂ 第２の高融点金属エミッタ電極、６ レジ
スト、７ ベース電極、７ａ ベース電極金属、８ 側
壁絶縁膜、９ 絶縁膜、１０ 抵抗素子、１１，１２，
１３ レジスト。
層、４ エミッタ層、５ａ 第１の高融点金属エミッタ
電極、５ｂ 第２の高融点金属エミッタ電極、６ レジ
スト、７ ベース電極、７ａ ベース電極金属、８ 側
壁絶縁膜、９ 絶縁膜、１０ 抵抗素子、１１，１２，
１３ レジスト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/41 Ｈ０１Ｌ 29/46 Ｈ 29/43 Ｓ (72)発明者 紫村 輝之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 服部 亮 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (7)
- 【請求項１】 半導体基板と、 該半導体基板上に配置された第１の活性層と、 該第１の活性層上に配置された，所定形状にパターニン
グされた第２の活性層と、 該第２の活性層上に配置された，該第２の活性層との当
接部近傍においてその幅が小さくなっている下段部と、
該下段部上に配置された，該下段部より突出した庇部を
有する上段部とからなる第１の電極と、 上記第２の活性層表面，上記第１の電極の下段部の側
面，及び上段部の庇部の下面と側面を覆うように連続的
に配置された絶縁膜と、 上記第２の活性層の両側の第１の活性層表面上に、上記
第２の活性層とセルフアラインに配置された第２の電極
とを備えたことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 当該半導体装置は、上記第１の活性層をベース層、上記
第２の活性層をエミッタ層、上記第１の活性層と上記半
導体基板との間に配置された半導体層をコレクタ層とす
るヘテロバイポーラ型トランジスタであることを特徴と
する半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 上記第１の電極の下段部と、上記第１の電極の上段部
が、相互に異なるエッチング選択比をもつ金属で形成さ
れていることを特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 上記第１の電極の下段部がＷＳｉであり、上記第１の電
極の上段部がＷであることを特徴とする半導体装置。 - 【請求項５】 半導体基板上の主表面上に第１の活性
層，第２の活性層，及び第１の電極となる相互に異なる
エッチング選択比を持つ第１，第２の金属層を順次積層
形成する工程と、 上記第２金属層上にレジストパターンを形成し、該レジ
ストパターンをマスクとして、上記第２，第１の金属層
をジャストエッチングする工程と、 上記第２の活性層が、上記金属層が配置されていない領
域において、その厚みが所定量薄くなり、かつ上記金属
層が配置されている領域において、該第２の活性層の上
記第１の金属層との当接部の幅が上記金属層の幅よりも
所定量だけ小さくなるように、上記ジャストエッチング
された金属層をマスクとして上記第２の活性層をエッチ
ングする工程と、 上記第１の金属層の幅が上記第２の金属層の幅よりも所
定量だけ小さくなり、かつ該第１の金属層の幅が上記第
２の活性層との当接部近傍においてさらに所定量だけ小
さくなるよう、上記第１の金属層を選択的にサイドエッ
チングする工程と、 上記レジストを除去した後、全面に絶縁膜を被着する工
程と、 該絶縁膜をエッチバックし、上記第２の活性層表面の一
部，上記第１の金属層の側面，及び上記第２の金属層の
上記第１の金属層から突出している庇部の下面と側面
に、連続した絶縁膜を残す工程と、 該絶縁膜，及び上記金属層をマスクとして、該マスク部
以外の上記第２の活性層が除去され、かつ該マスク下の
上記第２の活性層が所定量サイドエッチングされるよう
に、上記第２の活性層をエッチングする工程と、 上記第１の電極の両側に露出した上記第１の活性層上，
上記第２の金属層の上面，及び該第２の金属層の庇部の
側面に形成された絶縁膜上に、上記第１の活性層上に被
着される部分が第２の電極となる金属層を被着する工程
とを含むことを特徴をする半導体装置の製造方法。 - 【請求項６】 請求項２記載の半導体装置の製造方法に
おいて、 上記第１の金属層としてＷ，上記第２の金属層としてＷ
Ｓｉを用い、 該第１の金属層に選択的にサイドエッチングを施す工程
において、該エッチングは、ＣＦ4 ＋Ｏ2 ，又はＳＦ6
＋ＣＨＦ3 ガスを用いた反応性イオンエッチング又は電
子サイクロトロン共鳴エッチングにより行うことを特徴
とする半導体装置の製造方法。 - 【請求項７】 ２つ以上の半導体素子を同一基板上に形
成する半導体装置の製造方法において、 上記半導体基板の主表面上に、第１の活性層，第２の活
性層，第１の電極となる相互に異なるエッチング選択比
を持つ第１，第２の金属層，及び絶縁膜を順次積層形成
する工程と、 第１の半導体素子形成領域の上記絶縁膜上にレジストパ
ターンを形成し、該レジストパターンをマスクとして、
上記絶縁膜，及び上記第１，第２の金属層をジャストエ
ッチングする工程と、 上記レジストを除去した後、第２の半導体素子を上記第
２の活性層上の所定の位置に形成する工程と、 該第２の半導体素子をレジストで覆った後、上記第２の
活性層が、上記金属層が配置されていない領域，及び上
記第２の半導体素子を覆うレジストが配置されていない
領域において、その厚みが所定量薄くなり、かつ上記金
属層が配置されている領域において、該第２の活性層の
上記第１の金属層との当接部の幅が上記金属層の幅より
も所定量だけ小さくなるように、上記ジャストエッチン
グされた金属層，及び上記第２の半導体素子を覆うレジ
ストをマスクとして上記第２の活性層をエッチングする
工程と、 上記第１の金属層の幅が上記第２の金属層の幅よりも所
定量だけ小さくなり、かつ該第１の金属層の幅が上記第
２の活性層との当接部近傍においてさらに所定量だけ小
さくなるよう、上記第１の金属層を選択的にサイドエッ
チングする工程と、 上記絶縁膜，及び上記第２の半導体素子を覆うレジスト
を除去した後、全面に絶縁膜を被着する工程と、 該絶縁膜をエッチバックし、上記第２の活性層表面の一
部，上記第１の金属層の側面，及び上記第２の金属層の
上記第１の金属層から突出している庇部の下面と側面
に、連続した絶縁膜を残す工程と、 上記第２の半導体素子をレジストで覆った後、上記連続
した絶縁膜，上記金属層，及び上記第２の半導体素子を
覆うレジストをマスクとして、該マスク部以外の上記第
２の活性層が除去され、かつ該マスク下の上記第２の活
性層が所定量サイドエッチングされるように、上記第２
の活性層をエッチングする工程と、 上記第２の半導体素子上，及び上記第１の活性層表面の
所定の位置にレジストを形成し、第２の電極材料を全面
に被着した後、リフトオフすることにより、第２の電極
をセルフアラインで形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7265717A JPH09115919A (ja) | 1995-10-13 | 1995-10-13 | 半導体装置及びその製造方法 |
| US08/614,688 US5726468A (en) | 1995-10-13 | 1996-03-13 | Compound semiconductor bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7265717A JPH09115919A (ja) | 1995-10-13 | 1995-10-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09115919A true JPH09115919A (ja) | 1997-05-02 |
Family
ID=17421037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7265717A Pending JPH09115919A (ja) | 1995-10-13 | 1995-10-13 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5726468A (ja) |
| JP (1) | JPH09115919A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086531A (ja) * | 2001-09-07 | 2003-03-20 | Seiko Instruments Inc | パターン電極作製法およびその作製法で作製されたパターン電極 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294827B1 (en) * | 1996-09-26 | 2001-09-25 | Samsung Electronics Co., Ltd. | Hybrid microwave-frequency integrated circuit |
| JP4434411B2 (ja) * | 2000-02-16 | 2010-03-17 | 出光興産株式会社 | アクティブ駆動型有機ｅｌ発光装置およびその製造方法 |
| EP1137073A1 (de) * | 2000-03-24 | 2001-09-26 | Infineon Technologies AG | Heterobipolar-Transistor mit T-förmigem Emitteranschlusskontakt und Herstellungsverfahren dafür |
| US6645819B2 (en) * | 2001-10-19 | 2003-11-11 | Gtran, Inc. | Self-aligned fabrication method for a semiconductor device |
| US7229874B2 (en) * | 2003-08-08 | 2007-06-12 | Hrl Laboratories, Llc | Method and apparatus for allowing formation of self-aligned base contacts |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05109753A (ja) * | 1991-08-16 | 1993-04-30 | Toshiba Corp | バイポーラトランジスタ |
| US5512785A (en) * | 1994-11-30 | 1996-04-30 | Motorola, Inc. | Semiconducter device having an emitter terminal separated from a base terminal by a composite nitride/oxide layer |
-
1995
- 1995-10-13 JP JP7265717A patent/JPH09115919A/ja active Pending
-
1996
- 1996-03-13 US US08/614,688 patent/US5726468A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086531A (ja) * | 2001-09-07 | 2003-03-20 | Seiko Instruments Inc | パターン電極作製法およびその作製法で作製されたパターン電極 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5726468A (en) | 1998-03-10 |
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