JP2002016086A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置に関し、耐プロセスダメージ性に
優れた電極構造を提供する。 【解決手段】 半導体装置の電極１，２、または、電極
１，２と半導体表面の双方のいずれかを、電極１，２の
最上層３，４を構成する金属と異なった金属を構成元素
とする金属酸化膜５，６によって被覆する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関する
ものであり、特に、ＨＥＭＴ（高電子移動度トランジス
タ）やＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ ＦＥＴ）等の電界効果型化合物半導体装置の
電極をプロセスダメージから保護するための電極被覆構
造に特徴のある半導体装置に関するものである。

【０００２】

【従来の技術】従来より、シリコン半導体集積回路装置
等のＳｉデバイスにおいては、ＭＩＳＦＥＴ（Ｍｅｔａ
ｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ＦＥＴ）、即ち、絶縁ゲート型ＦＥＴが用いられてい
るが、高周波増幅素子或いは超高速集積回路装置を構成
するＧａＡｓ等の化合物半導体を用いた電子デバイスに
おいては界面準位の問題があるため、ＭＥＳＦＥＴやＨ
ＥＭＴ等が用いられている。

【０００３】ここで、図７を参照して、従来のＩｎＰ系
のＨＥＭＴの製造工程を説明する。なお、各図は、チャ
ネル長方向に沿った概略的断面図である。 図７（ａ）参照 まず、半絶縁性ＩｎＰ基板４１上に、ＭＯＶＰＥ法（有
機金属気相成長法）を用いて、ｉ型ＩｎＡｌＡｓバッフ
ァ層４２、ｉ型ＩｎＧａＡｓチャネル層４３、ｎ型Ｉｎ
ＡｌＡｓキャリア供給層４４、及び、ｎ⁺ 型ＩｎＧａＡ
ｓキャップ層４５を順次成長させる。

【０００４】次いで、エッチングを施すことによって素
子分離溝４６を形成してメサ状の素子能動領域を設けた
のち、素子能動領域にリフトオフ法を用いてＴｉ膜４７
／Ｐｔ膜４８／Ａｕ膜４９からなる一対のソース・ドレ
イン電極５０を選択的に形成する。次いで、一対のソー
ス・ドレイン電極５０の間のｎ⁺ 型ＩｎＧａＡｓキャッ
プ層４５を選択的に除去してゲートリセス領域５１を形
成したのち、再び、リフトオフ法を用いることによって
Ｔｉ膜５２／Ｐｔ膜５３／Ａｕ膜５４からなるＴ字状の
ゲート電極５５を形成する。

【０００５】図７（ｂ）参照 次いで、プラズマＣＶＤ法を用いて、層間絶縁膜となる
ＳｉＮ膜５６を、厚さ、１００ｎｍ程度堆積させる。な
お、このプラズマＣＶＤ法によって堆積させたＳｉＮ膜
５６は、パッシベーション膜として理想的な緻密な膜と
なる。

【０００６】図７（ｃ）参照 次いで、レジスト（図示せず）に電極引き出し部をパタ
ーニングによって開口したのち、Ｆ系ガス、例えば、Ｓ
Ｆ₆ を用いたドライエッチングを施すことによってＳｉ
Ｎ膜５６に引き出し開口を形成し、次いで、スパッタリ
ング法によって、Ａｕ膜を順次堆積させたのち、Ａｒイ
オンを用いたイオンミリングを施してＡｕ配線５７とす
ることによってＨＥＭＴが完成する。

【０００７】

【発明が解決しようとする課題】しかし、従来において
は、ＳｉＮ膜５６の成膜工程においてはプラズマＣＶＤ
法を用いており、特に、緻密な膜を得るためにある程度
ＲＦパワーを大きくしてＳｉＮ膜５６の堆積を行ってい
るので、堆積工程中で基板が受けるプラズマダメージは
避けられないという問題がある。

【０００８】即ち、堆積初期にソース・ドレイン電極５
０及びゲート電極５５の最上層を構成するＡｕ膜４９，
５４は大きなプラズマダメージを受けるため、Ａｕ膜４
９，５４の表面に高抵抗な表面変質層が形成され、配線
との間のコンタクト不良が発生するという問題がある。

【０００９】これは、プラズマＣＶＤ工程において、Ｓ
ｉＮの原料となるシラン（ＳｉＨ₄）系のガスによるプ
ラズマを発生させているが、プラズマ中のＳｉイオンが
ソース・ドレイン電極５０及びゲート電極５５の表面に
照射され、最上層を構成するＡｕ膜４９，５４の表面に
高抵抗なＳｉとＡｕの混成層が形成されるためと考えら
れる。

【００１０】なお、ＳｉＮ膜等の膜をプロセスダメージ
が発生しない減圧化学気相成長法（ＬＰＣＶＤ法）等で
成長させることは可能であるが、そうするとパッシベー
ション膜として必要な緻密性が得られなくなるという問
題がある。

【００１１】したがって、本発明は、耐プロセスダメー
ジ性に優れた電極構造を提供することを目的とする。

【００１２】

【課題を解決するための手段】ここで、図１を参照して
本発明における課題を解決するための手段を説明する。 図１参照 上述の課題を解決するために、本発明においては、半導
体装置の電極１，２、または、電極１，２と半導体表面
の双方のいずれかを、電極１，２の最上層３，４を構成
する金属と異なった金属、例えば、Ｔｉ，Ｃｏ，Ｔａ，
Ｎｉ，Ｐｄ，Ｐｒ，Ｈｆ，Ｚｒ等の金属を構成元素とす
る金属酸化膜５，６によって被覆したことを特徴とす
る。

【００１３】このように、少なくとも電極１，２、特
に、ショットキーバリアゲート電極やソース・ドレイン
電極の表面を、電極１，２の最上層３，４を構成する金
属と異なった金属を構成元素とする金属酸化膜５，６、
例えば、酸化Ｔｉ膜で被覆することによって、電極１，
２の最上層３，４、特に、Ａｕ膜の表面に高抵抗な変質
層が形成されるのが防止され、配線８との間のコンタク
ト不良を防止することが可能になる。なお、電極１，２
の最上層とは、電極１，２の形成を目的として堆積させ
た導電層の内の最上層３，４を意味するものであり、金
属酸化物を形成するための金属が未反応のまま残存して
も、本発明で言うところの「電極の最上層」ではない。

【００１４】また、半導体表面もこのような金属酸化膜
５，６で被覆することによって、半導体層、例えば、キ
ャリア供給層にプロセスダメージが導入されることが防
止され、素子特性が劣化することがない。

【００１５】また、金属酸化膜５，６を構成する金属と
しては、Ｔｉ，Ｃｏ，Ｔａ，Ｎｉ，Ｐｄ，Ｐｒ，Ｈｆ，
Ｚｒ等の酸化物の生成エネルギーの大きな金属が好適で
あり、特に、酸化Ｔｉ膜を用いた場合には、パッシベー
ション膜を構成するＳｉＮ膜と同じＦ系ガスを用いたド
ライエッチング或いはウェットエッチングによって同時
にエッチング除去が可能になり、配線工程のプロセスが
簡素化される。、

【００１６】また、本発明は、電極１，２表面及び半導
体表面が、プロセスダメージの発生を伴う保護膜７で被
覆されていることを特徴とする。

【００１７】このように、電極１，２表面及び半導体表
面を金属酸化膜５，６で被覆しているので、緻密でパッ
シベーション膜として最適ではあるが、プロセスダメー
ジの発生を伴う保護膜７、典型的にはプラズマＣＶＤ膜
で被覆することが可能になる。

【００１８】また、本発明は、さらに、一部の電極２と
半導体層との間にトンネル電流が流れる程度の厚さの金
属酸化膜を介在させたことを特徴とする。

【００１９】金属酸化膜５，６の厚さがトンネル電流が
流れる厚さであれば、一部の電極２と半導体層との間、
典型的には、ゲート電極とキャリア供給層との間に、金
属酸化膜を介在させても良く、それによって、熱的に安
定なゲート電極を実現することができる。

【００２０】

【発明の実施の形態】ここで、図２及び図３を参照して
本発明の第１の実施の形態の製造工程を説明する。 図２（ａ）参照 まず、半絶縁性ＩｎＰ基板１１上に、ＭＯＶＰＥ法を用
いて、厚さが、例えば、２００ｎｍのｉ型ＩｎＡｌＡｓ
バッファ層１２、厚さが、例えば、２５ｎｍのｉ型Ｉｎ
ＧａＡｓチャネル層１３、厚さが、例えば、２５ｎｍ
で、ｎ型不純物濃度が、例えば、２×１０¹⁸ｃｍ^-3のｎ
型ＩｎＡｌＡｓキャリア供給層１４、及び、厚さが、例
えば、５０ｎｍで、ｎ型不純物濃度が、例えば、１×１
０¹⁹ｃｍ^-3のｎ⁺ 型ＩｎＧａＡｓキャップ層１５を順次
成長させる。なお、この場合のｉ型ＩｎＧａＡｓチャネ
ル層１３及びｎ⁺ 型ＩｎＧａＡｓキャップ層１５の混晶
比はＩｎ_0.53Ｇａ_0.47Ａｓであり、また、ｉ型ＩｎＡｌ
Ａｓバッファ層１２及びｎ型ＩｎＡｌＡｓキャリア供給
層１４の混晶比はＩｎ_0.52Ａｌ_0.48Ａｓである。

【００２１】次いで、レジストパターン１６をマスクと
して、Ｈ₃ ＰＯ₄ ＋Ｈ₂ Ｏ₂ ＋Ｈ₂Ｏからなるリン酸系
のエッチャントを用いて、ｉ型ＩｎＡｌＡｓバッファ層
１２が露出するまでエッチングして、素子分離溝１７を
形成する。

【００２２】図２（ｂ）参照 次いで、レジストパターン１６を除去したのち、新たに
ソース・ドレイン電極に対応する開口を有するレジスト
パターン（図示せず）を形成し、次いで、全面に、例え
ば、１０ｎｍのＴｉ膜１８、３０ｎｍのＰｔ膜１９、２
００ｎｍのＡｕ膜２０、及び、２〜５０ｎｍ、例えば、
４ｎｍのＴｉ膜を蒸着法によって順次堆積させ、次い
で、レジストパターンとともに不要なＴｉ／Ｐｔ／Ａｕ
／Ｔｉ膜をリフトオフすることによってノンアロイオー
ミック接触によりオーミック電極を形成する。

【００２３】次いで、酸素プラズマ雰囲気に晒すことに
よって、最上層のＴｉ膜を酸化して酸化Ｔｉ膜２１に変
換して、Ｔｉ膜１８／Ｐｔ膜１９／Ａｕ膜２０からなる
とともに、表面が酸化Ｔｉ膜２１で被覆されたソース・
ドレイン電極２２とする。

【００２４】この酸化工程において、Ｔｉ膜は堆積工程
においてはＴｉ膜１８／Ｐｔ膜１９／Ａｕ膜２０構造の
側面にも若干堆積するので、ソース・ドレイン電極２２
の側面も酸化Ｔｉ膜２１で覆われることになる。なお、
下層のＴｉ膜１８については、側面からの酸化はあまり
進行しないので問題はない。

【００２５】図２（ｃ）参照 次いで、レジストパターンを除去したのち、新たにゲー
トリセス領域に対応する開口を有するレジストパターン
２３を設け、このレジストパターン２３をマスクとし
て、クエン酸＋Ｈ₂ Ｏ₂ ＋Ｈ₂ Ｏからなるクエン酸系エ
ッチャントを用いてｎ⁺ 型ＩｎＧａＡｓキャップ層１５
を選択的に除去することによってゲートリセス領域２４
を形成する。

【００２６】図３（ｄ）参照 次いで、レジストパターン２３を除去したのち、ゲート
電極を形成するための開口パターンを有するリフトオフ
用のレジストパターン（図示せず）を設けたのち、全面
に、例えば、１０ｎｍのＴｉ膜２５、１０ｎｍのＰｔ膜
２６、２００ｎｍのＡｕ膜２７、及び、２〜５０ｎｍ、
例えば、４ｎｍのＴｉ膜を蒸着法によって順次堆積させ
たのち、レジストパターンとともにリフトオフすること
によって、不要なＴｉ／Ｐｔ／Ａｕ／Ｔｉ膜を除去して
ショットキーバリア電極を形成する。

【００２７】次いで、再び、酸素プラズマ雰囲気に晒す
ことによって、最上層のＴｉ膜を酸化して酸化Ｔｉ膜２
８に変換して、Ｔｉ膜２５／Ｐｔ膜２６／Ａｕ膜２７か
らなるとともに、表面が酸化Ｔｉ膜２８で被覆されたゲ
ート電極２９とする。なお、Ｔｉ膜は堆積工程において
Ａｕ膜２７の側面にも堆積するので、この酸化工程にお
いて、Ａｕ膜の側面も酸化Ｔｉ膜２８で覆われることに
なる。

【００２８】図３（ｅ）参照 次いで、プラズマＣＶＤ法によって、厚さが、例えば、
１００ｎｍのＳｉＮ膜３０を全面に堆積させてパッシベ
ーション膜とする。

【００２９】図３（ｆ）参照 次いで、ソース・ドレイン電極２２及びゲート電極２９
に対応する開口部を有するレジストパターン（図示せ
ず）を形成し、このレジストパターンをマスクとしてＳ
Ｆ₆ を用いたドライエッチングを施すことによって、Ｓ
ｉＮ膜３０及び酸化Ｔｉ膜２１，２８とを順次除去した
のち、１μｍのＡｕ膜を順次堆積させたのち、Ａｒイオ
ンを用いたイオンミリングを施してＡｕ配線３１を形成
することによってＨＥＭＴが完成する。

【００３０】以上、説明したように、本発明の第１の実
施の形態においては、プラズマＣＶＤ法でＳｉＮ膜３０
を堆積する工程の前に、ゲート電極２９及びソース・ド
レイン電極２２の表面を予め酸化Ｔｉ膜２１，２８で被
覆・保護しているので、ゲート電極２９及びソース・ド
レイン電極２２の最上層のＡｕ膜２０，２７にプラズマ
工程に伴うプラズマダメージが導入されることがなく、
したがって、Ａｕ膜２０，２７の表面に高抵抗の変質層
が形成されることがない。

【００３１】次に、図４及び図５を参照して、本発明の
第２の実施の形態の製造工程を説明するが、酸化Ｔｉ膜
の製造工程が異なる以外は、上記の第１の実施の形態と
基本的に同一であるので、同じ工程に関しては説明は簡
単にする。 図４（ａ）参照 まず、上記の第１の実施の形態と全く同様に、半絶縁性
ＩｎＰ基板１１上に、ｉ型ＩｎＡｌＡｓバッファ層１
２、ｉ型ＩｎＧａＡｓチャネル層１３、ｎ型ＩｎＡｌＡ
ｓキャリア供給層１４、及び、ｎ⁺ 型ＩｎＧａＡｓキャ
ップ層１５を順次成長させ、次いで、レジストパターン
１６をマスクとして、ｉ型ＩｎＡｌＡｓバッファ層１２
が露出するまでエッチングして、素子分離溝１７を形成
する。

【００３２】図４（ｂ）参照 次いで、レジストパターン１６を除去したのち、新たに
ソース・ドレイン電極に対応する開口を有するレジスト
パターン（図示せず）を形成し、次いで、全面に、例え
ば、１０ｎｍのＴｉ膜１８、３０ｎｍのＰｔ膜１９、及
び、２００ｎｍのＡｕ膜２０を蒸着法によって順次堆積
させたのち、レジストパターンとともに不要なＴｉ／Ｐ
ｔ／Ａｕ膜をリフトオフすることによってノンアロイオ
ーミック接触によりソース・ドレイン電極２２を形成す
る。

【００３３】次いで、レジストパターンを除去したの
ち、新たにゲートリセス領域に対応するレジストパター
ン２３を設け、このレジストパターン２３をマスクとし
て、クエン酸系エッチャントを用いてｎ⁺ 型ＩｎＧａＡ
ｓキャップ層１５を選択的に除去することによってゲー
トリセス領域２４を形成する。

【００３４】図４（ｃ）参照 次いで、レジストパターン２３を除去したのち、全面
に、厚さが、２〜１０ｎｍ、例えば、４ｎｍのＴｉ膜を
堆積させ、次いで、酸素プラズマ雰囲気に晒すことによ
って、Ｔｉ膜を酸化して酸化Ｔｉ膜３２に変換して、ソ
ース・ドレイン電極２２及び半導体層の露出表面を酸化
Ｔｉ膜３２で被覆する。

【００３５】図５（ｄ）参照 次いで、ゲート電極を形成するための開口パターンを有
するリフトオフ用のレジストパターン（図示せず）を設
けたのち、まず、ＳＦ₆ ガスを用いたドライエッチング
を施すことによって、ゲート形成予定部の酸化Ｔｉ膜３
２を選択的に除去する。

【００３６】次いで、全面に、例えば、１０ｎｍのＴｉ
膜２５、１０ｎｍのＰｔ膜２６、２００ｎｍのＡｕ膜２
７、及び、２〜５０ｎｍ、例えば、４ｎｍのＴｉ膜を蒸
着法によって順次堆積させたのち、レジストパターンと
ともにリフトオフすることによって、不要なＴｉ／Ｐｔ
／Ａｕ／Ｔｉ膜を除去してショットキーバリア電極を形
成する。

【００３７】次いで、再び、酸素プラズマ雰囲気に晒す
ことによって、最上層のＴｉ膜を酸化して酸化Ｔｉ膜２
８に変換して、Ｔｉ膜２５／Ｐｔ膜２６／Ａｕ膜２７か
らなるとともに、表面が酸化Ｔｉ膜２８で被覆されたゲ
ート電極２９とする。

【００３８】図５（ｅ）参照 以降は、上記の第１の実施の形態と同様に、プラズマＣ
ＶＤ法によって、厚さが、例えば、１００ｎｍのＳｉＮ
膜３０を全面に堆積させてパッシベーション膜とする。

【００３９】図５（ｆ）参照 次いで、ソース・ドレイン電極２２及びゲート電極２９
に接続するＡｕ配線３１を形成することによってＨＥＭ
Ｔが完成する。

【００４０】この様に、本発明の第２の実施の形態にお
いては、ソース・ドレイン電極２２及びゲート電極２９
以外に、ｎ型ＩｎＡｌＡｓキャリア供給層１４等の半導
体層の露出表面を酸化Ｔｉ膜２８，３２で予め覆ってい
るので、ｎ型ＩｎＡｌＡｓキャリア供給層１４等の半導
体層にプラズマダメージが導入されることがなく、した
がって、素子特性が劣化することがない。

【００４１】次に、図６を参照して、本発明の第３の実
施の形態のＨＥＭＴを説明するが、ゲート電極の形成の
前にゲート形成予定領域の酸化Ｔｉ膜を除去しない以外
は上記の第２の実施の形態と基本的に同一であるので、
説明は簡単にする。 図６参照 まず、上記の第２の実施の形態と全く同様に、図４
（ａ）乃至図４（ｃ）の工程を行うことによって、ソー
ス・ドレイン電極２２及び半導体の露出表面を酸化Ｔｉ
膜３２で被覆する。

【００４２】次いで、ゲート電極を形成するための開口
パターンを有するリフトオフ用のレジストパターン（図
示せず）を設けたのち、ゲート形成予定部の酸化Ｔｉ膜
３２を除去することなく、全面に、Ｔｉ膜２５、Ｐｔ膜
２６、Ａｕ膜２７、及び、Ｔｉ膜を蒸着法によって順次
堆積させ、次いで、レジストパターンとともにリフトオ
フすることによって、不要なＴｉ／Ｐｔ／Ａｕ／Ｔｉ膜
を除去してショットキーバリア電極を形成する。

【００４３】以降は、再び、上記の第２の実施の形態と
全く同様に、酸素プラズマ雰囲気に晒すことによって、
Ｔｉ膜２５／Ｐｔ膜２６／Ａｕ膜２７からなるととも
に、表面が酸化Ｔｉ膜２８で被覆されたゲート電極２９
とする。

【００４４】次いで、プラズマＣＶＤ法によって、厚さ
が、例えば、１００ｎｍのＳｉＮ膜３０を全面に堆積さ
せてパッシベーション膜としたのち、ソース・ドレイン
電極２２及びゲート電極２９に接続するＡｕ配線３１を
形成することによってＨＥＭＴが完成する。

【００４５】この様に、本発明の第３の実施の形態にお
いては、ゲート電極２９とｎ型ＩｎＡｌＡｓキャリア供
給層１４との間に酸化Ｔｉ膜３２を介在させているの
で、熱的に特性の変動しない安定なゲート電極２９を実
現することができ、また、酸化Ｔｉ膜を除去する必要が
ないので、工程数を減らすことができる。

【００４６】なお、この場合の酸化Ｔｉ膜３２の厚さ
は、２〜１０ｎｍのＴｉ膜を酸化して形成したものであ
るので、トンネル電流が流れる程度の膜厚であり、した
がって、ショットキーバリアゲート特性を保ったままと
なる。

【００４７】以上、本発明の各実施の形態を説明してき
たが、本発明は各実施の形態に記載した構成及び条件に
限られるものではなく、各種の変更が可能である。例え
ば、上記の各実施の形態においては、パッシベーション
膜として、プラズマＣＶＤ法によって成膜したＳｉＮ膜
を用いているが、ＳｉＮ膜に限られるものではなく、プ
ラズマＣＶＤ法によって成膜したＳｉＯＮ膜或いはＳｉ
Ｏ₂ 膜を用いても良いものである。

【００４８】また、上記の実施の形態においては、プラ
ズマダメージの発生を伴うプラズマＣＶＤ法を例に説明
しているが、プラズマＣＶＤ法に限られるものではな
く、例えば、窒素雰囲気或いは酸素雰囲気中でＳｉター
ゲットをスパッタリングする成膜方法等の他のプロセス
ダメージの発生を伴う成膜方法によりパッシベーション
膜を形成する場合にも適用されるものである。

【００４９】また、上記の各実施の形態においては、Ｔ
ｉ膜の酸化を酸素プラズマ中に晒すことによって行って
いるが、高温工程を伴わない酸化方法であれば良く、Ｔ
ｉ膜自体は薄いので、極端な場合には、自然酸化を利用
しても良いものである。

【００５０】また、上記の各実施の形態においては、プ
ラズマダメージからＡｕ層を保護する保護膜として、Ｓ
ｉＮ膜と同時にＦ系ガスによってドライエッチングが可
能な酸化Ｔｉ膜を用いているが、酸化Ｔｉ膜に限られる
ものではなく、Ｃｏ，Ｔａ，Ｎｉ，Ｐｄ，Ｐｒ，Ｈｆ，
Ｚｒ等の酸化物の生成エネルギーの大きな金属の酸化膜
を用いても良いものである。

【００５１】また、上記の各実施の形態の説明において
は、ＩｎＰ系ＨＥＭＴとして説明しているが、ＩｎＰ系
ＨＥＭＴに限られるものではなく、ＧａＡｓ系ＨＥＭＴ
やＭＥＳＦＥＴ等の他の電界効果型化合物半導体装置に
も適用されるものである。

【００５２】さらには、ダイオード、光半導体素子等の
他の化合物半導体装置にも適用されるものであり、要す
るに、電極として最上層がＡｕ膜で構成される電極を設
けるとともに、パッシベーション膜としてプロセスダメ
ージの発生を伴う保護膜を設けている半導体装置に適用
されるものである。

【００５３】

【発明の効果】本発明によれば、プロセスダメージの発
生を伴うが緻密性の高い優れたパッシベーション膜を設
ける前に、少なくとも電極の最上層を最上層を構成する
金属と異なった金属の金属酸化膜で被覆・保護している
ので、電極の表面に高抵抗な変質層が形成されることな
く、配線との間のコンタクト不良が発生することがな
く、ひいては、電界効果型化合物半導体装置の高性能
化、信頼性の向上に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の原理的構成の説明図である。

【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。

【図３】本発明の第１の実施の形態の図２以降の製造工
程の説明図である。

【図４】本発明の第２の実施の形態の途中までの製造工
程の説明図である。

【図５】本発明の第２の実施の形態の図４以降の製造工
程の説明図である。

【図６】本発明の第３の実施の形態のＨＥＭＴの説明図
である。

【図７】従来のＨＥＭＴの製造工程の説明図である。

【符号の説明】

１ 電極 ２ 電極 ３ 最上層 ４ 最上層 ５ 金属酸化膜 ６ 金属酸化膜 ７ プロセスダメージの発生を伴う保護膜 ８ 配線 １１ 半絶縁性ＩｎＰ基板 １２ ｉ型ＩｎＡｌＡｓバッファ層 １３ ｉ型ＩｎＧａＡｓチャネル層 １４ ｎ型ＩｎＡｌＡｓキャリア供給層 １５ ｎ⁺ 型ＩｎＧａＡｓキャップ層 １６ レジストパターン １７ 素子分離溝 １８ Ｔｉ膜 １９ Ｐｔ膜 ２０ Ａｕ膜 ２１ 酸化Ｔｉ膜 ２２ ソース・ドレイン電極 ２３ レジストパターン ２４ ゲートリセス領域 ２５ Ｔｉ膜 ２６ Ｐｔ膜 ２７ Ａｕ膜 ２８ 酸化Ｔｉ膜 ２９ ゲート電極 ３０ ＳｉＮ膜 ３１ Ａｕ配線 ３２ 酸化Ｔｉ膜 ４１ 半絶縁性ＩｎＰ基板 ４２ ｉ型ＩｎＡｌＡｓバッファ層 ４３ ｉ型ＩｎＧａＡｓチャネル層 ４４ ｎ型ＩｎＡｌＡｓキャリア供給層 ４５ ｎ⁺ 型ＩｎＧａＡｓキャップ層 ４６ 素子分離溝 ４７ Ｔｉ膜 ４８ Ｐｔ膜 ４９ Ａｕ膜 ５０ ソース・ドレイン電極 ５１ ゲートリセス領域 ５２ Ｔｉ膜 ５３ Ｐｔ膜 ５４ Ａｕ膜 ５５ ゲート電極 ５６ ＳｉＮ膜 ５７ Ａｕ配線

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA04 BB15 CC05 DD34 DD37 DD68 EE02 EE05 EE09 EE16 FF13 GG12 HH20 5F058 BB05 BC03 BC08 BD05 BD10 BF07 BF73 BH12 BJ01 BJ02 BJ03 BJ04 BJ07 5F102 FA00 GB01 GC01 GD01 GJ06 GK04 GK05 GL04 GM04 GQ01 GR04 GS04 GT03 GV05 GV08 HC11 HC15 HC19

Claims (5)

【特許請求の範囲】
1. 【請求項１】 電極、または、電極と半導体表面の双方
   のいずれかを、前記電極の最上層を構成する金属と異な
   った金属を構成元素とする金属酸化膜によって被覆した
   ことを特徴とする半導体装置。
2. 【請求項２】 上記電極表面と半導体表面とがプロセス
   ダメージの発生を伴う保護膜で被覆されていることを特
   徴とする請求項１記載の半導体装置。
3. 【請求項３】 上記電極と配線との接続部において、上
   記金属酸化膜が欠如していることを特徴とする請求項１
   または２に記載の半導体装置。
4. 【請求項４】 上記一部の電極と半導体表面との間に、
   トンネル電流が流れる膜厚の上記金属酸化膜を介在させ
   たことを特徴とする請求項１乃至３のいずれか１項に記
   載の半導体装置。
5. 【請求項５】 上記金属酸化物を構成する金属が、Ｔ
   ｉ、Ｃｏ、Ｔａ、Ｎｉ、Ｐｄ、Ｐｒ、Ｈｆ、または、Ｚ
   ｒのいずれか一つであることを特徴とする請求項１乃至
   ４のいずれか１項に記載の半導体装置。