JP2002100640A - 電界効果型化合物半導体装置 - Google Patents
電界効果型化合物半導体装置Info
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- JP2002100640A JP2002100640A JP2000288156A JP2000288156A JP2002100640A JP 2002100640 A JP2002100640 A JP 2002100640A JP 2000288156 A JP2000288156 A JP 2000288156A JP 2000288156 A JP2000288156 A JP 2000288156A JP 2002100640 A JP2002100640 A JP 2002100640A
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Abstract
(57)【要約】
【課題】 電界効果型化合物半導体装置に関し、ゲート
電極周辺の電界を制御し、それによって、耐圧低下を抑
制する。 【解決手段】 半導体層とゲート電極９との界面に、ソ
ース・ドレイン電極方向に突き出た金属酸化膜７／金属
膜８の積層膜、金属薄膜、或いは、抵抗性金属酸化膜７
のいずれかからなる電界緩和膜６を挿入する。
電極周辺の電界を制御し、それによって、耐圧低下を抑
制する。 【解決手段】 半導体層とゲート電極９との界面に、ソ
ース・ドレイン電極方向に突き出た金属酸化膜７／金属
膜８の積層膜、金属薄膜、或いは、抵抗性金属酸化膜７
のいずれかからなる電界緩和膜６を挿入する。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果型化合物半
導体装置に関するものであり、特に、ＨＥＭＴ（高電子
移動度トランジスタ）やＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）等の電界効果型化
合物半導体装置における高耐圧化を図るためのゲート電
極周辺の電界を制御する構成に特徴のある電界効果型化
合物半導体装置に関するものである。
導体装置に関するものであり、特に、ＨＥＭＴ（高電子
移動度トランジスタ）やＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）等の電界効果型化
合物半導体装置における高耐圧化を図るためのゲート電
極周辺の電界を制御する構成に特徴のある電界効果型化
合物半導体装置に関するものである。
【０００２】
【従来の技術】従来より、シリコン半導体集積回路装置
等のＳｉデバイスにおいては、ＭＩＳＦＥＴ（Ｍｅｔａ
ｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ＦＥＴ）、即ち、絶縁ゲート型ＦＥＴが用いられてい
るが、高周波増幅素子或いは超高速集積回路装置を構成
するＧａＡｓ或いはＩｎＰ等の化合物半導体を用いた電
子デバイスにおいては界面準位の問題があるため、ＭＥ
ＳＦＥＴやＨＥＭＴ等が用いられている。
等のＳｉデバイスにおいては、ＭＩＳＦＥＴ（Ｍｅｔａ
ｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ＦＥＴ）、即ち、絶縁ゲート型ＦＥＴが用いられてい
るが、高周波増幅素子或いは超高速集積回路装置を構成
するＧａＡｓ或いはＩｎＰ等の化合物半導体を用いた電
子デバイスにおいては界面準位の問題があるため、ＭＥ
ＳＦＥＴやＨＥＭＴ等が用いられている。
【０００３】ここで、図６を参照して、従来のＩｎＰ系
のＨＥＭＴを説明する。なお、図は、チャネル長方向に
沿った概略的断面図である。 図６参照 まず、半絶縁性ＩｎＰ基板３１上に、ＭＯＶＰＥ法（有
機金属気相成長法）を用いて、ｉ型ＩｎＡｌＡｓバッフ
ァ層３２、ｉ型ＩｎＧａＡｓチャネル層３３、ｎ型Ｉｎ
ＡｌＡｓ電子供給層３４、及び、ｎ+ 型ＩｎＧａＡｓキ
ャップ層３５を順次成長させる。
のＨＥＭＴを説明する。なお、図は、チャネル長方向に
沿った概略的断面図である。 図６参照 まず、半絶縁性ＩｎＰ基板３１上に、ＭＯＶＰＥ法（有
機金属気相成長法）を用いて、ｉ型ＩｎＡｌＡｓバッフ
ァ層３２、ｉ型ＩｎＧａＡｓチャネル層３３、ｎ型Ｉｎ
ＡｌＡｓ電子供給層３４、及び、ｎ+ 型ＩｎＧａＡｓキ
ャップ層３５を順次成長させる。
【０００４】次いで、エッチングを施すことによって素
子分離溝３６を形成してメサ状の素子能動領域を設けた
のち、素子能動領域にリフトオフ法を用いてＴｉ／Ｐｔ
／Ａｕ膜からなる一対のソース・ドレイン電極３７を選
択的に形成する。
子分離溝３６を形成してメサ状の素子能動領域を設けた
のち、素子能動領域にリフトオフ法を用いてＴｉ／Ｐｔ
／Ａｕ膜からなる一対のソース・ドレイン電極３７を選
択的に形成する。
【０００５】次いで、一対のソース・ドレイン電極３７
の間のｎ+ 型ＩｎＧａＡｓキャップ層３５を選択的に除
去してゲートリセス領域を形成したのち、再び、リフト
オフ法を用いることによってＴｉ膜３８／Ｐｔ膜３９／
Ａｕ膜４０からなるＴ字状のゲート電極４１を形成す
る。
の間のｎ+ 型ＩｎＧａＡｓキャップ層３５を選択的に除
去してゲートリセス領域を形成したのち、再び、リフト
オフ法を用いることによってＴｉ膜３８／Ｐｔ膜３９／
Ａｕ膜４０からなるＴ字状のゲート電極４１を形成す
る。
【０００６】以降は図示を省略するものの、プラズマＣ
ＶＤ法を用いて、層間絶縁膜となるＳｉＮ膜を堆積させ
たのち、ＳｉＮ膜に引き出し開口を形成し、次いで、ス
パッタリング法によって、Ａｕ膜を順次堆積させたの
ち、Ａｒイオンを用いたイオンミリングを施してＡｕ配
線とすることによってＨＥＭＴが完成する。
ＶＤ法を用いて、層間絶縁膜となるＳｉＮ膜を堆積させ
たのち、ＳｉＮ膜に引き出し開口を形成し、次いで、ス
パッタリング法によって、Ａｕ膜を順次堆積させたの
ち、Ａｒイオンを用いたイオンミリングを施してＡｕ配
線とすることによってＨＥＭＴが完成する。
【０００７】図７参照 図７は、従来のＩｎＰ系のｎチャネル型ＨＥＭＴのドレ
イン電流−電圧特性を示す図であり、ゲート電極に印加
する電圧の増加とともに、ドレイン電流が低下し、ある
値でピンチオフ状態となってドレイン電流がゼロにな
る。このピンチオフ状態におけるブレークダウン電圧を
３端子耐圧ＢＶdsと定義する。
イン電流−電圧特性を示す図であり、ゲート電極に印加
する電圧の増加とともに、ドレイン電流が低下し、ある
値でピンチオフ状態となってドレイン電流がゼロにな
る。このピンチオフ状態におけるブレークダウン電圧を
３端子耐圧ＢＶdsと定義する。
【０００８】
【発明が解決しようとする課題】しかし、近年の高性能
化の要請に伴って短ゲート化が図られているが、短ゲー
ト化に伴って３端子耐圧ＢＶdsが低下するという問題が
新たに発生する。この３端子耐圧ＢＶdsの低下は、ゲー
ト電極のドレイン端における電界集中が顕著になること
によるものである。
化の要請に伴って短ゲート化が図られているが、短ゲー
ト化に伴って３端子耐圧ＢＶdsが低下するという問題が
新たに発生する。この３端子耐圧ＢＶdsの低下は、ゲー
ト電極のドレイン端における電界集中が顕著になること
によるものである。
【０００９】したがって、本発明は、ゲート電極周辺の
電界を制御し、それによって、耐圧低下を抑制すること
を目的とする。
電界を制御し、それによって、耐圧低下を抑制すること
を目的とする。
【００１０】
【課題を解決するための手段】ここで、図１を参照して
本発明における課題を解決するための手段を説明する。
なお、図１（ａ）は、本発明の電界効果型化合物半導体
装置の概略的断面図であり、また図１（ｂ）は、本発明
の電界効果型化合物半導体装置における３端子耐圧ＢＶ
ds及び電流利得遮断周波数ｆT の金属酸化膜厚依存性の
説明図である。なお、図において、符号１，３，１０
は、夫々、チャネル層、ソース・ドレイン領域、及び、
基板である。
本発明における課題を解決するための手段を説明する。
なお、図１（ａ）は、本発明の電界効果型化合物半導体
装置の概略的断面図であり、また図１（ｂ）は、本発明
の電界効果型化合物半導体装置における３端子耐圧ＢＶ
ds及び電流利得遮断周波数ｆT の金属酸化膜厚依存性の
説明図である。なお、図において、符号１，３，１０
は、夫々、チャネル層、ソース・ドレイン領域、及び、
基板である。
【００１１】図１（ａ）参照 上述の課題を解決するために、本発明においては、半導
体層とゲート電極９との界面に、ソース・ドレイン電極
方向に突き出た金属酸化膜７／金属膜８の積層膜、金属
薄膜、或いは、抵抗性金属酸化膜７のいずれかからなる
電界緩和膜６を挿入したことを特徴とする。
体層とゲート電極９との界面に、ソース・ドレイン電極
方向に突き出た金属酸化膜７／金属膜８の積層膜、金属
薄膜、或いは、抵抗性金属酸化膜７のいずれかからなる
電界緩和膜６を挿入したことを特徴とする。
【００１２】この様に、半導体層（図においてはキャリ
ア供給層２）とゲート電極９との界面に電界緩和膜６を
設けることによって、短ゲート化に伴う３端子耐圧ＢＶ
dsの低下を抑制することができる。
ア供給層２）とゲート電極９との界面に電界緩和膜６を
設けることによって、短ゲート化に伴う３端子耐圧ＢＶ
dsの低下を抑制することができる。
【００１３】即ち、従来、２端子のショットキーバリア
ダイオードにおいて、Ｔｉ酸化膜薄層を抵抗性ショット
キーバリアフィールドプレートとして用いてショットキ
ーバリアの周辺耐圧を向上させることが提案されている
が（必要ならば、特開平１−２５１６５６号公報参
照）、あくまで、相対的に高電圧駆動素子に関するもの
である。
ダイオードにおいて、Ｔｉ酸化膜薄層を抵抗性ショット
キーバリアフィールドプレートとして用いてショットキ
ーバリアの周辺耐圧を向上させることが提案されている
が（必要ならば、特開平１−２５１６５６号公報参
照）、あくまで、相対的に高電圧駆動素子に関するもの
である。
【００１４】本発明は、従来、問題視されていなかった
ＨＥＭＴの３端子耐圧ＢＶdsが、短ゲート化に伴って低
電圧駆動であるにも拘わらず低下する問題を解決するた
めに、本来必要性を認識していなかった電界緩和構造を
適用したものであり、その際に、電界緩和膜６が実効的
にゲート電極として作用しないように、金属酸化膜７／
金属膜８の積層膜、金属薄膜、或いは、抵抗性金属酸化
膜７を用いたものである。
ＨＥＭＴの３端子耐圧ＢＶdsが、短ゲート化に伴って低
電圧駆動であるにも拘わらず低下する問題を解決するた
めに、本来必要性を認識していなかった電界緩和構造を
適用したものであり、その際に、電界緩和膜６が実効的
にゲート電極として作用しないように、金属酸化膜７／
金属膜８の積層膜、金属薄膜、或いは、抵抗性金属酸化
膜７を用いたものである。
【００１５】図１（ｂ）参照 図１（ｂ）は、金属膜８の厚さ、ソース電極４側の突出
し長Ｌgs、ドレイン電極５側の突出し長Ｌgdを一定とし
た場合の３端子耐圧ＢＶds及び電流利得遮断周波数ｆT
の金属酸化膜７の膜厚依存性を概念的に示す図であり、
金属酸化膜７の膜厚が薄いほど３端子耐圧ＢＶdsが高く
なるものの、寄生容量が大きくなるので電流利得遮断周
波数ｆT は低下し、両者はトレードオフの関係になる。
したがって、電界緩和膜６を金属酸化膜７／金属膜８の
積層膜で構成する場合には、最適な金属酸化膜７の膜厚
があり、例えば、３．０〜７．０ｎｍにすることが望ま
しい。
し長Ｌgs、ドレイン電極５側の突出し長Ｌgdを一定とし
た場合の３端子耐圧ＢＶds及び電流利得遮断周波数ｆT
の金属酸化膜７の膜厚依存性を概念的に示す図であり、
金属酸化膜７の膜厚が薄いほど３端子耐圧ＢＶdsが高く
なるものの、寄生容量が大きくなるので電流利得遮断周
波数ｆT は低下し、両者はトレードオフの関係になる。
したがって、電界緩和膜６を金属酸化膜７／金属膜８の
積層膜で構成する場合には、最適な金属酸化膜７の膜厚
があり、例えば、３．０〜７．０ｎｍにすることが望ま
しい。
【００１６】また、電界緩和膜６を金属薄膜で構成する
場合には、金属薄膜が実効的にゲート電極として作用し
ない程度の抵抗性が得られる膜厚にする必要があり、ま
た、電界緩和膜６を抵抗性金属酸化膜７で構成する場合
には、抵抗性金属酸化膜が実効的にゲート電極として作
用しない程度の抵抗性を有するようにする必要がある。
場合には、金属薄膜が実効的にゲート電極として作用し
ない程度の抵抗性が得られる膜厚にする必要があり、ま
た、電界緩和膜６を抵抗性金属酸化膜７で構成する場合
には、抵抗性金属酸化膜が実効的にゲート電極として作
用しない程度の抵抗性を有するようにする必要がある。
【００１７】特に、電界緩和膜６は、ソース電極４側に
比べてドレイン電極５側に突き出ていること、即ち、Ｌ
gd＞Ｌgsにすることが望ましく、また、金属酸化膜７、
金属膜８、金属薄膜、或いは、抵抗性金属酸化膜を構成
する金属元素としては、Ｔｉ，Ｃｏ，Ｔａ，Ｎｉ，Ｐ
ｄ，Ｐｒ，Ｈｆ，Ｚｒ等の金属を用いることが望まし
い。
比べてドレイン電極５側に突き出ていること、即ち、Ｌ
gd＞Ｌgsにすることが望ましく、また、金属酸化膜７、
金属膜８、金属薄膜、或いは、抵抗性金属酸化膜を構成
する金属元素としては、Ｔｉ，Ｃｏ，Ｔａ，Ｎｉ，Ｐ
ｄ，Ｐｒ，Ｈｆ，Ｚｒ等の金属を用いることが望まし
い。
【００１８】即ち、金属酸化膜７、金属膜８、金属薄
膜、或いは、抵抗性金属酸化膜を構成する金属元素とし
ては、Ｔｉ，Ｃｏ，Ｔａ，Ｎｉ，Ｐｄ，Ｐｒ，Ｈｆ，Ｚ
ｒ等の酸化物の生成エネルギーの大きな金属が好適であ
り、ゲート界面の界面準位を低減することができる。
膜、或いは、抵抗性金属酸化膜を構成する金属元素とし
ては、Ｔｉ，Ｃｏ，Ｔａ，Ｎｉ，Ｐｄ，Ｐｒ，Ｈｆ，Ｚ
ｒ等の酸化物の生成エネルギーの大きな金属が好適であ
り、ゲート界面の界面準位を低減することができる。
【００１９】
【発明の実施の形態】ここで、図２及び図３を参照して
本発明の第１の実施の形態の製造工程を説明する。 図２（ａ）参照 まず、半絶縁性ＩｎＰ基板１１上に、ＭＯＶＰＥ法を用
いて、厚さが、例えば、２００ｎｍのｉ型ＩｎＡｌＡｓ
バッファ層１２、厚さが、例えば、２５ｎｍのｉ型Ｉｎ
ＧａＡｓチャネル層１３、厚さが、例えば、２５ｎｍ
で、ｎ型不純物濃度が、例えば、２×１０18ｃｍ-3のｎ
型ＩｎＡｌＡｓ電子供給層１４、及び、厚さが、例え
ば、５０ｎｍで、ｎ型不純物濃度が、例えば、１×１０
19ｃｍ-3のｎ + 型ＩｎＧａＡｓキャップ層１５を順次成
長させる。なお、この場合のｉ型ＩｎＧａＡｓチャネル
層１３及びｎ+ 型ＩｎＧａＡｓキャップ層１５の混晶比
はＩｎ0.53Ｇａ0.47Ａｓであり、また、ｉ型ＩｎＡｌＡ
ｓバッファ層１２及びｎ型ＩｎＡｌＡｓ電子供給層１４
の混晶比はＩｎ0.52Ａｌ0. 48Ａｓである。
本発明の第１の実施の形態の製造工程を説明する。 図２（ａ）参照 まず、半絶縁性ＩｎＰ基板１１上に、ＭＯＶＰＥ法を用
いて、厚さが、例えば、２００ｎｍのｉ型ＩｎＡｌＡｓ
バッファ層１２、厚さが、例えば、２５ｎｍのｉ型Ｉｎ
ＧａＡｓチャネル層１３、厚さが、例えば、２５ｎｍ
で、ｎ型不純物濃度が、例えば、２×１０18ｃｍ-3のｎ
型ＩｎＡｌＡｓ電子供給層１４、及び、厚さが、例え
ば、５０ｎｍで、ｎ型不純物濃度が、例えば、１×１０
19ｃｍ-3のｎ + 型ＩｎＧａＡｓキャップ層１５を順次成
長させる。なお、この場合のｉ型ＩｎＧａＡｓチャネル
層１３及びｎ+ 型ＩｎＧａＡｓキャップ層１５の混晶比
はＩｎ0.53Ｇａ0.47Ａｓであり、また、ｉ型ＩｎＡｌＡ
ｓバッファ層１２及びｎ型ＩｎＡｌＡｓ電子供給層１４
の混晶比はＩｎ0.52Ａｌ0. 48Ａｓである。
【００２０】次いで、レジストパターン１６をマスクと
して、Ｈ3 ＰＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2Ｏからなるリン酸系
のエッチャントを用いて、ｉ型ＩｎＡｌＡｓバッファ層
１２が露出するまでエッチングして、素子分離溝１７を
形成する。
して、Ｈ3 ＰＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2Ｏからなるリン酸系
のエッチャントを用いて、ｉ型ＩｎＡｌＡｓバッファ層
１２が露出するまでエッチングして、素子分離溝１７を
形成する。
【００２１】図２（ｂ）参照 次いで、レジストパターン１６を除去したのち、新たに
ソース・ドレイン電極に対応する開口を有するレジスト
パターン１８を形成し、次いで、全面に、例えば、１０
ｎｍのＴｉ膜、３０ｎｍのＰｔ膜、及び、２００ｎｍの
Ａｕ膜を蒸着法によって順次堆積させＴｉ／Ｐｔ／Ａｕ
膜１９とし、次いで、レジストパターン１８とともに不
要なＴｉ／Ｐｔ／Ａｕ膜１９をリフトオフすることによ
ってノンアロイオーミック接触によりオーミック電極２
０が形成されることになる。
ソース・ドレイン電極に対応する開口を有するレジスト
パターン１８を形成し、次いで、全面に、例えば、１０
ｎｍのＴｉ膜、３０ｎｍのＰｔ膜、及び、２００ｎｍの
Ａｕ膜を蒸着法によって順次堆積させＴｉ／Ｐｔ／Ａｕ
膜１９とし、次いで、レジストパターン１８とともに不
要なＴｉ／Ｐｔ／Ａｕ膜１９をリフトオフすることによ
ってノンアロイオーミック接触によりオーミック電極２
０が形成されることになる。
【００２２】図２（ｃ）参照 次いで、レジストパターン２１をマスクとして、クエン
酸＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏからなるクエン酸系エッチャント
を用いて、ｎ型ＩｎＡｌＡｓ電子供給層１４が露出する
までソース・ドレイン電極２０間のｎ+ 型ＩｎＧａＡｓ
キャップ層１５を選択的に除去して間隔が、例えば、
０．５５μｍのゲートリセス領域２２とする。
酸＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏからなるクエン酸系エッチャント
を用いて、ｎ型ＩｎＡｌＡｓ電子供給層１４が露出する
までソース・ドレイン電極２０間のｎ+ 型ＩｎＧａＡｓ
キャップ層１５を選択的に除去して間隔が、例えば、
０．５５μｍのゲートリセス領域２２とする。
【００２３】図３（ｄ）参照 次いでレジストパターン２１を除去したのち、新たなレ
ジストパターン（図示を省略）を設け、全面に厚さが、
１．５〜４．０ｎｍ、例えば、２ｎｍのＴｉ膜を堆積さ
せ、次いで、レジストパターンとともに不要なＴｉ膜を
除去したのち、酸素プラズマ雰囲気に晒すことによっ
て、Ｔｉ膜を酸化して絶縁性のＴｉＯx 膜２３に変換す
る。なお、この酸化によって、ＴｉＯx 膜２３は２倍程
度に増大し、３．０〜７．０ｎｍ程度となる。
ジストパターン（図示を省略）を設け、全面に厚さが、
１．５〜４．０ｎｍ、例えば、２ｎｍのＴｉ膜を堆積さ
せ、次いで、レジストパターンとともに不要なＴｉ膜を
除去したのち、酸素プラズマ雰囲気に晒すことによっ
て、Ｔｉ膜を酸化して絶縁性のＴｉＯx 膜２３に変換す
る。なお、この酸化によって、ＴｉＯx 膜２３は２倍程
度に増大し、３．０〜７．０ｎｍ程度となる。
【００２４】図３（ｅ）参照 次いで、レジストパターンを除去したのち、新たにＴｉ
Ｏx 膜２３に対応する開口を有するレジストパターン
（図示を省略）を設け、全面に厚さが、２．０〜５．０
ｎｍ、例えば、４ｎｍのＴｉ膜を堆積させ、次いで、レ
ジストパターンとともに不要なＴｉ膜を除去することに
よってＴｉ膜２４を形成し、ＴｉＯx 膜２３／Ｔｉ膜２
４構造の電界緩和膜とする。
Ｏx 膜２３に対応する開口を有するレジストパターン
（図示を省略）を設け、全面に厚さが、２．０〜５．０
ｎｍ、例えば、４ｎｍのＴｉ膜を堆積させ、次いで、レ
ジストパターンとともに不要なＴｉ膜を除去することに
よってＴｉ膜２４を形成し、ＴｉＯx 膜２３／Ｔｉ膜２
４構造の電界緩和膜とする。
【００２５】図３（ｆ）参照 次いで、レジストパターンを除去したのち、Ｔ字型のゲ
ート電極を形成するための開口パターンを有するリフト
オフ用のレジストパターン（図示せず）を設け、次い
で、全面に、例えば、１０ｎｍのＰｔ膜２５及び２００
ｎｍのＡｕ膜２６を蒸着法によって順次堆積させたの
ち、レジストパターンとともにリフトオフすることによ
って、不要なＰｔ／Ａｕ膜を除去してゲート電極２７を
形成する。
ート電極を形成するための開口パターンを有するリフト
オフ用のレジストパターン（図示せず）を設け、次い
で、全面に、例えば、１０ｎｍのＰｔ膜２５及び２００
ｎｍのＡｕ膜２６を蒸着法によって順次堆積させたの
ち、レジストパターンとともにリフトオフすることによ
って、不要なＰｔ／Ａｕ膜を除去してゲート電極２７を
形成する。
【００２６】なお、この場合のゲート電極幅は、例え
ば、０．１５μｍであり、電界緩和膜のドレイン側への
突出し幅Ｌgdは、例えば、０．１μｍとし、ソース側へ
の突出し幅Ｌgsより大幅に長くする。
ば、０．１５μｍであり、電界緩和膜のドレイン側への
突出し幅Ｌgdは、例えば、０．１μｍとし、ソース側へ
の突出し幅Ｌgsより大幅に長くする。
【００２７】以降は、図示を省略するものの、プラズマ
ＣＶＤ法によって、厚さが、例えば、１００ｎｍのＳｉ
Ｎ膜を全面に堆積させてパッシベーション膜としたの
ち、ソース・ドレイン電極２０及びゲート電極２７に対
応する開口部を有するレジストパターンを形成し、この
レジストパターンをマスクとしてＳＦ6 を用いたドライ
エッチングを施すことによって、ＳｉＮ膜を除去したの
ち、１μｍのＡｕ膜を順次堆積させたのち、Ａｒイオン
を用いたイオンミリングを施してＡｕ配線を形成するこ
とによってＨＥＭＴが完成する。
ＣＶＤ法によって、厚さが、例えば、１００ｎｍのＳｉ
Ｎ膜を全面に堆積させてパッシベーション膜としたの
ち、ソース・ドレイン電極２０及びゲート電極２７に対
応する開口部を有するレジストパターンを形成し、この
レジストパターンをマスクとしてＳＦ6 を用いたドライ
エッチングを施すことによって、ＳｉＮ膜を除去したの
ち、１μｍのＡｕ膜を順次堆積させたのち、Ａｒイオン
を用いたイオンミリングを施してＡｕ配線を形成するこ
とによってＨＥＭＴが完成する。
【００２８】以上、説明したように、本発明の第１の実
施の形態においては、ドレイン側へ突き出す電界緩和膜
を設けているので、電界の集中し易いゲート電極２７の
周辺部のドレイン寄りの領域の電界を緩和することがで
き、それによって、３端子耐圧ＢＶdsを高くすることが
できる。
施の形態においては、ドレイン側へ突き出す電界緩和膜
を設けているので、電界の集中し易いゲート電極２７の
周辺部のドレイン寄りの領域の電界を緩和することがで
き、それによって、３端子耐圧ＢＶdsを高くすることが
できる。
【００２９】また、電界緩和膜を構成する絶縁性のＴｉ
Ｏx 膜２３の膜厚を３．０〜７．０ｎｍとし、寄生容量
の増大を抑制しているので３端子耐圧ＢＶdsをある程度
確保した状態で、電流利得遮断周波数ｆT の劣化を抑え
ることができる。また、絶縁性のＴｉＯx 膜２３の膜厚
は上記のように薄いので、ゲート電極２７のショットキ
ーバリア性が損なわれることがない。
Ｏx 膜２３の膜厚を３．０〜７．０ｎｍとし、寄生容量
の増大を抑制しているので３端子耐圧ＢＶdsをある程度
確保した状態で、電流利得遮断周波数ｆT の劣化を抑え
ることができる。また、絶縁性のＴｉＯx 膜２３の膜厚
は上記のように薄いので、ゲート電極２７のショットキ
ーバリア性が損なわれることがない。
【００３０】また、電界緩和膜を構成するＴｉ膜２４の
膜厚を２．０〜５．０ｎｍと薄くしているので、Ｔｉ膜
が２４が実効的にゲート電極として作用することがな
く、したがって、ゲート長を設計値通りに保った状態で
３端子耐圧ＢＶdsの低下を防止することができる。
膜厚を２．０〜５．０ｎｍと薄くしているので、Ｔｉ膜
が２４が実効的にゲート電極として作用することがな
く、したがって、ゲート長を設計値通りに保った状態で
３端子耐圧ＢＶdsの低下を防止することができる。
【００３１】また、電界緩和膜を構成する金属元素とし
ては、酸化物の生成エネルギーの大きなＴｉを用いてい
るので、ゲート界面の界面準位を低減することができ
る。
ては、酸化物の生成エネルギーの大きなＴｉを用いてい
るので、ゲート界面の界面準位を低減することができ
る。
【００３２】次に、図４を参照して、本発明の第２の実
施の形態の製造工程を説明するが、電界緩和膜の構成以
外は、上記の第１の実施の形態と基本的に同一であるの
で、同じ工程に関しては説明は簡単にする。 図４（ａ）参照 まず、上記の第１の実施の形態と全く同様の工程を経
て、ゲートリセス領域２２を形成したのち、レジストパ
ターン（図示を省略）を設け、全面に厚さが、１．０〜
７．０ｎｍ、例えば、２ｎｍのＴｉ膜を堆積させ、次い
で、レジストパターンとともに不要なＴｉ膜を除去した
のち、酸素プラズマ雰囲気に晒すことによって、Ｔｉ膜
を酸化して抵抗性ＴｉＯx 膜２８に変換する。
施の形態の製造工程を説明するが、電界緩和膜の構成以
外は、上記の第１の実施の形態と基本的に同一であるの
で、同じ工程に関しては説明は簡単にする。 図４（ａ）参照 まず、上記の第１の実施の形態と全く同様の工程を経
て、ゲートリセス領域２２を形成したのち、レジストパ
ターン（図示を省略）を設け、全面に厚さが、１．０〜
７．０ｎｍ、例えば、２ｎｍのＴｉ膜を堆積させ、次い
で、レジストパターンとともに不要なＴｉ膜を除去した
のち、酸素プラズマ雰囲気に晒すことによって、Ｔｉ膜
を酸化して抵抗性ＴｉＯx 膜２８に変換する。
【００３３】この場合、抵抗性ＴｉＯx 膜２８の酸化の
程度、即ち酸素組成比ｘを制御することによって、抵抗
性ＴｉＯx 膜２８の比抵抗を制御することができ、抵抗
性ＴｉＯx 膜２８が実効的にゲート電極として作用しな
いように膜厚との相関で酸化の程度を決定すれば良い。
程度、即ち酸素組成比ｘを制御することによって、抵抗
性ＴｉＯx 膜２８の比抵抗を制御することができ、抵抗
性ＴｉＯx 膜２８が実効的にゲート電極として作用しな
いように膜厚との相関で酸化の程度を決定すれば良い。
【００３４】図４（ｂ）参照 以降は、再び、上記の第１の実施の形態と全く同様の工
程を経ることによって、Ｔ字状のゲート電極２７を有す
るＨＥＭＴが得られる。
程を経ることによって、Ｔ字状のゲート電極２７を有す
るＨＥＭＴが得られる。
【００３５】この第２の実施の形態においては、電界緩
和膜を抵抗性ＴｉＯx 膜２８のみで構成しているので、
製造工程が簡素化することができる。
和膜を抵抗性ＴｉＯx 膜２８のみで構成しているので、
製造工程が簡素化することができる。
【００３６】次に、図５を参照して、本発明の第３の実
施の形態の製造工程を説明するが、電界緩和膜の構成以
外は、上記の第１の実施の形態と基本的に同一であるの
で、同じ工程に関しては説明は簡単にする。 図５（ａ）参照 まず、上記の第１の実施の形態と全く同様の工程を経
て、ゲートリセス領域２２を形成したのち、レジストパ
ターン（図示を省略）を設け、全面にＴｉ膜を堆積さ
せ、次いで、レジストパターンとともに不要なＴｉ膜を
除去して、電界緩和膜となるＴｉ薄膜２９を形成する。
この場合、Ｔｉ薄膜２９が実効的にゲート電極として作
用しないように膜厚は、１．０〜３．０ｎｍ、例えば、
２ｎｍとする。
施の形態の製造工程を説明するが、電界緩和膜の構成以
外は、上記の第１の実施の形態と基本的に同一であるの
で、同じ工程に関しては説明は簡単にする。 図５（ａ）参照 まず、上記の第１の実施の形態と全く同様の工程を経
て、ゲートリセス領域２２を形成したのち、レジストパ
ターン（図示を省略）を設け、全面にＴｉ膜を堆積さ
せ、次いで、レジストパターンとともに不要なＴｉ膜を
除去して、電界緩和膜となるＴｉ薄膜２９を形成する。
この場合、Ｔｉ薄膜２９が実効的にゲート電極として作
用しないように膜厚は、１．０〜３．０ｎｍ、例えば、
２ｎｍとする。
【００３７】図５（ｂ）参照 以降は、再び、上記の第１の実施の形態と全く同様の工
程を経ることによって、Ｔ字状のゲート電極２７を有す
るＨＥＭＴが得られる。
程を経ることによって、Ｔ字状のゲート電極２７を有す
るＨＥＭＴが得られる。
【００３８】この第３の実施の形態においては、電界緩
和膜をＴｉ薄膜２９のみで構成しており、酸化の工程も
不要になるので、製造工程がさらに簡素化される。な
お、Ｔｉ薄膜２９の表面は、多少自然酸化されていても
問題はない。
和膜をＴｉ薄膜２９のみで構成しており、酸化の工程も
不要になるので、製造工程がさらに簡素化される。な
お、Ｔｉ薄膜２９の表面は、多少自然酸化されていても
問題はない。
【００３９】以上、本発明の各実施の形態を説明してき
たが、本発明は各実施の形態に記載した構成及び条件に
限られるものではなく、各種の変更が可能である。例え
ば、上記の第１及び第２の実施の形態においては、Ｔｉ
Ｏx 膜或いは抵抗性ＴｉＯx 膜を、Ｔｉ膜を酸素プラズ
マ雰囲気に晒して酸化することによって形成している
が、プラズマ酸化に限られるものではなく、酸素雰囲気
中或いは大気中で１５０℃以上の温度において酸化して
も良いものである。
たが、本発明は各実施の形態に記載した構成及び条件に
限られるものではなく、各種の変更が可能である。例え
ば、上記の第１及び第２の実施の形態においては、Ｔｉ
Ｏx 膜或いは抵抗性ＴｉＯx 膜を、Ｔｉ膜を酸素プラズ
マ雰囲気に晒して酸化することによって形成している
が、プラズマ酸化に限られるものではなく、酸素雰囲気
中或いは大気中で１５０℃以上の温度において酸化して
も良いものである。
【００４０】また、上記の各実施の形態においては、電
界緩和膜を構成する金属元素としてＴｉを用いてるが、
Ｔｉに限られるものではなく、Ｔｉと同様に酸化物の生
成エネルギーの大きな金属であるＣｏ，Ｔａ，Ｎｉ，Ｐ
ｄ，Ｐｒ，Ｈｆ，Ｚｒを用いても良いものである。
界緩和膜を構成する金属元素としてＴｉを用いてるが、
Ｔｉに限られるものではなく、Ｔｉと同様に酸化物の生
成エネルギーの大きな金属であるＣｏ，Ｔａ，Ｎｉ，Ｐ
ｄ，Ｐｒ，Ｈｆ，Ｚｒを用いても良いものである。
【００４１】また、上記の各実施の形態の説明において
は、ゲート電極をＰｔ／Ａｕ膜で構成しているが、Ａｌ
膜を用いても良いものである。
は、ゲート電極をＰｔ／Ａｕ膜で構成しているが、Ａｌ
膜を用いても良いものである。
【００４２】また、上記の各実施の形態の説明において
は、ｎチャネル型ＩｎＰ系ＨＥＭＴとして説明している
が、ｎチャネル型ＩｎＰ系ＨＥＭＴに限られるものでは
なく、ｐチャネル型ＩｎＰ系ＨＥＭＴにも適用されるも
のであり、さらには、ＧａＡｓ系ＨＥＭＴやＭＥＳＦＥ
Ｔ等の他の電界効果型化合物半導体装置にも適用される
ものである。
は、ｎチャネル型ＩｎＰ系ＨＥＭＴとして説明している
が、ｎチャネル型ＩｎＰ系ＨＥＭＴに限られるものでは
なく、ｐチャネル型ＩｎＰ系ＨＥＭＴにも適用されるも
のであり、さらには、ＧａＡｓ系ＨＥＭＴやＭＥＳＦＥ
Ｔ等の他の電界効果型化合物半導体装置にも適用される
ものである。
【００４３】ここで、再び図１（ａ）を参照して、本発
明の詳細な特徴点を説明する。 図１（ａ）参照 （付記１） 半導体層とゲート電極９との界面に、ソー
ス・ドレイン電極方向に突き出た金属酸化膜７及び金属
膜８を順次積層した積層膜を電界緩和膜６として挿入し
たことを特徴とする電界効果型化合物半導体装置。 （付記２） 上記金属酸化膜７の膜厚を、３．０〜７．
０ｎｍにしたことを特徴とする付記１記載の電界効果型
化合物半導体装置。 （付記３） 半導体層とゲート電極９との界面に、ソー
ス・ドレイン電極方向に突き出るとともに、突出し部が
実効的にゲート電極として作用しない程度の抵抗性とな
る膜厚の金属薄膜を電界緩和膜６として挿入したことを
特徴とする電界効果型化合物半導体装置。 （付記４） 上記金属薄膜の膜厚を、７．０ｎｍ以下に
したことを特徴とする付記３記載の電界効果型化合物半
導体装置。 （付記５） 半導体層とゲート電極９との界面に、ソー
ス・ドレイン電極方向に突き出るとともに、突出し部が
実効的にゲート電極として作用しない程度の抵抗性を有
する抵抗性金属酸化膜を電界緩和膜６として挿入したこ
とを特徴とする電界効果型化合物半導体装置。 （付記６） 上記電界緩和膜６が、ソース電極４側に比
べてドレイン電極５側に突き出ていることを特徴とする
付記１乃至５のいずれか１に記載の電界効果型化合物半
導体装置。 （付記７） 上記電界緩和膜６を構成する金属が、Ｔ
ｉ、Ｃｏ、Ｔａ、Ｎｉ、Ｐｄ、Ｐｒ、Ｈｆ、または、Ｚ
ｒのいずれか一つであることを特徴とする付記１乃至６
のいずれか１に記載の電界効果型化合物半導体装置。
明の詳細な特徴点を説明する。 図１（ａ）参照 （付記１） 半導体層とゲート電極９との界面に、ソー
ス・ドレイン電極方向に突き出た金属酸化膜７及び金属
膜８を順次積層した積層膜を電界緩和膜６として挿入し
たことを特徴とする電界効果型化合物半導体装置。 （付記２） 上記金属酸化膜７の膜厚を、３．０〜７．
０ｎｍにしたことを特徴とする付記１記載の電界効果型
化合物半導体装置。 （付記３） 半導体層とゲート電極９との界面に、ソー
ス・ドレイン電極方向に突き出るとともに、突出し部が
実効的にゲート電極として作用しない程度の抵抗性とな
る膜厚の金属薄膜を電界緩和膜６として挿入したことを
特徴とする電界効果型化合物半導体装置。 （付記４） 上記金属薄膜の膜厚を、７．０ｎｍ以下に
したことを特徴とする付記３記載の電界効果型化合物半
導体装置。 （付記５） 半導体層とゲート電極９との界面に、ソー
ス・ドレイン電極方向に突き出るとともに、突出し部が
実効的にゲート電極として作用しない程度の抵抗性を有
する抵抗性金属酸化膜を電界緩和膜６として挿入したこ
とを特徴とする電界効果型化合物半導体装置。 （付記６） 上記電界緩和膜６が、ソース電極４側に比
べてドレイン電極５側に突き出ていることを特徴とする
付記１乃至５のいずれか１に記載の電界効果型化合物半
導体装置。 （付記７） 上記電界緩和膜６を構成する金属が、Ｔ
ｉ、Ｃｏ、Ｔａ、Ｎｉ、Ｐｄ、Ｐｒ、Ｈｆ、または、Ｚ
ｒのいずれか一つであることを特徴とする付記１乃至６
のいずれか１に記載の電界効果型化合物半導体装置。
【００４４】
【発明の効果】本発明によれば、キャリア供給層等の半
導体層とゲート電極との間に酸化物の生成エネルギーの
大きな金属を構成元素とし、ゲート電極幅よりソース・
ドレイン側に突き出す電界緩和膜を設けているので、電
流利得遮断周波数ｆT を保った状態で短ゲート長化に伴
う３端子耐圧ＢＶdsの低減を抑制することができ、ひい
ては、電界効果型化合物半導体装置の高性能化、信頼性
の向上に寄与するところが大きい。
導体層とゲート電極との間に酸化物の生成エネルギーの
大きな金属を構成元素とし、ゲート電極幅よりソース・
ドレイン側に突き出す電界緩和膜を設けているので、電
流利得遮断周波数ｆT を保った状態で短ゲート長化に伴
う３端子耐圧ＢＶdsの低減を抑制することができ、ひい
ては、電界効果型化合物半導体装置の高性能化、信頼性
の向上に寄与するところが大きい。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の製造工
程の説明図である。
程の説明図である。
【図４】本発明の第２の実施の形態の製造工程の説明図
である。
である。
【図５】本発明の第３の実施の形態の製造工程の説明図
である。
である。
【図６】従来のＨＥＭＴの説明図である。
【図７】従来のＨＥＭＴのＩd −Ｖ特性図である。
１ チャネル層 ２ キャリア供給層 ３ ソース・ドレイン領域 ４ ソース電極 ５ ドレイン電極 ６ 電界緩和膜 ７ 金属酸化膜 ８ 金属膜 ９ ゲート電極 １０ 基板 １１ 半絶縁性ＩｎＰ基板 １２ ｉ型ＩｎＡｌＡｓバッファ層 １３ ｉ型ＩｎＧａＡｓチャネル層 １４ ｎ型ＩｎＡｌＡｓ電子供給層 １５ ｎ+ 型ＩｎＧａＡｓキャップ層 １６ レジストパターン １７ 素子分離溝 １８ レジストパターン １９ Ｔｉ／Ｐｔ／Ａｕ膜 ２０ ソース・ドレイン電極 ２１ レジストパターン ２２ ゲートリセス領域 ２３ ＴｉＯx 膜 ２４ Ｔｉ膜 ２５ Ｐｔ膜 ２６ Ａｕ膜 ２７ ゲート電極 ２８ 抵抗性ＴｉＯx 膜 ２９ Ｔｉ薄膜 ３１ 半絶縁性ＩｎＰ基板 ３２ ｉ型ＩｎＡｌＡｓバッファ層 ３３ ｉ型ＩｎＧａＡｓチャネル層 ３４ ｎ型ＩｎＡｌＡｓ電子供給層 ３５ ｎ+ 型ＩｎＧａＡｓキャップ層 ３６ 素子分離溝 ３７ ソース・ドレイン電極 ３８ Ｔｉ膜 ３９ Ｐｔ膜 ４０ Ａｕ膜 ４１ ゲート電極
Claims (5)
- 【請求項１】 半導体層とゲート電極との界面に、ソー
ス・ドレイン電極方向に突き出た金属酸化膜及び金属膜
を順次積層した積層膜を電界緩和膜として挿入したこと
を特徴とする電界効果型化合物半導体装置。 - 【請求項２】 半導体層とゲート電極との界面に、ソー
ス・ドレイン電極方向に突き出るとともに、突出し部が
実効的にゲート電極として作用しない程度の抵抗性とな
る膜厚の金属薄膜を電界緩和膜として挿入したことを特
徴とする電界効果型化合物半導体装置。 - 【請求項３】 半導体層とゲート電極との界面に、ソー
ス・ドレイン電極方向に突き出るとともに、突出し部が
実効的にゲート電極として作用しない程度の抵抗性を有
する抵抗性金属酸化膜を電界緩和膜として挿入したこと
を特徴とする電界効果型化合物半導体装置。 - 【請求項４】 上記電界緩和膜が、ソース電極側に比べ
てドレイン電極側に突き出ていることを特徴とする請求
項１乃至３のいずれか１項に記載の電界効果型化合物半
導体装置。 - 【請求項５】 上記電界緩和膜を構成する金属が、Ｔ
ｉ、Ｃｏ、Ｔａ、Ｎｉ、Ｐｄ、Ｐｒ、Ｈｆ、または、Ｚ
ｒのいずれか一つであることを特徴とする請求項１乃至
４のいずれか１項に記載の電界効果型化合物半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000288156A JP2002100640A (ja) | 2000-09-22 | 2000-09-22 | 電界効果型化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000288156A JP2002100640A (ja) | 2000-09-22 | 2000-09-22 | 電界効果型化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002100640A true JP2002100640A (ja) | 2002-04-05 |
Family
ID=18771792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000288156A Withdrawn JP2002100640A (ja) | 2000-09-22 | 2000-09-22 | 電界効果型化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002100640A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096203A (ja) * | 2005-09-30 | 2007-04-12 | Sanken Electric Co Ltd | ２次元キャリアガス層を有する電界効果トランジスタ |
| JP2009522812A (ja) * | 2006-01-09 | 2009-06-11 | インターナショナル レクティファイアー コーポレイション | 電界緩和機能を有するｉｉｉ族窒化物電力半導体 |
| US9640649B2 (en) | 2004-12-30 | 2017-05-02 | Infineon Technologies Americas Corp. | III-nitride power semiconductor with a field relaxation feature |
-
2000
- 2000-09-22 JP JP2000288156A patent/JP2002100640A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9640649B2 (en) | 2004-12-30 | 2017-05-02 | Infineon Technologies Americas Corp. | III-nitride power semiconductor with a field relaxation feature |
| JP2007096203A (ja) * | 2005-09-30 | 2007-04-12 | Sanken Electric Co Ltd | ２次元キャリアガス層を有する電界効果トランジスタ |
| JP2009522812A (ja) * | 2006-01-09 | 2009-06-11 | インターナショナル レクティファイアー コーポレイション | 電界緩和機能を有するｉｉｉ族窒化物電力半導体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071204 |