JP3111985B2 - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- 230000005669 field effect Effects 0.000 title claims description 49
- 230000005684 electric field Effects 0.000 claims description 119
- 239000004065 semiconductor Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 13
- 150000001875 compounds Chemical class 0.000 claims description 6
- 230000007423 decrease Effects 0.000 claims description 5
- 230000010355 oscillation Effects 0.000 claims description 5
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 claims description 4
- 229910002113 barium titanate Inorganic materials 0.000 claims description 4
- 230000000694 effects Effects 0.000 claims description 4
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 claims description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 3
- VNSWULZVUKFJHK-UHFFFAOYSA-N [Sr].[Bi] Chemical compound [Sr].[Bi] VNSWULZVUKFJHK-UHFFFAOYSA-N 0.000 claims description 2
- 229910052712 strontium Inorganic materials 0.000 claims description 2
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 claims description 2
- 101150096437 SRB7 gene Proteins 0.000 claims 1
- 239000004020 conductor Substances 0.000 claims 1
- 229910001936 tantalum oxide Inorganic materials 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 10
- 239000000463 material Substances 0.000 description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 7
- 239000010931 gold Substances 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000000992 sputter etching Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 241000981595 Zoysia japonica Species 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- OWNRRUFOJXFKCU-UHFFFAOYSA-N Bromadiolone Chemical compound C=1C=C(C=2C=CC(Br)=CC=2)C=CC=1C(O)CC(C=1C(OC2=CC=CC=C2C=1O)=O)C1=CC=CC=C1 OWNRRUFOJXFKCU-UHFFFAOYSA-N 0.000 description 1
- 240000006829 Ficus sundaica Species 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/095—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being Schottky barrier gate field-effect transistors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Description
【０００１】
【発明の属する技術分野】本発明は、移動通信、衛星通
信、及び衛星放送等のマイクロ波領域で動作するショッ
トキ・ゲート電界効果トランジスタに関する。
信、及び衛星放送等のマイクロ波領域で動作するショッ
トキ・ゲート電界効果トランジスタに関する。
【０００２】
【従来の技術】化合物半導体はＳｉに較べて大きな電子
移動度を有しており、例えばＧａＡｓの電子速度はＳｉ
に比較して低電界では約６倍、高電界では２〜３倍大き
い。この電子の高速性を利用して、高速デジタル回路素
子あるいは高周波アナログ回路素子としての応用が進ん
でいる。
移動度を有しており、例えばＧａＡｓの電子速度はＳｉ
に比較して低電界では約６倍、高電界では２〜３倍大き
い。この電子の高速性を利用して、高速デジタル回路素
子あるいは高周波アナログ回路素子としての応用が進ん
でいる。
【０００３】しかし、化合物半導体を用いた電界効果型
トランジスタ（以下、適宜「ＦＥＴ」と称す）は、ゲー
ト電極が基板のチャンネル層とショットキ接合している
ため、ゲート電極のドレイン側の下端（図１２囲み部）
に電界が集中し、破壊の原因となることがあった。この
ことは、大信号動作を必要とする高出力ＦＥＴの場合、
特に大きな問題となる。
トランジスタ（以下、適宜「ＦＥＴ」と称す）は、ゲー
ト電極が基板のチャンネル層とショットキ接合している
ため、ゲート電極のドレイン側の下端（図１２囲み部）
に電界が集中し、破壊の原因となることがあった。この
ことは、大信号動作を必要とする高出力ＦＥＴの場合、
特に大きな問題となる。
【０００４】そこで、このゲート電極のドレイン側エッ
ジ部の電界集中を防止し、耐圧特性の向上を図る試みが
従来から盛んに行われてきた。
ジ部の電界集中を防止し、耐圧特性の向上を図る試みが
従来から盛んに行われてきた。
【０００５】その一例として、リセス構造やオフセット
構造を用いた技術が知られている。
構造を用いた技術が知られている。
【０００６】また、耐圧向上を図る他の技術として、特
開平９−２３２８２７号公報記載の技術がある。この技
術はスイッチ回路を構成するＦＥＴに関するものであ
り、図１１のように、ゲート電極を覆うようにカバー電
極２０を形成し、このカバー電極２０の電位を制御する
ことによって耐圧特性の向上を図るものである。
開平９−２３２８２７号公報記載の技術がある。この技
術はスイッチ回路を構成するＦＥＴに関するものであ
り、図１１のように、ゲート電極を覆うようにカバー電
極２０を形成し、このカバー電極２０の電位を制御する
ことによって耐圧特性の向上を図るものである。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
技術は、それぞれ以下のような課題を有していた。
技術は、それぞれ以下のような課題を有していた。
【０００８】リセス構造やオフセット構造を有するＦＥ
Ｔは、一定程度、耐圧特性が向上するものの、かかる手
段のみでは現在望まれている水準の充分な耐圧特性を得
ることは困難である。
Ｔは、一定程度、耐圧特性が向上するものの、かかる手
段のみでは現在望まれている水準の充分な耐圧特性を得
ることは困難である。
【０００９】また、特開平９−２３２８２７号公報記載
のＦＥＴは、特許請求の範囲に記載されているとおりス
イッチ回路に用いられるものである。したがって、増幅
回路や発振回路に用いられるＦＥＴと異なり、良好な高
周波特性を得るのに適した構造とはなっていない。この
点について、以下、説明する。
のＦＥＴは、特許請求の範囲に記載されているとおりス
イッチ回路に用いられるものである。したがって、増幅
回路や発振回路に用いられるＦＥＴと異なり、良好な高
周波特性を得るのに適した構造とはなっていない。この
点について、以下、説明する。
【００１０】上記公報記載のＦＥＴは、図１１のように
カバー電極がゲート電極上部からドレイン電極上部にま
で延在している。このため、チャンネル層とカバー電極
間に大きな寄生容量が発生し、動作速度が低下して高周
波特性が損なわれる。
カバー電極がゲート電極上部からドレイン電極上部にま
で延在している。このため、チャンネル層とカバー電極
間に大きな寄生容量が発生し、動作速度が低下して高周
波特性が損なわれる。
【００１１】さらに、図１１においてゲート電極５とカ
バー電極２０とが同電位に保たれ、かつ、これらがオー
バーラップしているため、電界制御電極とドレイン電極
との間にも寄生容量２１が生じる。このことも高周波特
性を損なう原因となる。この点について以下、説明す
る。
バー電極２０とが同電位に保たれ、かつ、これらがオー
バーラップしているため、電界制御電極とドレイン電極
との間にも寄生容量２１が生じる。このことも高周波特
性を損なう原因となる。この点について以下、説明す
る。
【００１２】このタイプのＦＥＴの電流利得遮断周波数
ｆtは式（１）のように表される。
ｆtは式（１）のように表される。
【００１３】
【数１】
【００１４】式中、Ｃgはゲート電極容量、Ｃpは電界制
御電極下の寄生容量である。上記公報記載の技術では、
寄生容量２１のＣpの値が大きいため、電流利得遮断周
波数ｆtが小さくなる。ここでｆtは最大発振周波数ｆ
maxと比例関係にある（式（２））。
御電極下の寄生容量である。上記公報記載の技術では、
寄生容量２１のＣpの値が大きいため、電流利得遮断周
波数ｆtが小さくなる。ここでｆtは最大発振周波数ｆ
maxと比例関係にある（式（２））。
【００１５】
【数２】
【００１６】したがって、Ｃpが大きくなることにより
最大発振周波数ｆmaxの値が小さくなり、適用可能な周
波数が低下することとなるのである。
最大発振周波数ｆmaxの値が小さくなり、適用可能な周
波数が低下することとなるのである。
【００１７】このように、良好な高周波特性を維持しつ
つ電界集中を防止し耐圧を向上させることは、従来の技
術では困難であった。
つ電界集中を防止し耐圧を向上させることは、従来の技
術では困難であった。
【００１８】そこで、本発明は、高い耐圧特性と、良好
な高周波特性を兼ね備えた電界効果型トランジスタを提
供することを目的とする。
な高周波特性を兼ね備えた電界効果型トランジスタを提
供することを目的とする。
【００１９】
【課題を解決するための手段】上記課題を解決する本発
明によれば、リセス構造を有する電界効果型トランジス
タであって、表面にチャンネル層が形成された半導体基
板と、前記半導体基板上に離間して形成されたソース電
極およびドレイン電極と、前記ソース電極と前記ドレイ
ン電極との間に配置され、前記チャンネル層とショット
キ接合したゲート電極とを有し、前記ゲート電極と前記
ドレイン電極との間に、前記チャンネル層の上部に絶縁
膜を介して電界制御電極が形成され、前記電界制御電極
は、前記ゲート電極と同電位となっており、前記電界制
御電極と前記ドレイン電極とはオーバーラップする部分
を有しないことを特徴とする電界効果型トランジスタが
提供される。ここで電界制御電極は、ゲート電極と接続
され同電位に保たれる。
明によれば、リセス構造を有する電界効果型トランジス
タであって、表面にチャンネル層が形成された半導体基
板と、前記半導体基板上に離間して形成されたソース電
極およびドレイン電極と、前記ソース電極と前記ドレイ
ン電極との間に配置され、前記チャンネル層とショット
キ接合したゲート電極とを有し、前記ゲート電極と前記
ドレイン電極との間に、前記チャンネル層の上部に絶縁
膜を介して電界制御電極が形成され、前記電界制御電極
は、前記ゲート電極と同電位となっており、前記電界制
御電極と前記ドレイン電極とはオーバーラップする部分
を有しないことを特徴とする電界効果型トランジスタが
提供される。ここで電界制御電極は、ゲート電極と接続
され同電位に保たれる。
【００２０】電界制御電極は、イオン化したドナーを起
点とする電気力線を終端させる作用を有する。このた
め、電界制御電極を設けることによりゲート電極のドレ
イン側エッジ部に発生する電界集中が分散・緩和され、
耐圧特性が向上する。また、本発明において電界制御電
極はゲート電極やドレイン電極とオーバーラップする部
分を有しないため、従来技術のような、電界制御電極と
ドレイン電極との間の寄生容量の問題が生じない。
点とする電気力線を終端させる作用を有する。このた
め、電界制御電極を設けることによりゲート電極のドレ
イン側エッジ部に発生する電界集中が分散・緩和され、
耐圧特性が向上する。また、本発明において電界制御電
極はゲート電極やドレイン電極とオーバーラップする部
分を有しないため、従来技術のような、電界制御電極と
ドレイン電極との間の寄生容量の問題が生じない。
【００２１】また本発明によれば、表面にチャンネル層
が形成された半導体基板と、前記半導体基板上に離間し
て形成されたソース電極およびドレイン電極と、前記ソ
ース電極と前記ドレイン電極との間に配置され、前記チ
ャンネル層とショットキ接合したゲート電極とを有し、
前記ゲート電極と前記ソース電極との間に、前記チャン
ネル層の上部に絶縁膜を介してサブ電極が形成されたこ
とを特徴とする電界効果型トランジスタが提供される。
が形成された半導体基板と、前記半導体基板上に離間し
て形成されたソース電極およびドレイン電極と、前記ソ
ース電極と前記ドレイン電極との間に配置され、前記チ
ャンネル層とショットキ接合したゲート電極とを有し、
前記ゲート電極と前記ソース電極との間に、前記チャン
ネル層の上部に絶縁膜を介してサブ電極が形成されたこ
とを特徴とする電界効果型トランジスタが提供される。
【００２２】このようなサブ電極を設けたＦＥＴでは、
サブ電極にプラスの電圧を印加することにより素子が低
抵抗化され、高効率化を図ることができる。サブ電極は
ドレイン電極と接続することが好ましい。
サブ電極にプラスの電圧を印加することにより素子が低
抵抗化され、高効率化を図ることができる。サブ電極は
ドレイン電極と接続することが好ましい。
【００２３】また、サブ電極を設けるとともに、前記ゲ
ート電極と前記ドレイン電極との間に、前記チャンネル
層の上部に絶縁膜を介して一または二以上の電界制御電
極をさらに設けた構成とすることもできる。このような
構成のＦＥＴでは、サブ電極にプラス電圧、電界制御電
極にマイナス電圧というように、各電極に異なる電圧を
印加することで、高効率化とともに高耐圧化を図ること
が可能となる。この構成のＦＥＴでは、サブ電極をドレ
イン電極に、電界制御電極をゲート電極に、それぞれ接
続することが好ましい。
ート電極と前記ドレイン電極との間に、前記チャンネル
層の上部に絶縁膜を介して一または二以上の電界制御電
極をさらに設けた構成とすることもできる。このような
構成のＦＥＴでは、サブ電極にプラス電圧、電界制御電
極にマイナス電圧というように、各電極に異なる電圧を
印加することで、高効率化とともに高耐圧化を図ること
が可能となる。この構成のＦＥＴでは、サブ電極をドレ
イン電極に、電界制御電極をゲート電極に、それぞれ接
続することが好ましい。
【００２４】
【００２５】本発明における電界制御電極の幅は、好ま
しくは０．１μｍ以上、さらに好ましくは０．１μｍ以
上２μｍ以下とする。このような範囲とすることで、良
好な高周波特性を維持しつつ耐圧特性を改善することが
できる。また電界制御電極直下の絶縁膜の厚みは、好ま
しくは１０〜１０００ｎｍ、さらに好ましくは１００〜
３００ｎｍである。絶縁膜を厚くしすぎると、電界緩和
効果が小さくなる。一方、絶縁膜を薄くしすぎると絶縁
膜の破壊や電流リークが発生することがある。
しくは０．１μｍ以上、さらに好ましくは０．１μｍ以
上２μｍ以下とする。このような範囲とすることで、良
好な高周波特性を維持しつつ耐圧特性を改善することが
できる。また電界制御電極直下の絶縁膜の厚みは、好ま
しくは１０〜１０００ｎｍ、さらに好ましくは１００〜
３００ｎｍである。絶縁膜を厚くしすぎると、電界緩和
効果が小さくなる。一方、絶縁膜を薄くしすぎると絶縁
膜の破壊や電流リークが発生することがある。
【００２６】本発明の電界効果型トランジスタにおい
て、電界制御電極と、チャンネル層と、これらに挟まれ
た絶縁膜とで形成される単位面積当たりの静電容量は、
ゲート電極側がドレイン電極側よりも大きくなっている
ことが好ましい。このようにすることによって、ドレイ
ン側において電界制御電極の効き方を緩やかにし、理想
的な電界分布とすることができる。このため、高周波特
性の低下を最小限に抑えつつ、耐圧特性を効果的に向上
させることができる。
て、電界制御電極と、チャンネル層と、これらに挟まれ
た絶縁膜とで形成される単位面積当たりの静電容量は、
ゲート電極側がドレイン電極側よりも大きくなっている
ことが好ましい。このようにすることによって、ドレイ
ン側において電界制御電極の効き方を緩やかにし、理想
的な電界分布とすることができる。このため、高周波特
性の低下を最小限に抑えつつ、耐圧特性を効果的に向上
させることができる。
【００２７】ここで、上記静電容量の大きさは式（３）
のように表される。 Ｃ＝εＳ／ｄ （３） （Ｃ：容量 ε：誘電率 Ｓ：電極面積 ｄ：電極間距
離） したがって、上述の電界効果型トランジスタの構成とし
て、ゲート電極から遠ざかるにつれて、電極間距離ｄ、
電極面積Ｓ、または誘電率εのいずれかを変化させた構
成が考えられる。具体的には、以下のものが挙げられ
る。 電界制御電極直下の絶縁膜の厚みが、ゲート電極側が
ドレイン電極側よりも薄くなっている電界効果型トラン
ジスタ。この構成は、 電極間距離ｄを変化させること
により静電容量の値を変化させたものである。 電界制御電極のドレイン電極側の部分に一または二以
上の孔が形成されている電界効果型トランジスタ。この
構成は、電極面積Ｓを変化させることにより静電容量の
値を変化させたものである。このような構造の電界制御
電極の例を図５（ｃ）に示す。この構成における「孔」
とは電界制御電極を貫通する穴をいい、いかなる形状で
あってもよい。また、「ドレイン電極側の部分」とは、
図５（ｃ）のように電界制御電極を上方からみたときの
ドレイン側の縁に沿った部分をいう。 電界制御電極のドレイン電極側の端部が櫛歯形状を有
する電界効果型トランジスタ。この構成は、電極面積Ｓ
を変化させることにより静電容量の値を変化させたもの
である。ここで、櫛歯形状とは電界制御電極の縁の部分
が、例えば図５（ａ）、（ｂ）のように入り組んだ形状
となっていることをいう。ただし図面に示した例に限定
されるものではなく、電極の実質面積がドレイン電極側
で狭くなるように縁の部分が入り組んだ形状となってい
ればよい。 電界制御電極直下の絶縁膜の誘電率が、ゲート電極側
から遠ざかるにつれて低くなっている電界効果型トラン
ジスタ。この構成は、誘電率εを変化させることにより
静電容量の値を変化させたものである。
のように表される。 Ｃ＝εＳ／ｄ （３） （Ｃ：容量 ε：誘電率 Ｓ：電極面積 ｄ：電極間距
離） したがって、上述の電界効果型トランジスタの構成とし
て、ゲート電極から遠ざかるにつれて、電極間距離ｄ、
電極面積Ｓ、または誘電率εのいずれかを変化させた構
成が考えられる。具体的には、以下のものが挙げられ
る。 電界制御電極直下の絶縁膜の厚みが、ゲート電極側が
ドレイン電極側よりも薄くなっている電界効果型トラン
ジスタ。この構成は、 電極間距離ｄを変化させること
により静電容量の値を変化させたものである。 電界制御電極のドレイン電極側の部分に一または二以
上の孔が形成されている電界効果型トランジスタ。この
構成は、電極面積Ｓを変化させることにより静電容量の
値を変化させたものである。このような構造の電界制御
電極の例を図５（ｃ）に示す。この構成における「孔」
とは電界制御電極を貫通する穴をいい、いかなる形状で
あってもよい。また、「ドレイン電極側の部分」とは、
図５（ｃ）のように電界制御電極を上方からみたときの
ドレイン側の縁に沿った部分をいう。 電界制御電極のドレイン電極側の端部が櫛歯形状を有
する電界効果型トランジスタ。この構成は、電極面積Ｓ
を変化させることにより静電容量の値を変化させたもの
である。ここで、櫛歯形状とは電界制御電極の縁の部分
が、例えば図５（ａ）、（ｂ）のように入り組んだ形状
となっていることをいう。ただし図面に示した例に限定
されるものではなく、電極の実質面積がドレイン電極側
で狭くなるように縁の部分が入り組んだ形状となってい
ればよい。 電界制御電極直下の絶縁膜の誘電率が、ゲート電極側
から遠ざかるにつれて低くなっている電界効果型トラン
ジスタ。この構成は、誘電率εを変化させることにより
静電容量の値を変化させたものである。
【００２８】また、本発明の電界効果型トランジスタに
おいて、絶縁膜は、酸化タンタル（Ｔａ2Ｏ5）、チタン
酸ストロンチウム（ＳｒＴｉＯ3）、チタン酸バリウム
（ＢａＴｉＯ3）、チタン酸バリウム・ストロンチウム
（ＢａxＳｒ1-xＴｉＯ3（０＜ｘ＜１））、タンタル酸
ビスマス・ストロンチウム（ＳｒＢｉ2Ｔａ2Ｏ9）より
選ばれるいずれかの高誘電率膜であることが好ましい。
このような高誘電率膜を用いれば、絶縁膜をある程度厚
膜とすることができ、絶縁膜の破壊や電流リークを防止
することができる。上記の材料からなる絶縁膜とした場
合、絶縁膜の厚みは、好ましくは５０〜１０００ｎｍ、
さらに好ましくは１００〜３００ｎｍとする。このよう
な範囲とすることで、良好な高周波特性を維持しつつ耐
圧特性を改善することができる。
おいて、絶縁膜は、酸化タンタル（Ｔａ2Ｏ5）、チタン
酸ストロンチウム（ＳｒＴｉＯ3）、チタン酸バリウム
（ＢａＴｉＯ3）、チタン酸バリウム・ストロンチウム
（ＢａxＳｒ1-xＴｉＯ3（０＜ｘ＜１））、タンタル酸
ビスマス・ストロンチウム（ＳｒＢｉ2Ｔａ2Ｏ9）より
選ばれるいずれかの高誘電率膜であることが好ましい。
このような高誘電率膜を用いれば、絶縁膜をある程度厚
膜とすることができ、絶縁膜の破壊や電流リークを防止
することができる。上記の材料からなる絶縁膜とした場
合、絶縁膜の厚みは、好ましくは５０〜１０００ｎｍ、
さらに好ましくは１００〜３００ｎｍとする。このよう
な範囲とすることで、良好な高周波特性を維持しつつ耐
圧特性を改善することができる。
【００２９】本発明の電界効果型トランジスタにおい
て、電界制御電極の下にフロート電極を設けることもで
きる。このようにすることによって、電界制御電極に対
する印加をオフにしたときでもフロート電極に電子が保
持され、ゲート電極のドレイン側エッジ部の電界集中が
分散・緩和される。
て、電界制御電極の下にフロート電極を設けることもで
きる。このようにすることによって、電界制御電極に対
する印加をオフにしたときでもフロート電極に電子が保
持され、ゲート電極のドレイン側エッジ部の電界集中が
分散・緩和される。
【００３０】本発明の電界効果型トランジスタにおい
て、電界制御電極を複数設けることもできる。このよう
にすることによって、電界集中をより効率的に緩和する
ことができる。この場合、各電界制御電極に印加する電
圧は、同じであっても異なっていてもよい。例えば、す
べての電界制御電極をゲート電極と接続し同電位とする
ことができる。また、複数の電界制御電極のうち、ゲー
ト電極に最も近いものをゲート電極と同電位にし、それ
以外のものの一部をソース電極と同電位とすることもで
きる。このようにすることによってゲート−ドレイン間
容量を低減することができる。また、複数の電界制御電
極に印加される電圧をダイナミックに変動させてもよ
い。
て、電界制御電極を複数設けることもできる。このよう
にすることによって、電界集中をより効率的に緩和する
ことができる。この場合、各電界制御電極に印加する電
圧は、同じであっても異なっていてもよい。例えば、す
べての電界制御電極をゲート電極と接続し同電位とする
ことができる。また、複数の電界制御電極のうち、ゲー
ト電極に最も近いものをゲート電極と同電位にし、それ
以外のものの一部をソース電極と同電位とすることもで
きる。このようにすることによってゲート−ドレイン間
容量を低減することができる。また、複数の電界制御電
極に印加される電圧をダイナミックに変動させてもよ
い。
【００３１】また電界制御電極を複数設ける場合、各々
の電界制御電極直下の絶縁膜の誘電率が、ゲート電極側
から遠ざかるにつれて低くなっている構成とすることも
できる。このようにすることによって、ドレイン側にお
いて電界制御電極の効き方を緩やかにし、理想的な電界
分布とすることができる。このため、高周波特性の低下
を最小限に抑えつつ、耐圧特性を効果的に向上させるこ
とができる。
の電界制御電極直下の絶縁膜の誘電率が、ゲート電極側
から遠ざかるにつれて低くなっている構成とすることも
できる。このようにすることによって、ドレイン側にお
いて電界制御電極の効き方を緩やかにし、理想的な電界
分布とすることができる。このため、高周波特性の低下
を最小限に抑えつつ、耐圧特性を効果的に向上させるこ
とができる。
【００３２】本発明の電界効果型トランジスタにおい
て、ゲート電極とドレイン電極との間の距離は、ゲート
電極とソース電極との間の距離よりも長いことが好まし
い。いわゆるオフセット構造を呼ばれるものであり、ゲ
ート電極のドレイン側エッジ部の電界集中をより効果的
に分散、緩和することができる。また電界制御電極を形
成しやすくなるという製造上の利点もある。また本発明
の電界効果型トランジスタは、リセス構造を有すること
が好ましい。このようにすることによってゲート電極の
ドレイン側エッジ部の電界集中をより効果的に分散・緩
和することができる。
て、ゲート電極とドレイン電極との間の距離は、ゲート
電極とソース電極との間の距離よりも長いことが好まし
い。いわゆるオフセット構造を呼ばれるものであり、ゲ
ート電極のドレイン側エッジ部の電界集中をより効果的
に分散、緩和することができる。また電界制御電極を形
成しやすくなるという製造上の利点もある。また本発明
の電界効果型トランジスタは、リセス構造を有すること
が好ましい。このようにすることによってゲート電極の
ドレイン側エッジ部の電界集中をより効果的に分散・緩
和することができる。
【００３３】本発明の電界効果型トランジスタにおい
て、基板やチャネル層の構成材料としてＧａＡｓをはじ
めとするIII−Ｖ族化合物半導体を用いることができ
る。III−Ｖ族化合物半導体には、ＧａＡｓ、ＡｌＧａ
Ａｓ、ＩｎＰ、ＧａＩｎＡｓＰなどがある。III−V族化
合物半導体からなる材料を用いることで、高速かつ高出
力の電界効果型トランジスタが実現される。
て、基板やチャネル層の構成材料としてＧａＡｓをはじ
めとするIII−Ｖ族化合物半導体を用いることができ
る。III−Ｖ族化合物半導体には、ＧａＡｓ、ＡｌＧａ
Ａｓ、ＩｎＰ、ＧａＩｎＡｓＰなどがある。III−V族化
合物半導体からなる材料を用いることで、高速かつ高出
力の電界効果型トランジスタが実現される。
【００３４】本発明の電界効果型トランジスタは、たと
えば増幅回路または発振回路を構成する素子として用い
られる。このような用途では良好な高周波特性が必要と
されるため、本発明のＦＥＴの特徴が最大限に活かされ
る。
えば増幅回路または発振回路を構成する素子として用い
られる。このような用途では良好な高周波特性が必要と
されるため、本発明のＦＥＴの特徴が最大限に活かされ
る。
【００３５】以下、図面を参照して本発明の好ましい実
施の形態について、さらに説明する。
施の形態について、さらに説明する。
【００３６】（第１の実施の形態）第１の実施の形態を
図１に示す。この実施の形態は、ゲート電極５とドレイ
ン電極８との間に、チャンネル層２の上部に絶縁膜６を
介して電界制御電極９が形成された例である。ゲート電
極５は、ソース電極７およびドレイン電極８の間に配置
され、チャンネル層２とショットキ接合している。電界
制御電極９は、図のように、ゲート電極５とドレイン電
極８との間の、これらの電極の存在しない領域に形成さ
れる。すなわち、電界制御電極９は、ソース電極７やド
レイン電極８をオーバーラップしないように形成され
る。この電界制御電極９を設けることにより、ゲート電
極５下端に発生する電界集中が分散・緩和され、耐圧特
性が向上する。また、電界制御電極９は、ゲート電極５
やドレイン電極８とオーバーラップする部分を有しない
ため、図１１に示した従来技術のような、電界制御電極
９下の寄生容量の問題が生じない。
図１に示す。この実施の形態は、ゲート電極５とドレイ
ン電極８との間に、チャンネル層２の上部に絶縁膜６を
介して電界制御電極９が形成された例である。ゲート電
極５は、ソース電極７およびドレイン電極８の間に配置
され、チャンネル層２とショットキ接合している。電界
制御電極９は、図のように、ゲート電極５とドレイン電
極８との間の、これらの電極の存在しない領域に形成さ
れる。すなわち、電界制御電極９は、ソース電極７やド
レイン電極８をオーバーラップしないように形成され
る。この電界制御電極９を設けることにより、ゲート電
極５下端に発生する電界集中が分散・緩和され、耐圧特
性が向上する。また、電界制御電極９は、ゲート電極５
やドレイン電極８とオーバーラップする部分を有しない
ため、図１１に示した従来技術のような、電界制御電極
９下の寄生容量の問題が生じない。
【００３７】電界制御電極９の材質は、たとえばタング
ステンシリサイド（ＷＳｉ）、アルミ、金、チタン／白
金／金などを用いることができる。
ステンシリサイド（ＷＳｉ）、アルミ、金、チタン／白
金／金などを用いることができる。
【００３８】電界制御電極９は、たとえば、全面に金属
膜を蒸着した後、フォトレジストをマスクとしてイオン
ミリングにより不要箇所を除去するという方法により形
成することができる。
膜を蒸着した後、フォトレジストをマスクとしてイオン
ミリングにより不要箇所を除去するという方法により形
成することができる。
【００３９】この例では、いわゆるオフセット構造を有
しており、ゲート電極５とドレイン電極８との間の距離
が、ゲート電極５とソース電極７との間の距離よりも長
くなっている。このような構造をとることにより、ゲー
ト電極５下端の電界集中がより有効に緩和される。ま
た、電界制御電極９を形成しやすいという製造上の利点
もある。
しており、ゲート電極５とドレイン電極８との間の距離
が、ゲート電極５とソース電極７との間の距離よりも長
くなっている。このような構造をとることにより、ゲー
ト電極５下端の電界集中がより有効に緩和される。ま
た、電界制御電極９を形成しやすいという製造上の利点
もある。
【００４０】（第２の実施の形態）リセス構造を有する
ＦＥＴの例を図３（ｈ）に示す。ソース電極７およびド
レイン電極８は、コンタクト層３にオーミック接触する
ように形成されている。
ＦＥＴの例を図３（ｈ）に示す。ソース電極７およびド
レイン電極８は、コンタクト層３にオーミック接触する
ように形成されている。
【００４１】リセス構造をとることによってもゲート電
極５下端の電界集中が緩和される。このため、リセス構
造のＦＥＴに電界制御電極９を設けた場合、リセス構造
と電界制御電極９の相乗効果により、さらに効果的に電
界集中が分散・緩和され、耐圧特性が向上する。
極５下端の電界集中が緩和される。このため、リセス構
造のＦＥＴに電界制御電極９を設けた場合、リセス構造
と電界制御電極９の相乗効果により、さらに効果的に電
界集中が分散・緩和され、耐圧特性が向上する。
【００４２】なお、この実施の形態は２段リセスの例で
あるが、１段リセスとして、ゲート電極直下のリセスを
取り除いた構造とすることもできる。
あるが、１段リセスとして、ゲート電極直下のリセスを
取り除いた構造とすることもできる。
【００４３】（第３の実施の形態）第３の実施の形態を
図４に示す。この実施の形態では、電界制御電極９が段
差形状の絶縁膜６上に形成されている。電界制御電極９
直下の絶縁膜６の厚みは、ゲート電極５側がドレイン電
極８側よりも薄くなっている。このため、電界制御電極
９と、基板の表面と、これらに挟まれた絶縁膜６とで形
成される単位面積当たりの静電容量は、ドレイン側より
もゲート側の方が大きくなっている。このため、ゲート
電極５下端に発生する電界集中がより効果的に分散・緩
和され、耐圧特性がさらに向上する。
図４に示す。この実施の形態では、電界制御電極９が段
差形状の絶縁膜６上に形成されている。電界制御電極９
直下の絶縁膜６の厚みは、ゲート電極５側がドレイン電
極８側よりも薄くなっている。このため、電界制御電極
９と、基板の表面と、これらに挟まれた絶縁膜６とで形
成される単位面積当たりの静電容量は、ドレイン側より
もゲート側の方が大きくなっている。このため、ゲート
電極５下端に発生する電界集中がより効果的に分散・緩
和され、耐圧特性がさらに向上する。
【００４４】（第４の実施の形態）第４の実施の形態を
図５に示す。
図５に示す。
【００４５】この実施の形態は、電界制御電極９を種々
の形状としたものである。図５（ａ）および（ｂ）は、
電界制御電極９のドレイン側の端部を櫛歯形状としたも
のであり、（ｃ）は、電界制御電極９のドレイン側の部
分に複数の孔を設けたものである。いずれの形状も、式
（３） Ｃ＝εＳ／ｄ （３） （Ｃ：容量 ε：誘電率 Ｓ：電極面積 ｄ：電極間距
離）において、ドレイン側の電極面積Ｓを小さくするこ
とで、電界制御電極９直下の単位面積当たりの静電容量
が、ゲート側よりもドレイン側の方が小さくなるように
したものである。このようにすることによって、前述の
第３の実施の形態についての説明で述べたのと同様に、
ゲート電極５下端に発生する電界集中が、より効果的に
分散・緩和される。
の形状としたものである。図５（ａ）および（ｂ）は、
電界制御電極９のドレイン側の端部を櫛歯形状としたも
のであり、（ｃ）は、電界制御電極９のドレイン側の部
分に複数の孔を設けたものである。いずれの形状も、式
（３） Ｃ＝εＳ／ｄ （３） （Ｃ：容量 ε：誘電率 Ｓ：電極面積 ｄ：電極間距
離）において、ドレイン側の電極面積Ｓを小さくするこ
とで、電界制御電極９直下の単位面積当たりの静電容量
が、ゲート側よりもドレイン側の方が小さくなるように
したものである。このようにすることによって、前述の
第３の実施の形態についての説明で述べたのと同様に、
ゲート電極５下端に発生する電界集中が、より効果的に
分散・緩和される。
【００４６】（第５の実施の形態）第５の実施の形態を
図６に示す。この実施の形態は、電界制御電極９直下の
絶縁膜に高誘電率膜１１を用いたものである。高誘電率
膜１１の材料としては、酸化タンタル（Ｔａ2Ｏ5）、チ
タン酸ストロンチウム（ＳｒＴｉＯ3）、チタン酸バリ
ウム（ＢａＴｉＯ3）、チタン酸バリウム・ストロンチ
ウム（ＢａxＳｒ1-xＴｉＯ3（０＜ｘ＜１））、タンタ
ル酸ビスマス・ストロンチウム（ＳｒＢｉ2Ｔａ2Ｏ9）
より選ばれるいずれかの材料が好ましい。
図６に示す。この実施の形態は、電界制御電極９直下の
絶縁膜に高誘電率膜１１を用いたものである。高誘電率
膜１１の材料としては、酸化タンタル（Ｔａ2Ｏ5）、チ
タン酸ストロンチウム（ＳｒＴｉＯ3）、チタン酸バリ
ウム（ＢａＴｉＯ3）、チタン酸バリウム・ストロンチ
ウム（ＢａxＳｒ1-xＴｉＯ3（０＜ｘ＜１））、タンタ
ル酸ビスマス・ストロンチウム（ＳｒＢｉ2Ｔａ2Ｏ9）
より選ばれるいずれかの材料が好ましい。
【００４７】図では基板全面に高誘電率膜１１が形成さ
れているが、電界制御電極９直下の部分にのみ高誘電率
膜１１を形成してもよい。このようにすることによっ
て、ＦＥＴの高周波特性の低下を最小限に抑えることが
できる。
れているが、電界制御電極９直下の部分にのみ高誘電率
膜１１を形成してもよい。このようにすることによっ
て、ＦＥＴの高周波特性の低下を最小限に抑えることが
できる。
【００４８】（第６の実施の形態）第６の実施の形態を
図８（ｉ）に示す。この実施の形態は、電界制御電極９
の下にフロート電極９１を設けたものである。電界制御
電極９の下にフロート電極９１を設けることで、電界制
御電極に対する電圧印加をオフにしたときでも、ゲート
電極のドレイン側エッジ部の電界集中が分散・緩和され
る。印加オフ時にもフロート電極９１に電子が保持され
るからである。
図８（ｉ）に示す。この実施の形態は、電界制御電極９
の下にフロート電極９１を設けたものである。電界制御
電極９の下にフロート電極９１を設けることで、電界制
御電極に対する電圧印加をオフにしたときでも、ゲート
電極のドレイン側エッジ部の電界集中が分散・緩和され
る。印加オフ時にもフロート電極９１に電子が保持され
るからである。
【００４９】（第７の実施の形態）第７の実施の形態を
図９に示す。この実施の形態は、電界制御電極９を複数
設けた例である。電界制御電極９を複数設けることによ
り、ゲート電極のドレイン側エッジ部に発生する電界集
中が、より効果的に分散・緩和される。各電界制御電極
に印加する電圧は、同じであっても異なっていてもよ
い。例えば、すべての電界制御電極をゲート電極と接続
し同電位とすることができる。また、複数の電界制御電
極のうち、ゲート電極に最も近いものをゲート電極と同
電位にし、それ以外のものの一部をソース電極と同電位
とすることができる。このようにすることによってゲー
ト−ドレイン間容量を低減することができる。また、複
数の電界制御電極に印加される電圧をダイナミックに変
動させてもよい。
図９に示す。この実施の形態は、電界制御電極９を複数
設けた例である。電界制御電極９を複数設けることによ
り、ゲート電極のドレイン側エッジ部に発生する電界集
中が、より効果的に分散・緩和される。各電界制御電極
に印加する電圧は、同じであっても異なっていてもよ
い。例えば、すべての電界制御電極をゲート電極と接続
し同電位とすることができる。また、複数の電界制御電
極のうち、ゲート電極に最も近いものをゲート電極と同
電位にし、それ以外のものの一部をソース電極と同電位
とすることができる。このようにすることによってゲー
ト−ドレイン間容量を低減することができる。また、複
数の電界制御電極に印加される電圧をダイナミックに変
動させてもよい。
【００５０】（第８の実施の形態）第８の実施の形態を
図１０に示す。この実施の形態は、ゲート電極５とソー
ス電極７との間にサブ電極１３を設けた例である。
図１０に示す。この実施の形態は、ゲート電極５とソー
ス電極７との間にサブ電極１３を設けた例である。
【００５１】この実施形態では、電界制御電極９はゲー
ト電極５と接続され、耐圧特性が向上する。
ト電極５と接続され、耐圧特性が向上する。
【００５２】またサブ電極１３はドレイン電極８と接続
され、プラスの電圧が印加される。これによりサブ電極
１３直下の領域は低抵抗となって電流が流れやすくな
り、素子の高効率化を図ることができる。
され、プラスの電圧が印加される。これによりサブ電極
１３直下の領域は低抵抗となって電流が流れやすくな
り、素子の高効率化を図ることができる。
【００５３】このように電界制御電極９とサブ電極１３
の両方を設けることにより、高い相互コンダクタンスお
よび低いＯＮ抵抗を有しながら良好な耐圧特性を示すＦ
ＥＴを得ることができる。なお、本実施形態では電界制
御電極とサブ電極の両方を設けているが、サブ電極のみ
を設けてもよい。この場合、素子の高効率化を図ること
ができる。
の両方を設けることにより、高い相互コンダクタンスお
よび低いＯＮ抵抗を有しながら良好な耐圧特性を示すＦ
ＥＴを得ることができる。なお、本実施形態では電界制
御電極とサブ電極の両方を設けているが、サブ電極のみ
を設けてもよい。この場合、素子の高効率化を図ること
ができる。
【００５４】
【実施例】（実施例１）本実施例のＦＥＴは、図３
（ｈ）に示すように、リセス構造を有し、ゲート電極５
とドレイン電極８との間に電界制御電極９が設けられて
いる。以下、図２、３を参照して本実施例のＦＥＴの製
造方法について説明する。
（ｈ）に示すように、リセス構造を有し、ゲート電極５
とドレイン電極８との間に電界制御電極９が設けられて
いる。以下、図２、３を参照して本実施例のＦＥＴの製
造方法について説明する。
【００５５】まず、半絶縁性ＧａＡｓ基板１上にＭＢＥ
法により、Ｓｉを２×１０17ｃｍ-3ドープしたＮ型Ｇａ
Ａｓチャンネル層２（厚さ２３０ｎｍ）、Ｓｉを５×１
０17ｃｍ-3ドープしたＮ型ＧａＡｓコンタクト層３（厚
さ１５０ｎｍ）を成長させる（図２（ａ））。
法により、Ｓｉを２×１０17ｃｍ-3ドープしたＮ型Ｇａ
Ａｓチャンネル層２（厚さ２３０ｎｍ）、Ｓｉを５×１
０17ｃｍ-3ドープしたＮ型ＧａＡｓコンタクト層３（厚
さ１５０ｎｍ）を成長させる（図２（ａ））。
【００５６】つぎにレジスト（図示せず）をマスクとし
て硫酸系または燐酸系の水溶液を用いて、コンタクト層
３をウェットエッチングし、リセスを形成する（図２
（ｂ））。
て硫酸系または燐酸系の水溶液を用いて、コンタクト層
３をウェットエッチングし、リセスを形成する（図２
（ｂ））。
【００５７】つづいてＣＶＤ法により厚さ２００ｎｍの
ＳｉＯ2からなる絶縁膜４を全面に堆積した後、ゲート
電極形成箇所の絶縁膜４をＣＨＦ3またはＳＦ6を用いて
ドライエッチングする（図２（ｃ））。次いで絶縁膜４
をマスクとして電極形成箇所のチャネル層２を３０ｎｍ
程度エッチングする（図２（ｄ））。
ＳｉＯ2からなる絶縁膜４を全面に堆積した後、ゲート
電極形成箇所の絶縁膜４をＣＨＦ3またはＳＦ6を用いて
ドライエッチングする（図２（ｃ））。次いで絶縁膜４
をマスクとして電極形成箇所のチャネル層２を３０ｎｍ
程度エッチングする（図２（ｄ））。
【００５８】次に、全面に１００ｎｍのＷＳｉ膜、１５
０ｎｍのＴｉＮ膜、１５ｎｍのＰｔ膜、４００ｎｍのＡ
ｕ膜、２５ｎｍのＴｉＮ膜をこの順でスパッタ蒸着す
る。その後、ゲート電極形成箇所にのみフォトレジスト
を設け、イオンミリングにより不要箇所を除去してゲー
ト電極５を形成する（図２（ｅ））。
０ｎｍのＴｉＮ膜、１５ｎｍのＰｔ膜、４００ｎｍのＡ
ｕ膜、２５ｎｍのＴｉＮ膜をこの順でスパッタ蒸着す
る。その後、ゲート電極形成箇所にのみフォトレジスト
を設け、イオンミリングにより不要箇所を除去してゲー
ト電極５を形成する（図２（ｅ））。
【００５９】次にＣＶＤ法により全面にＳｉＯ2からな
る絶縁膜６を１００ｎｍ堆積する（図３（ｆ））。この
絶縁膜６は、ＦＥＴ製作の全工程を通して半導体の表面
を保護し、デバイス特性のプロセスごとの変動を抑止す
る。
る絶縁膜６を１００ｎｍ堆積する（図３（ｆ））。この
絶縁膜６は、ＦＥＴ製作の全工程を通して半導体の表面
を保護し、デバイス特性のプロセスごとの変動を抑止す
る。
【００６０】次に、ドレイン電極形成箇所とゲート電極
５との間に電界制御電極９を形成する。まず全面に５０
ｎｍのＴｉ膜、３０ｎｍのＰｔ膜、２００ｎｍのＡｕ膜
をこの順で真空蒸着する。その後、所定箇所にフォトレ
ジストを設けイオンミリングにより不要箇所を除去する
ことにより電界制御電極を形成する（図３（ｇ））。
５との間に電界制御電極９を形成する。まず全面に５０
ｎｍのＴｉ膜、３０ｎｍのＰｔ膜、２００ｎｍのＡｕ膜
をこの順で真空蒸着する。その後、所定箇所にフォトレ
ジストを設けイオンミリングにより不要箇所を除去する
ことにより電界制御電極を形成する（図３（ｇ））。
【００６１】つづいて絶縁膜６の所定箇所をエッチング
してコンタクト層３を露出させ、８ｎｍのＮｉ膜、５０
ｎｍのＡｕＧｅ膜、２５０ｎｍのＡｕ膜をこの順で真空
蒸着し、ソース電極７とドレイン電極８とを形成し、Ｆ
ＥＴを完成する（図３（ｈ））。
してコンタクト層３を露出させ、８ｎｍのＮｉ膜、５０
ｎｍのＡｕＧｅ膜、２５０ｎｍのＡｕ膜をこの順で真空
蒸着し、ソース電極７とドレイン電極８とを形成し、Ｆ
ＥＴを完成する（図３（ｈ））。
【００６２】なお、本実施例ではチャンネル層２、コン
タクト層３をＭＢＥ法により形成したが、ＭＯＣＶＤ法
により形成することもできる。
タクト層３をＭＢＥ法により形成したが、ＭＯＣＶＤ法
により形成することもできる。
【００６３】（実施例２）本実施例は、実施例１のＦＥ
Ｔの電界制御電極９の形状を変化させたものである（図
５）。
Ｔの電界制御電極９の形状を変化させたものである（図
５）。
【００６４】フォトレジストをマスクとして所定の形状
にエッチングすることにより、図に示す種々の形状の電
界制御電極９を得ることができる。
にエッチングすることにより、図に示す種々の形状の電
界制御電極９を得ることができる。
【００６５】（実施例３）本実施例は、絶縁膜として高
誘電率材料のＴａ2Ｏ5を用いた例である。以下、図６を
参照して説明する。
誘電率材料のＴａ2Ｏ5を用いた例である。以下、図６を
参照して説明する。
【００６６】図中、ゲート−ドレイン間の領域に、プラ
ズマＣＶＤ法により厚さ５０ｎｍのＳｉＯ2からなる低
誘電率膜１２を形成した後、その上にスパッタ法により
厚さ２００ｎｍのＴａ2Ｏ5からなる高誘電率膜１１を形
成することにより、本実施例のＦＥＴを作製することが
できる。
ズマＣＶＤ法により厚さ５０ｎｍのＳｉＯ2からなる低
誘電率膜１２を形成した後、その上にスパッタ法により
厚さ２００ｎｍのＴａ2Ｏ5からなる高誘電率膜１１を形
成することにより、本実施例のＦＥＴを作製することが
できる。
【００６７】高誘電率材料を用いることで絶縁膜を厚く
することができ、保護膜の破壊や電流リークを防止する
ことができる。
することができ、保護膜の破壊や電流リークを防止する
ことができる。
【００６８】本実施例では全面に高誘電率膜１１が形成
されているが、電界制御電極９直下の部分にのみ形成し
てもよい。このようにすれば高周波特性の劣化を最小限
に抑えることができる。
されているが、電界制御電極９直下の部分にのみ形成し
てもよい。このようにすれば高周波特性の劣化を最小限
に抑えることができる。
【００６９】（実施例４）本実施例は、ゲート電極５と
ソース電極７との間にサブ電極９を設けた例である（図
１０）。絶縁膜６の厚みは１００ｎｍである。
ソース電極７との間にサブ電極９を設けた例である（図
１０）。絶縁膜６の厚みは１００ｎｍである。
【００７０】（実施例５）本実施例は、電界制御電極９
の下にフロート電極を設けたものである。以下、図７、
８を参照して本実施例のＦＥＴの製造方法について説明
する。
の下にフロート電極を設けたものである。以下、図７、
８を参照して本実施例のＦＥＴの製造方法について説明
する。
【００７１】まず、実施例１と同様にして、ＧａＡｓチ
ャンネル層２（厚さ２３０ｎｍ）、Ｎ型ＧａＡｓコンタ
クト層３（厚さ１５０ｎｍ）を成長させ（図７
（ａ））、リセスエッチングを行った後（図７
（ｂ））、ゲート電極５を形成する（図７（ｃ）〜
（ｅ））。
ャンネル層２（厚さ２３０ｎｍ）、Ｎ型ＧａＡｓコンタ
クト層３（厚さ１５０ｎｍ）を成長させ（図７
（ａ））、リセスエッチングを行った後（図７
（ｂ））、ゲート電極５を形成する（図７（ｃ）〜
（ｅ））。
【００７２】つづいて、プラズマＣＶＤ法により厚さ３
０ｎｍのＳｉＯ2からなる絶縁膜下層６３を全面に堆積
する（図８（ｆ））。
０ｎｍのＳｉＯ2からなる絶縁膜下層６３を全面に堆積
する（図８（ｆ））。
【００７３】次に、３０ｎｍのＴｉ膜、１５ｎｍのＰｔ
膜、１５０ｎｍのＡｕ膜をこの順で真空蒸着する。その
後、所定箇所にフォトレジストを形成し、イオンミリン
グにより不要箇所を除去してフロート電極９１を形成す
る。なお本実施例のフロート電極９１の幅は０．５μｍ
である（図８（ｇ））。
膜、１５０ｎｍのＡｕ膜をこの順で真空蒸着する。その
後、所定箇所にフォトレジストを形成し、イオンミリン
グにより不要箇所を除去してフロート電極９１を形成す
る。なお本実施例のフロート電極９１の幅は０．５μｍ
である（図８（ｇ））。
【００７４】つづいて、プラズマＣＶＤ法により厚さ８
０ｎｍのＳｉＯ2からなる絶縁膜上層６４を全面に堆積
する（図８（ｈ））。
０ｎｍのＳｉＯ2からなる絶縁膜上層６４を全面に堆積
する（図８（ｈ））。
【００７５】次に、ドレイン電極形成箇所とゲート電極
５との間に電界制御電極９を形成する。まず全面に５０
ｎｍのＴｉ膜、３０ｎｍのＰｔ膜、２００ｎｍのＡｕ膜
をこの順で真空蒸着する。その後、所定箇所にフォトレ
ジストを設けイオンミリングにより不要箇所を除去する
ことにより電界制御電極を形成する（図８（ｉ））。
５との間に電界制御電極９を形成する。まず全面に５０
ｎｍのＴｉ膜、３０ｎｍのＰｔ膜、２００ｎｍのＡｕ膜
をこの順で真空蒸着する。その後、所定箇所にフォトレ
ジストを設けイオンミリングにより不要箇所を除去する
ことにより電界制御電極を形成する（図８（ｉ））。
【００７６】つづいて絶縁膜６の所定箇所をエッチング
してコンタクト層３を露出させ、８ｎｍのＮｉ膜、５０
ｎｍのＡｕＧｅ膜、２５０ｎｍのＡｕ膜をこの順で真空
蒸着し、ソース電極７とドレイン電極８とを形成し、Ｆ
ＥＴを完成する。
してコンタクト層３を露出させ、８ｎｍのＮｉ膜、５０
ｎｍのＡｕＧｅ膜、２５０ｎｍのＡｕ膜をこの順で真空
蒸着し、ソース電極７とドレイン電極８とを形成し、Ｆ
ＥＴを完成する。
【００７７】（実施例６）本実施例は、電界制御電極９
を段差状に設けた例である（図４）。このような形状の
電界制御電極は、エッチングを繰り返し行うことで絶縁
膜６に段差を形成し、この上に金属膜を蒸着することに
より得られる。絶縁膜６の厚みは、ゲート電極側の端部
で１００ｎｍ、ドレイン電極側の端部で２００ｎｍであ
る。
を段差状に設けた例である（図４）。このような形状の
電界制御電極は、エッチングを繰り返し行うことで絶縁
膜６に段差を形成し、この上に金属膜を蒸着することに
より得られる。絶縁膜６の厚みは、ゲート電極側の端部
で１００ｎｍ、ドレイン電極側の端部で２００ｎｍであ
る。
【００７８】（実施例７）本実施例は、電界制御電極９
を複数設けた例である（図９）。本実施例において、ゲ
ート電極と、ドレイン側コンタクト層３のリセスとの間
の幅は３μｍであり、個々の電界制御電極の幅は０．５
μｍである。電界制御電極間の距離は０．３μｍであ
る。
を複数設けた例である（図９）。本実施例において、ゲ
ート電極と、ドレイン側コンタクト層３のリセスとの間
の幅は３μｍであり、個々の電界制御電極の幅は０．５
μｍである。電界制御電極間の距離は０．３μｍであ
る。
【００７９】
【発明の効果】以上説明したように、本発明のＦＥＴに
よれば、ゲート電極とドレイン電極との間に電界制御電
極が形成されているため、良好な高周波特性を維持しつ
つ、ゲート電極のドレイン側エッジ部の電界集中が緩和
され、耐圧特性が改善される。
よれば、ゲート電極とドレイン電極との間に電界制御電
極が形成されているため、良好な高周波特性を維持しつ
つ、ゲート電極のドレイン側エッジ部の電界集中が緩和
され、耐圧特性が改善される。
【００８０】また、ゲート電極とソース電極との間にサ
ブ電極を設けることにより、サブ電極直下のチャンネル
層の抵抗を低減でき、素子の高効率化を図ることができ
る。
ブ電極を設けることにより、サブ電極直下のチャンネル
層の抵抗を低減でき、素子の高効率化を図ることができ
る。
【図面の簡単な説明】
【図１】本発明の電界効果型トランジスタの断面図であ
る。
る。
【図２】本発明の電界効果型トランジスタの工程断面図
である。
である。
【図３】本発明の電界効果型トランジスタの工程断面図
である。
である。
【図４】本発明の電界効果型トランジスタの断面図であ
る。
る。
【図５】本発明の電界効果型トランジスタの断面図およ
び電界制御電極部分の上面図である。
び電界制御電極部分の上面図である。
【図６】本発明の電界効果型トランジスタの断面図であ
る。
る。
【図７】本発明の電界効果型トランジスタの工程断面図
である。
である。
【図８】本発明の電界効果型トランジスタの工程断面図
である。
である。
【図９】本発明の電界効果型トランジスタの断面図であ
る。
る。
【図１０】本発明の電界効果型トランジスタの断面図で
ある。
ある。
【図１１】従来の電界効果型トランジスタの断面図であ
る。
る。
【図１２】従来の電界効果型トランジスタにおけるゲー
ト下端の電界集中を説明するための図である。
ト下端の電界集中を説明するための図である。
１ ＧａＡｓ基板 ２ チャネル層 ３ コンタクト層 ４ 絶縁膜 ５ ゲート電極 ６ 絶縁膜 ７ ソース電極 ８ ドレイン電極 ９ 電界制御電極 １０ フロート電極 １１ 高誘電率膜 １２ 低誘電率膜 １３ サブ電極 ２０ カバー電極 ２１ 寄生容量 ６３ 絶縁膜下層 ６４ 絶縁膜上層 ９１ フロート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 麻埜 和則 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 三好 陽介 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 望月 康則 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 昭53−72475（ＪＰ，Ａ) 特開 平１−96966（ＪＰ，Ａ) 実開 昭54−109465（ＪＰ，Ｕ) 前田和夫著「ＶＬＳＩとＣＶＤ」（槇 書店）ｐｐ．211−219（1997．７．31発 行) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 H01L 21/338 H01L 27/095 H01L 29/778 H01L 29/80 H01L 29/808 H01L 29/812
Claims (15)
- 【請求項１】 リセス構造を有する電界効果型トランジ
スタであって、 表面にチャンネル層が形成された半導体基板と、 前記半導体基板上に離間して形成されたソース電極およ
びドレイン電極と、 前記ソース電極と前記ドレイン電極との間に配置され、
前記チャンネル層とショットキ接合したゲート電極とを
有し、 前記ゲート電極と前記ドレイン電極との間に、前記チャ
ンネル層の上部に絶縁膜を介して電界制御電極が形成さ
れ、 前記電界制御電極は、前記ゲート電極と同電位となって
おり、 前記電界制御電極と前記ドレイン電極とはオーバーラッ
プする部分を有しない ことを特徴とする電界効果型トラ
ンジスタ。 - 【請求項２】 前記電界制御電極と、前記チャンネル層
と、これらに挟まれた前記絶縁膜とで形成される単位面
積当たりの静電容量は、ゲート電極側がドレイン電極側
よりも大きくなっていることを特徴とする請求項１に記
載の電界効果型トランジスタ。 - 【請求項３】 前記電界制御電極直下の前記絶縁膜の厚
みは、ゲート電極側がドレイン電極側よりも薄いことを
特徴とする請求項１または２に記載の電界効果型トラン
ジスタ。 - 【請求項４】 前記電界制御電極のドレイン電極側の部
分に一または二以上の孔が形成されたことを特徴とする
請求項１乃至３いずれかに記載の電界効果型トランジス
タ。 - 【請求項５】 前記電界制御電極のドレイン電極側の端
部が櫛歯形状を有することを特徴とする請求項１乃至４
いずれかに記載の電界効果型トランジスタ。 - 【請求項６】 前記電界制御電極直下の前記絶縁膜の誘
電率が、前記ゲート電極側から遠ざかるにつれて低くな
っていることを特徴とする請求項１乃至５いずれかに記
載の電界効果型トランジスタ。 - 【請求項７】 前記絶縁膜が、酸化タンタル（Ｔａ
2Ｏ5）、チタン酸ストロンチウム（ＳｒＴｉＯ3）、チ
タン酸バリウム（ＢａＴｉＯ3）、チタン酸バリウム・
ストロンチウム（ＢａxＳｒ1-xＴｉＯ3（０＜ｘ＜
１））、タンタル酸ビスマス・ストロンチウム（ＳｒＢ
ｉ2Ｔａ2Ｏ9）より選ばれるいずれかの高誘電率膜であ
ることを特徴とする請求項１乃至６いずれかに記載の電
界効果型トランジスタ。 - 【請求項８】 前記電界制御電極の下にフロート電極が
設けられたことを特徴とする請求項１乃至７いずれかに
記載の電界効果型トランジスタ。 - 【請求項９】 前記電界制御電極が複数設けられたこと
を特徴とする請求項１乃至８いずれかに記載の電界効果
型トランジスタ。 - 【請求項１０】 前記電界制御電極が複数設けられ、各
々の電界制御電極直下の絶縁膜の誘電率は、前記ゲート
電極側から遠ざかるにつれて低くなっていることを特徴
とする請求項１乃至８いずれかに記載の電界効果型トラ
ンジスタ。 - 【請求項１１】 前記ゲート電極と前記ソース電極との
間に、前記チャンネル層の上部に絶縁膜を介してサブ電
極がさらに設けられたことを特徴とする請求項１乃至１
０いずれかに記載の電界効果型トランジスタ。 - 【請求項１２】 表面にチャンネル層が形成された半導
体基板と、 前記半導体基板上に離間して形成されたソース電極およ
びドレイン電極と、 前記ソース電極と前記ドレイン電極との間に配置され、
前記チャンネル層とショットキ接合したゲート電極とを
有し、 前記ゲート電極と前記ソース電極との間に、前記チャン
ネル層の上部に絶縁膜を介してサブ電極が形成されたこ
とを特徴とする電界効果型トランジスタ。 - 【請求項１３】 前記ゲート電極と前記ドレイン電極と
の間の距離は、前記ゲート電極と前記ソース電極との間
の距離よりも長いことを特徴とする請求項１乃至１２い
ずれかに記載の電界効果型トランジスタ。 - 【請求項１４】 前記チャネル層は、III−V族化合物半
導体からなることを特徴とする請求項１乃至１３いずれ
かに記載の電界効果型トランジスタ。 - 【請求項１５】 増幅回路または発振回路を構成する請
求項１乃至１４いずれかに記載の電界効果型トランジス
タ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10168602A JP3111985B2 (ja) | 1998-06-16 | 1998-06-16 | 電界効果型トランジスタ |
| US09/326,702 US6100571A (en) | 1998-06-16 | 1999-06-07 | Fet having non-overlapping field control electrode between gate and drain |
| CNB991109244A CN1162917C (zh) | 1998-06-16 | 1999-06-16 | 场效应晶体管 |
| KR1019990022512A KR100342895B1 (ko) | 1998-06-16 | 1999-06-16 | 전계 효과 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10168602A JP3111985B2 (ja) | 1998-06-16 | 1998-06-16 | 電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000003919A JP2000003919A (ja) | 2000-01-07 |
| JP3111985B2 true JP3111985B2 (ja) | 2000-11-27 |
Family
ID=15871110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10168602A Expired - Fee Related JP3111985B2 (ja) | 1998-06-16 | 1998-06-16 | 電界効果型トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6100571A (ja) |
| JP (1) | JP3111985B2 (ja) |
| KR (1) | KR100342895B1 (ja) |
| CN (1) | CN1162917C (ja) |
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| Publication number | Publication date |
|---|---|
| JP2000003919A (ja) | 2000-01-07 |
| US6100571A (en) | 2000-08-08 |
| KR100342895B1 (ko) | 2002-07-02 |
| CN1242608A (zh) | 2000-01-26 |
| KR20000006218A (ko) | 2000-01-25 |
| CN1162917C (zh) | 2004-08-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080922 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080922 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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