JP3180776B2 - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H—ELECTRICITY
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
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Description
【０００１】
【発明の属する技術分野】本発明は、移動通信、衛星通
信、及び衛星放送等のマイクロ波領域で動作するショッ
トキ・ゲート電界効果トランジスタに関する。
信、及び衛星放送等のマイクロ波領域で動作するショッ
トキ・ゲート電界効果トランジスタに関する。
【０００２】
【従来の技術】化合物半導体はＳｉに較べて大きな電子
移動度を有しており、例えばＧａＡｓの電子速度はＳｉ
に比較して低電界では約６倍、高電界では２〜３倍大き
い。この電子の高速性を利用して、高速デジタル回路素
子あるいは高周波アナログ回路素子としての応用が進ん
でいる。
移動度を有しており、例えばＧａＡｓの電子速度はＳｉ
に比較して低電界では約６倍、高電界では２〜３倍大き
い。この電子の高速性を利用して、高速デジタル回路素
子あるいは高周波アナログ回路素子としての応用が進ん
でいる。
【０００３】しかし、化合物半導体を用いた電界効果型
トランジスタは、ゲート電極が基板のチャネル層とショ
ットキ接合しているため、ゲート電極のドレイン側の下
端（図１４囲み部）に電界が集中し、破壊の原因となる
ことがあった。このことは、大信号動作を必要とする高
出力電界効果型トランジスタの場合、特に大きな問題と
なる。
トランジスタは、ゲート電極が基板のチャネル層とショ
ットキ接合しているため、ゲート電極のドレイン側の下
端（図１４囲み部）に電界が集中し、破壊の原因となる
ことがあった。このことは、大信号動作を必要とする高
出力電界効果型トランジスタの場合、特に大きな問題と
なる。
【０００４】そこで、このゲート電極のドレイン側エッ
ジ部の電界集中を防止し、耐圧特性の向上を図る試みが
従来から検討されていた。
ジ部の電界集中を防止し、耐圧特性の向上を図る試みが
従来から検討されていた。
【０００５】そのひとつに、ゲート電極に庇部（以下、
適宜、フィールドプレート部という）を設け、この下に
ＳｉＯ2からなる誘電体膜を形成する試みがある。図１
２は特開昭６３−８７７７３号公報に開示された電界効
果型トランジスタの概略構造であり、ゲート電極３３の
下のドレイン側の部分に誘電体膜３４が埋め込まれた構
成となっている。このような誘電体膜を設けることによ
って、ゲート電極３３のドレイン側エッジに生じる電界
の集中が抑えられるとされている。
適宜、フィールドプレート部という）を設け、この下に
ＳｉＯ2からなる誘電体膜を形成する試みがある。図１
２は特開昭６３−８７７７３号公報に開示された電界効
果型トランジスタの概略構造であり、ゲート電極３３の
下のドレイン側の部分に誘電体膜３４が埋め込まれた構
成となっている。このような誘電体膜を設けることによ
って、ゲート電極３３のドレイン側エッジに生じる電界
の集中が抑えられるとされている。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
技術では、充分な電界緩和効果を得るためには誘電体膜
を薄くしなければならず、これによりフィールドプレー
ト部、チャネル層、およびこれらに挟まれた誘電体膜で
形成される静電容量の値を大きくする必要があった。と
ころが誘電体膜の膜厚を薄くした場合、誘電体膜が破壊
したり電流リークが発生するなどの問題があった。
技術では、充分な電界緩和効果を得るためには誘電体膜
を薄くしなければならず、これによりフィールドプレー
ト部、チャネル層、およびこれらに挟まれた誘電体膜で
形成される静電容量の値を大きくする必要があった。と
ころが誘電体膜の膜厚を薄くした場合、誘電体膜が破壊
したり電流リークが発生するなどの問題があった。
【０００７】また、誘電体膜を薄くすることにも一定の
限界があるため、静電容量の値の上限も自ずと存在す
る。このため、充分な電界緩和効果を生じさせるために
は、フィールドプレート部の長さを一定以上、例えばゲ
ート長程度にとる必要があり、利得特性の低下が問題と
なる。さらにこの場合、高周波特性が著しく低下し、使
用用途によってはこれが大きな問題となる。
限界があるため、静電容量の値の上限も自ずと存在す
る。このため、充分な電界緩和効果を生じさせるために
は、フィールドプレート部の長さを一定以上、例えばゲ
ート長程度にとる必要があり、利得特性の低下が問題と
なる。さらにこの場合、高周波特性が著しく低下し、使
用用途によってはこれが大きな問題となる。
【０００８】本発明は、上記従来技術の有する課題を解
決し、高い耐圧特性と、良好な利得特性、さらには良好
な高周波特性を兼ね備えた電界効果型トランジスタを提
供することを目的とする。
決し、高い耐圧特性と、良好な利得特性、さらには良好
な高周波特性を兼ね備えた電界効果型トランジスタを提
供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決する本発
明によれば、以下の電界効果型トランジスタが提供され
る。 ［１］表面にチャネル層が形成された半導体基板と、前
記半導体基板上に離間して形成されたソース電極および
ドレイン電極と、前記ソース電極と前記ドレイン電極と
の間に配置され、前記チャネル層とショットキ接合した
ゲート電極とを有し、前記ゲート電極は、ドレイン電極
側に庇状のフィールドプレート部を備え、前記フィール
ドプレート部と前記チャネル層との間に、比誘電率８以
上の高誘電体材料からなる誘電体膜が設けられ、前記フ
ィールドプレート部と、前記チャネル層と、これらに挟
まれた前記誘電体膜とで形成される単位面積あたりの静
電容量は、ゲート電極から遠ざかるにつれて小さくなっ
ていることを特徴とする電界効果型トランジスタ。 ［２］表面にチャネル層が形成された半導体基板と、前
記半導体基板上に離間して形成されたソース電極および
ドレイン電極と、前記ソース電極と前記ドレイン電極と
の間に配置され、前記チャネル層とショットキ接合した
ゲート電極とを有し、前記ゲート電極は、ドレイン電極
側に庇状のフィールドプレート部を備え、前記フィール
ドプレート部と前記チャネル層との間に、比誘電率８以
上の高誘電体材料からなる誘電体膜が設けられ、前記フ
ィールドプレート部直下の前記誘電体膜の厚みは、ゲー
ト電極側がドレイン電極側よりも薄いことを特徴とする
電界効果型トランジスタ。 ［３］表面にチャネル層が形成された半導体基板と、前
記半導体基板上に離間して形成されたソース電極および
ドレイン電極と、前記ソース電極と前記ドレイン電極と
の間に配置され、前記チャネル層とショットキ接合した
ゲート電極とを有し、前記ゲート電極は、ドレイン電極
側に庇状のフィールドプレート部を備え、前記フィール
ドプレート部と前記チャネル層との間に、比誘電率８以
上の高誘電体材料からなる誘電体膜が設けられ、前記フ
ィールドプレート部に一または二以上の孔が形成された
ことを特徴とする電界効果型トランジスタ。 ［４］表面にチャネル層が形成された半導体基板と、前
記半導体基板上に離間して形成されたソース電極および
ドレイン電極と、前記ソース電極と前記ドレイン電極と
の間に配置され、前記チャネル層とショットキ接合した
ゲート電極とを有し、前記ゲート電極は、ドレイン電極
側に庇状のフィールドプレート部を備え、前記フィール
ドプレート部と前記チャネル層との間に、比誘電率８以
上の高誘電体材料からなる誘電体膜が設けられ、前記フ
ィールドプレート部のドレイン電極側の端部が櫛歯形状
を有することを特徴とする電界効果型トランジスタ。 ［５］表面にチャネル層が形成された半導体基板と、前
記半導体基板上に離間して形成されたソース電極および
ドレイン電極と、前記ソース電極と前記ドレイン電極と
の間に配置され、前記チャネル層とショットキ接合した
ゲート電極とを有し、前記ゲート電極は、ドレイン電極
側に庇状のフィールドプレート部を備え、前記フィール
ドプレート部と前記チャネル層との間に、比誘電率８以
上の高誘電体材料からなる誘電体膜が設けられ、前記フ
ィールドプレート部直下の前記誘電体膜の誘電率が、前
記ゲート電極から遠ざかるにつれて低くなっていること
を特徴とする電界効果型トランジスタ。 ［６］表面にチャネル層が形成された半導体基板と、前
記半導体基板上に離間して形成されたソース電極および
ドレイン電極と、前記ソース電極と前記ドレイン電極と
の間に配置され、前記チャネル層とショットキ接合した
ゲート電極とを有し、前記ゲート電極は、ドレイン電極
側に庇状のフィールドプレート部を備え、前記フィール
ドプレート部と前記チャネル層との間に、比誘電率８以
上の高誘電体材料からなる誘電体膜が設けられ、前記フ
ィールドプレート部の下にフロート電極が設けられたこ
とを特徴とする電界効果型トランジスタ。 ［７］表面にチャネル層が形成された半導体基板と、前
記半導体基板上に離間して形成されたソース電極および
ドレイン電極と、前記ソース電極と前記ドレイン電極と
の間に配置され、前記チャネル層とショットキ接合した
ゲート電極とを有し、前記ゲート電極は、ドレイン電極
側に庇状のフィールドプレート部を備え、前記フィール
ドプレート部と前記チャネル層との間に、比誘電率８以
上の高誘電体材料からなる誘電体膜が設けられ、前記ゲ
ート電極と前記ソース電極との間に、前記チャネル層の
上部に誘電体膜を介してサブ電極がさらに設けられたこ
とを特徴とする電界効果型トランジスタ。
明によれば、以下の電界効果型トランジスタが提供され
る。 ［１］表面にチャネル層が形成された半導体基板と、前
記半導体基板上に離間して形成されたソース電極および
ドレイン電極と、前記ソース電極と前記ドレイン電極と
の間に配置され、前記チャネル層とショットキ接合した
ゲート電極とを有し、前記ゲート電極は、ドレイン電極
側に庇状のフィールドプレート部を備え、前記フィール
ドプレート部と前記チャネル層との間に、比誘電率８以
上の高誘電体材料からなる誘電体膜が設けられ、前記フ
ィールドプレート部と、前記チャネル層と、これらに挟
まれた前記誘電体膜とで形成される単位面積あたりの静
電容量は、ゲート電極から遠ざかるにつれて小さくなっ
ていることを特徴とする電界効果型トランジスタ。 ［２］表面にチャネル層が形成された半導体基板と、前
記半導体基板上に離間して形成されたソース電極および
ドレイン電極と、前記ソース電極と前記ドレイン電極と
の間に配置され、前記チャネル層とショットキ接合した
ゲート電極とを有し、前記ゲート電極は、ドレイン電極
側に庇状のフィールドプレート部を備え、前記フィール
ドプレート部と前記チャネル層との間に、比誘電率８以
上の高誘電体材料からなる誘電体膜が設けられ、前記フ
ィールドプレート部直下の前記誘電体膜の厚みは、ゲー
ト電極側がドレイン電極側よりも薄いことを特徴とする
電界効果型トランジスタ。 ［３］表面にチャネル層が形成された半導体基板と、前
記半導体基板上に離間して形成されたソース電極および
ドレイン電極と、前記ソース電極と前記ドレイン電極と
の間に配置され、前記チャネル層とショットキ接合した
ゲート電極とを有し、前記ゲート電極は、ドレイン電極
側に庇状のフィールドプレート部を備え、前記フィール
ドプレート部と前記チャネル層との間に、比誘電率８以
上の高誘電体材料からなる誘電体膜が設けられ、前記フ
ィールドプレート部に一または二以上の孔が形成された
ことを特徴とする電界効果型トランジスタ。 ［４］表面にチャネル層が形成された半導体基板と、前
記半導体基板上に離間して形成されたソース電極および
ドレイン電極と、前記ソース電極と前記ドレイン電極と
の間に配置され、前記チャネル層とショットキ接合した
ゲート電極とを有し、前記ゲート電極は、ドレイン電極
側に庇状のフィールドプレート部を備え、前記フィール
ドプレート部と前記チャネル層との間に、比誘電率８以
上の高誘電体材料からなる誘電体膜が設けられ、前記フ
ィールドプレート部のドレイン電極側の端部が櫛歯形状
を有することを特徴とする電界効果型トランジスタ。 ［５］表面にチャネル層が形成された半導体基板と、前
記半導体基板上に離間して形成されたソース電極および
ドレイン電極と、前記ソース電極と前記ドレイン電極と
の間に配置され、前記チャネル層とショットキ接合した
ゲート電極とを有し、前記ゲート電極は、ドレイン電極
側に庇状のフィールドプレート部を備え、前記フィール
ドプレート部と前記チャネル層との間に、比誘電率８以
上の高誘電体材料からなる誘電体膜が設けられ、前記フ
ィールドプレート部直下の前記誘電体膜の誘電率が、前
記ゲート電極から遠ざかるにつれて低くなっていること
を特徴とする電界効果型トランジスタ。 ［６］表面にチャネル層が形成された半導体基板と、前
記半導体基板上に離間して形成されたソース電極および
ドレイン電極と、前記ソース電極と前記ドレイン電極と
の間に配置され、前記チャネル層とショットキ接合した
ゲート電極とを有し、前記ゲート電極は、ドレイン電極
側に庇状のフィールドプレート部を備え、前記フィール
ドプレート部と前記チャネル層との間に、比誘電率８以
上の高誘電体材料からなる誘電体膜が設けられ、前記フ
ィールドプレート部の下にフロート電極が設けられたこ
とを特徴とする電界効果型トランジスタ。 ［７］表面にチャネル層が形成された半導体基板と、前
記半導体基板上に離間して形成されたソース電極および
ドレイン電極と、前記ソース電極と前記ドレイン電極と
の間に配置され、前記チャネル層とショットキ接合した
ゲート電極とを有し、前記ゲート電極は、ドレイン電極
側に庇状のフィールドプレート部を備え、前記フィール
ドプレート部と前記チャネル層との間に、比誘電率８以
上の高誘電体材料からなる誘電体膜が設けられ、前記ゲ
ート電極と前記ソース電極との間に、前記チャネル層の
上部に誘電体膜を介してサブ電極がさらに設けられたこ
とを特徴とする電界効果型トランジスタ。
【００１０】本発明の電界効果型トランジスタは、フィ
ールドプレート部とチャネル層との間に誘電体膜が設け
られているため、ゲート電極のドレイン側エッジ部に発
生する電界集中が分散・緩和され、耐圧特性が向上す
る。フィールドプレート部と、チャネル層と、これらに
挟まれた誘電体膜とで形成される静電容量が、イオン化
したドナーを起点とする電気力線を終端させる作用を有
するからである。
ールドプレート部とチャネル層との間に誘電体膜が設け
られているため、ゲート電極のドレイン側エッジ部に発
生する電界集中が分散・緩和され、耐圧特性が向上す
る。フィールドプレート部と、チャネル層と、これらに
挟まれた誘電体膜とで形成される静電容量が、イオン化
したドナーを起点とする電気力線を終端させる作用を有
するからである。
【００１１】本発明の電界効果型トランジスタは、フィ
ールドプレート部とチャネル層との間に設ける誘電体膜
の材料として、比誘電率８以上の材料を用いている。こ
のため、誘電体膜を厚くしても高い静電容量の値が得ら
れ、充分な電界緩和効果が得られる。たとえば従来技術
において用いられていたＳｉＯ2膜と比較して、一定の
静電容量を得るための膜厚を従来の２倍程度とすること
ができる。
ールドプレート部とチャネル層との間に設ける誘電体膜
の材料として、比誘電率８以上の材料を用いている。こ
のため、誘電体膜を厚くしても高い静電容量の値が得ら
れ、充分な電界緩和効果が得られる。たとえば従来技術
において用いられていたＳｉＯ2膜と比較して、一定の
静電容量を得るための膜厚を従来の２倍程度とすること
ができる。
【００１２】以上のように、本発明においては、誘電体
膜の厚みを従来よりも厚くすることができるため、誘電
体膜の破壊、電流リークの発生を防止し、素子の耐圧特
性を向上させることができる。
膜の厚みを従来よりも厚くすることができるため、誘電
体膜の破壊、電流リークの発生を防止し、素子の耐圧特
性を向上させることができる。
【００１３】また、上記のように高い誘電率を有する誘
電体膜を設けているため、フィールドプレート部の長さ
をあまり長くしなくても充分な電界緩和効果を得ること
ができる。例えばフィールドプレート部の長さをゲート
長よりも短い長さとすることもできる。このため、利得
特性の低下を抑えつつ高い耐圧特性を得ることができ
る。
電体膜を設けているため、フィールドプレート部の長さ
をあまり長くしなくても充分な電界緩和効果を得ること
ができる。例えばフィールドプレート部の長さをゲート
長よりも短い長さとすることもできる。このため、利得
特性の低下を抑えつつ高い耐圧特性を得ることができ
る。
【００１４】また本発明によれば、表面にチャネル層が
形成された半導体基板と、前記半導体基板上に離間して
形成されたソース電極およびドレイン電極と、前記ソー
ス電極と前記ドレイン電極との間に配置され、前記チャ
ネル層とショットキ接合したゲート電極とを有し、前記
ゲート電極は、ドレイン電極側に庇状のフィールドプレ
ート部を備え、前記フィールドプレート部と前記チャネ
ル層との間に誘電体膜が設けられ、該誘電体膜の比誘電
率をε、膜厚をｔ（ｎｍ）としたときに、下記（１）ま
たは（２）を満たすことを特徴とする電界効果型トラン
ジスタが提供される。 （１）１＜ε＜５、かつ、２５＜ｔ／ε＜７０ （２）５≦ε＜８、かつ、１００＜ｔ＜３５０ 従来技術においては、充分な電界緩和効果を得ること
と、フィールドプレート部直下の誘電体膜の破壊・電流
リークを防止することを両立させることが困難であっ
た。この点、本発明においては、誘電体膜の比誘電率と
膜厚に着目し、両者の関係を規定することで、かかる課
題の解決を図っている。
形成された半導体基板と、前記半導体基板上に離間して
形成されたソース電極およびドレイン電極と、前記ソー
ス電極と前記ドレイン電極との間に配置され、前記チャ
ネル層とショットキ接合したゲート電極とを有し、前記
ゲート電極は、ドレイン電極側に庇状のフィールドプレ
ート部を備え、前記フィールドプレート部と前記チャネ
ル層との間に誘電体膜が設けられ、該誘電体膜の比誘電
率をε、膜厚をｔ（ｎｍ）としたときに、下記（１）ま
たは（２）を満たすことを特徴とする電界効果型トラン
ジスタが提供される。 （１）１＜ε＜５、かつ、２５＜ｔ／ε＜７０ （２）５≦ε＜８、かつ、１００＜ｔ＜３５０ 従来技術においては、充分な電界緩和効果を得ること
と、フィールドプレート部直下の誘電体膜の破壊・電流
リークを防止することを両立させることが困難であっ
た。この点、本発明においては、誘電体膜の比誘電率と
膜厚に着目し、両者の関係を規定することで、かかる課
題の解決を図っている。
【００１５】１＜ε＜５を満たす場合において、ｔ／ε
が２５未満であると誘電体膜の破壊・電流リークが発生
する。一方、ｔ／εが７０を超えると充分な電界緩和効
果が得られない。なお、比誘電率および膜厚は、フィー
ルドプレート部直下の誘電体膜の比誘電率および膜厚の
平均値をいう。ここで、フィールドプレート部直下に異
種材料からなる複数の誘電体膜を設けた場合は、ｔ／ε
の値として、下記式で示される換算値（ｔ／ε）REDを
用いる。 （ｔ／ε）RED ＝ｔ1／ε1＋ｔ2／ε2＋…＋ｔn／εn
（ｎは２以上の整数） また、５≦ε＜８を満たす場合において、ｔが１００未
満であると誘電体膜の破壊・電流リークが発生する。一
方、ｔが３５０を超えると充分な電界緩和効果が得られ
ない。なお、膜厚は、フィールドプレート部直下の誘電
体膜の膜厚の平均値をいう。
が２５未満であると誘電体膜の破壊・電流リークが発生
する。一方、ｔ／εが７０を超えると充分な電界緩和効
果が得られない。なお、比誘電率および膜厚は、フィー
ルドプレート部直下の誘電体膜の比誘電率および膜厚の
平均値をいう。ここで、フィールドプレート部直下に異
種材料からなる複数の誘電体膜を設けた場合は、ｔ／ε
の値として、下記式で示される換算値（ｔ／ε）REDを
用いる。 （ｔ／ε）RED ＝ｔ1／ε1＋ｔ2／ε2＋…＋ｔn／εn
（ｎは２以上の整数） また、５≦ε＜８を満たす場合において、ｔが１００未
満であると誘電体膜の破壊・電流リークが発生する。一
方、ｔが３５０を超えると充分な電界緩和効果が得られ
ない。なお、膜厚は、フィールドプレート部直下の誘電
体膜の膜厚の平均値をいう。
【００１６】
【発明の実施の形態】本発明において、高誘電体材料
は、酸化アルミニウム（Ａｌ2Ｏ3）、窒化アルミニウ
ム、酸化タンタル（Ｔａ2Ｏ5）、チタン酸ストロンチウ
ム（ＳｒＴｉＯ3）、チタン酸バリウム（ＢａＴｉ
Ｏ3）、チタン酸バリウム・ストロンチウム（ＢａxＳｒ
1-xＴｉＯ3（０＜ｘ＜１））、およびタンタル酸ビスマ
ス・ストロンチウム（ＳｒＢｉ2Ｔａ2Ｏ9）からなる群
から選ばれるいずれかの材料であることが好ましい。上
記材料は、成膜性が良好な上、８以上の高い比誘電率を
有しゲート電極下の領域において高い静電容量を実現す
ることができるからである。
は、酸化アルミニウム（Ａｌ2Ｏ3）、窒化アルミニウ
ム、酸化タンタル（Ｔａ2Ｏ5）、チタン酸ストロンチウ
ム（ＳｒＴｉＯ3）、チタン酸バリウム（ＢａＴｉ
Ｏ3）、チタン酸バリウム・ストロンチウム（ＢａxＳｒ
1-xＴｉＯ3（０＜ｘ＜１））、およびタンタル酸ビスマ
ス・ストロンチウム（ＳｒＢｉ2Ｔａ2Ｏ9）からなる群
から選ばれるいずれかの材料であることが好ましい。上
記材料は、成膜性が良好な上、８以上の高い比誘電率を
有しゲート電極下の領域において高い静電容量を実現す
ることができるからである。
【００１７】本発明において、誘電体膜はフィールドプ
レート部の直下の領域にのみ形成されることが好まし
い。たとえば図３（ｄ）のように、ゲート電極５直下に
誘電体膜４が設けられ、ソース電極７−ドレイン電極８
間の他の領域には誘電体膜が設けられていないことが好
ましい。ゲート−ドレイン間における不要な容量の増加
を避け、利得の低下を防止できるからである。
レート部の直下の領域にのみ形成されることが好まし
い。たとえば図３（ｄ）のように、ゲート電極５直下に
誘電体膜４が設けられ、ソース電極７−ドレイン電極８
間の他の領域には誘電体膜が設けられていないことが好
ましい。ゲート−ドレイン間における不要な容量の増加
を避け、利得の低下を防止できるからである。
【００１８】上記のように、誘電体膜をフィールドプレ
ート部の直下の領域にのみ形成した場合、チャネル層の
表面の一部または全部がシリコン酸化膜により覆われ、
このシリコン酸化膜とフィールドプレート部との間に誘
電体膜が設けられた構成とすることが好ましい。このよ
うにすることによって、チャネル層がシリコン酸化膜を
介して上部の半導体層と接触することとなり、界面特性
の悪化によるデバイス特性の劣化を防止することができ
る。
ート部の直下の領域にのみ形成した場合、チャネル層の
表面の一部または全部がシリコン酸化膜により覆われ、
このシリコン酸化膜とフィールドプレート部との間に誘
電体膜が設けられた構成とすることが好ましい。このよ
うにすることによって、チャネル層がシリコン酸化膜を
介して上部の半導体層と接触することとなり、界面特性
の悪化によるデバイス特性の劣化を防止することができ
る。
【００１９】本発明におけるフィールドプレート部の幅
は、好ましくは０．１μｍ以上、さらに好ましくは０．
１μｍ以上２μｍ以下とする。フィールドプレート部の
幅の値が小さすぎると充分な耐圧特性が得られない場合
がある。一方、フィールドプレート部の幅の値が大きす
ぎると利得特性、高周波特性が低下することがある。
は、好ましくは０．１μｍ以上、さらに好ましくは０．
１μｍ以上２μｍ以下とする。フィールドプレート部の
幅の値が小さすぎると充分な耐圧特性が得られない場合
がある。一方、フィールドプレート部の幅の値が大きす
ぎると利得特性、高周波特性が低下することがある。
【００２０】本発明において、誘電体膜に高誘電体材料
を用いた場合、誘電体膜の厚みの平均値は、好ましくは
１００〜１５００ｎｍ、さらに好ましくは３００〜１０
００ｎｍである。誘電体膜を厚くしすぎると、電界緩和
効果が小さくなることがある。一方、誘電体膜を薄くし
すぎると絶縁膜の破壊や電流リークが発生することがあ
る。誘電体膜の誘電率の値に応じ、上記範囲から適宜な
値を選択することが好ましい。なお、誘電体膜を多層構
造とする場合は、各層の厚みの和が上記範囲内であるこ
とが好ましい。
を用いた場合、誘電体膜の厚みの平均値は、好ましくは
１００〜１５００ｎｍ、さらに好ましくは３００〜１０
００ｎｍである。誘電体膜を厚くしすぎると、電界緩和
効果が小さくなることがある。一方、誘電体膜を薄くし
すぎると絶縁膜の破壊や電流リークが発生することがあ
る。誘電体膜の誘電率の値に応じ、上記範囲から適宜な
値を選択することが好ましい。なお、誘電体膜を多層構
造とする場合は、各層の厚みの和が上記範囲内であるこ
とが好ましい。
【００２１】本発明の電界効果型トランジスタにおい
て、フィールドプレート部と、チャネル層と、これらに
挟まれた絶縁膜とで形成される単位面積あたりの静電容
量は、ゲート電極側がドレイン電極側よりも大きくなっ
ていることが好ましい。このようにすることによって、
フィールドプレート部による電界緩和作用をドレイン側
において緩やかにし、理想的な電界分布とすることがで
きる。このような構成をとった場合、特に、高周波特性
の低下を効果的に抑制することができる。
て、フィールドプレート部と、チャネル層と、これらに
挟まれた絶縁膜とで形成される単位面積あたりの静電容
量は、ゲート電極側がドレイン電極側よりも大きくなっ
ていることが好ましい。このようにすることによって、
フィールドプレート部による電界緩和作用をドレイン側
において緩やかにし、理想的な電界分布とすることがで
きる。このような構成をとった場合、特に、高周波特性
の低下を効果的に抑制することができる。
【００２２】ここで、上記静電容量の大きさは式（１）
のように表される。 Ｃ＝εＳ／ｄ （１） （Ｃ：容量 ε：誘電率 Ｓ：電極面積 ｄ：電極間距
離） したがって、上述の電界効果型トランジスタの構成とし
て、ゲート電極から遠ざかるにつれて、電極間距離ｄ、
電極面積Ｓ、または誘電率εのいずれかを変化させた構
成が考えられる。具体的には以下のものが挙げられる。
のように表される。 Ｃ＝εＳ／ｄ （１） （Ｃ：容量 ε：誘電率 Ｓ：電極面積 ｄ：電極間距
離） したがって、上述の電界効果型トランジスタの構成とし
て、ゲート電極から遠ざかるにつれて、電極間距離ｄ、
電極面積Ｓ、または誘電率εのいずれかを変化させた構
成が考えられる。具体的には以下のものが挙げられる。
【００２３】フィールドプレート部直下の絶縁膜の厚
みは、ゲート電極側がドレイン電極側よりも薄くなって
いる電界効果型トランジスタ。この構成は、電極間距離
ｄを変化させることにより単位面積あたりの静電容量の
値を変化させたものである。
みは、ゲート電極側がドレイン電極側よりも薄くなって
いる電界効果型トランジスタ。この構成は、電極間距離
ｄを変化させることにより単位面積あたりの静電容量の
値を変化させたものである。
【００２４】フィールドプレート部に一または二以上
の孔が形成されている電界効果型トランジスタ。この構
成は、電極面積Ｓを変化させることにより単位面積あた
りの静電容量の値を変化させたものである。このような
構造のフィールドプレート部の例を図１０（ｃ）に示
す。図のように、孔はフィールドプレート部のドレイン
電極側の部分に設けられることが好ましい。なお、
「孔」とはフィールドプレート部を貫通する穴をいい、
いかなる形状であってもよい。
の孔が形成されている電界効果型トランジスタ。この構
成は、電極面積Ｓを変化させることにより単位面積あた
りの静電容量の値を変化させたものである。このような
構造のフィールドプレート部の例を図１０（ｃ）に示
す。図のように、孔はフィールドプレート部のドレイン
電極側の部分に設けられることが好ましい。なお、
「孔」とはフィールドプレート部を貫通する穴をいい、
いかなる形状であってもよい。
【００２５】フィールドプレート部のドレイン電極側
の端部が櫛歯形状を有する電界効果型トランジスタ。こ
の構成は、電極面積Ｓを変化させることにより単位面積
あたりの静電容量の値を変化させたものである。ここ
で、櫛歯形状とはフィールドプレート部の縁の部分が、
例えば図１０（ａ）、（ｂ）のように入り組んだ形状と
なっていることをいう。ただし図面に示した例に限定さ
れるものではなく、電極の実質面積がドレイン電極側で
狭くなるように縁の部分が入り組んだ形状となっていれ
ばよい。
の端部が櫛歯形状を有する電界効果型トランジスタ。こ
の構成は、電極面積Ｓを変化させることにより単位面積
あたりの静電容量の値を変化させたものである。ここ
で、櫛歯形状とはフィールドプレート部の縁の部分が、
例えば図１０（ａ）、（ｂ）のように入り組んだ形状と
なっていることをいう。ただし図面に示した例に限定さ
れるものではなく、電極の実質面積がドレイン電極側で
狭くなるように縁の部分が入り組んだ形状となっていれ
ばよい。
【００２６】フィールドプレート部直下の絶縁膜の誘
電率が、ゲート電極側から遠ざかるにつれて低くなって
いる電界効果型トランジスタ。この構成は、誘電率εを
変化させることにより単位面積あたりの静電容量の値を
変化させたものである。
電率が、ゲート電極側から遠ざかるにつれて低くなって
いる電界効果型トランジスタ。この構成は、誘電率εを
変化させることにより単位面積あたりの静電容量の値を
変化させたものである。
【００２７】本発明の電界効果型トランジスタにおい
て、フィールドプレート部の下にフロート電極を設ける
こともできる。これにより、フィールドプレート部に対
する印加をオフにしたときでもフロート電極に電子が保
持され、ゲート電極のドレイン側エッジ部の電界集中が
分散・緩和される。フロート電極の材質は、タングステ
ンシリサイド（ＷＳｉ）、アルミニウム、金、チタン／
白金／金などを用いることができ、たとえば、全面に金
属膜を蒸着した後、フォトレジストをマスクとしてイオ
ンミリングにより不要箇所を除去するという方法により
形成することができる。
て、フィールドプレート部の下にフロート電極を設ける
こともできる。これにより、フィールドプレート部に対
する印加をオフにしたときでもフロート電極に電子が保
持され、ゲート電極のドレイン側エッジ部の電界集中が
分散・緩和される。フロート電極の材質は、タングステ
ンシリサイド（ＷＳｉ）、アルミニウム、金、チタン／
白金／金などを用いることができ、たとえば、全面に金
属膜を蒸着した後、フォトレジストをマスクとしてイオ
ンミリングにより不要箇所を除去するという方法により
形成することができる。
【００２８】本発明の電界効果型トランジスタにおい
て、前記ゲート電極と前記ドレイン電極との間に、前記
チャネル層の上部に誘電体膜を介して電界制御電極を設
けてもよい。電界制御電極は、イオン化したドナーを起
点とする電気力線を終端させる作用を有し、ゲート電極
のドレイン側エッジ部に発生する電界集中を分散・緩和
し、耐圧特性を向上させる。このため、フィールドプレ
ート部による電界緩和効果との相乗効果が得られ、耐圧
特性がさらに改善される。また、フィールドプレート部
直下の誘電体膜と、電界制御電極の両方を設けた場合、
ゲート電極−ドレイン電極間に理想的な電界分布を形成
することができ、利得特性や高周波特性の低下を最小限
に抑えながら耐圧特性の向上を図ることができる。
て、前記ゲート電極と前記ドレイン電極との間に、前記
チャネル層の上部に誘電体膜を介して電界制御電極を設
けてもよい。電界制御電極は、イオン化したドナーを起
点とする電気力線を終端させる作用を有し、ゲート電極
のドレイン側エッジ部に発生する電界集中を分散・緩和
し、耐圧特性を向上させる。このため、フィールドプレ
ート部による電界緩和効果との相乗効果が得られ、耐圧
特性がさらに改善される。また、フィールドプレート部
直下の誘電体膜と、電界制御電極の両方を設けた場合、
ゲート電極−ドレイン電極間に理想的な電界分布を形成
することができ、利得特性や高周波特性の低下を最小限
に抑えながら耐圧特性の向上を図ることができる。
【００２９】電界制御電極に用いられる高誘電体材料
は、比誘電率８以上の高誘電体材料であることが好まし
い。たとえば、酸化アルミニウム（Ａｌ2Ｏ3）、窒化ア
ルミニウム、酸化タンタル（Ｔａ2Ｏ5）、チタン酸スト
ロンチウム（ＳｒＴｉＯ3）、チタン酸バリウム（Ｂａ
ＴｉＯ3）、チタン酸バリウム・ストロンチウム（Ｂａx
Ｓｒ1-xＴｉＯ3（０＜ｘ＜１））、およびタンタル酸ビ
スマス・ストロンチウム（ＳｒＢｉ2Ｔａ2Ｏ9）からな
る群から選ばれるいずれかの材料が好ましく用いられ
る。また、誘電体膜の比誘電率をε、膜厚をｔとしたと
きに、下記（１）または（２）を満たす材料を用いるこ
ともできる。 （１）１＜ε＜５、かつ、２５＜ｔ／ε＜７０ （２）５≦ε＜８、かつ、１００＜ｔ＜３５０
は、比誘電率８以上の高誘電体材料であることが好まし
い。たとえば、酸化アルミニウム（Ａｌ2Ｏ3）、窒化ア
ルミニウム、酸化タンタル（Ｔａ2Ｏ5）、チタン酸スト
ロンチウム（ＳｒＴｉＯ3）、チタン酸バリウム（Ｂａ
ＴｉＯ3）、チタン酸バリウム・ストロンチウム（Ｂａx
Ｓｒ1-xＴｉＯ3（０＜ｘ＜１））、およびタンタル酸ビ
スマス・ストロンチウム（ＳｒＢｉ2Ｔａ2Ｏ9）からな
る群から選ばれるいずれかの材料が好ましく用いられ
る。また、誘電体膜の比誘電率をε、膜厚をｔとしたと
きに、下記（１）または（２）を満たす材料を用いるこ
ともできる。 （１）１＜ε＜５、かつ、２５＜ｔ／ε＜７０ （２）５≦ε＜８、かつ、１００＜ｔ＜３５０
【００３０】電界制御電極の材質は、タングステンシリ
サイド（ＷＳｉ）、アルミニウム、金、チタン／白金／
金などを用いることができ、たとえば、全面に金属膜を
蒸着した後、フォトレジストをマスクとしてイオンミリ
ングにより不要箇所を除去するという方法により形成す
ることができる。
サイド（ＷＳｉ）、アルミニウム、金、チタン／白金／
金などを用いることができ、たとえば、全面に金属膜を
蒸着した後、フォトレジストをマスクとしてイオンミリ
ングにより不要箇所を除去するという方法により形成す
ることができる。
【００３１】電界制御電極は、ゲート電極と接続され同
電位に保たれることが好ましいが、ゲート電極と異なる
独立の電位がかけられていてもよい。特に、電界制御電
極に印加される電圧を適宜調整することによって理想的
な電界分布を形成し、利得特性、高周波特性を良好に保
ちつつゲート電極直下の電界集中を防止し、耐圧特性を
高めることができる。
電位に保たれることが好ましいが、ゲート電極と異なる
独立の電位がかけられていてもよい。特に、電界制御電
極に印加される電圧を適宜調整することによって理想的
な電界分布を形成し、利得特性、高周波特性を良好に保
ちつつゲート電極直下の電界集中を防止し、耐圧特性を
高めることができる。
【００３２】また本発明の電界効果型トランジスタにお
いて、ソース電極と前記ゲート電極との間に、前記チャ
ネル層の上部に誘電体膜を介してサブ電極をさらに設け
てもよい。これによりサブ電極直下の領域を低抵抗化
し、素子の高効率化を図ることができる。
いて、ソース電極と前記ゲート電極との間に、前記チャ
ネル層の上部に誘電体膜を介してサブ電極をさらに設け
てもよい。これによりサブ電極直下の領域を低抵抗化
し、素子の高効率化を図ることができる。
【００３３】サブ電極は電極の材質は、タングステンシ
リサイド（ＷＳｉ）、アルミニウム、金、チタン／白金
／金などを用いることができ、たとえば、全面に金属膜
を蒸着した後、フォトレジストをマスクとしてイオンミ
リングにより不要箇所を除去するという方法により形成
することができる。サブ電極はたとえばドレイン電極と
接続し、プラスの電圧を印加する。これによりサブ電極
直下の領域が低抵抗となって電流が流れやすくなり、素
子の高効率化を図ることができる。
リサイド（ＷＳｉ）、アルミニウム、金、チタン／白金
／金などを用いることができ、たとえば、全面に金属膜
を蒸着した後、フォトレジストをマスクとしてイオンミ
リングにより不要箇所を除去するという方法により形成
することができる。サブ電極はたとえばドレイン電極と
接続し、プラスの電圧を印加する。これによりサブ電極
直下の領域が低抵抗となって電流が流れやすくなり、素
子の高効率化を図ることができる。
【００３４】本発明の電界効果型トランジスタにおい
て、ゲート電極とドレイン電極との間の距離は、ゲート
電極とソース電極との間の距離よりも長いことが好まし
い。いわゆるオフセット構造と呼ばれるものであり、ゲ
ート電極のドレイン側エッジ部の電界集中をより効果的
に分散、緩和することができる。またフィールドプレー
ト部を形成しやすくなるという製造上の利点もある。ま
た本発明の電界効果型トランジスタは、リセス構造を有
することが好ましい。このようにすることによってゲー
ト電極のドレイン側エッジ部の電界集中をより効果的に
分散・緩和することができる。なおリセス構造とする場
合、多段リセスとすることもできる。
て、ゲート電極とドレイン電極との間の距離は、ゲート
電極とソース電極との間の距離よりも長いことが好まし
い。いわゆるオフセット構造と呼ばれるものであり、ゲ
ート電極のドレイン側エッジ部の電界集中をより効果的
に分散、緩和することができる。またフィールドプレー
ト部を形成しやすくなるという製造上の利点もある。ま
た本発明の電界効果型トランジスタは、リセス構造を有
することが好ましい。このようにすることによってゲー
ト電極のドレイン側エッジ部の電界集中をより効果的に
分散・緩和することができる。なおリセス構造とする場
合、多段リセスとすることもできる。
【００３５】本発明の電界効果型トランジスタにおい
て、基板やチャネル層の構成材料として、ＧａＡｓをは
じめとするIII−Ｖ族化合物半導体を用いることができ
る。III−Ｖ族化合物半導体には、ＧａＡｓ、ＡｌＧａ
Ａｓ、ＩｎＰ、ＧａＩｎＡｓＰなどがある。III−V族化
合物半導体からなる材料を用いることで、高速かつ高出
力の電界効果型トランジスタが実現される。
て、基板やチャネル層の構成材料として、ＧａＡｓをは
じめとするIII−Ｖ族化合物半導体を用いることができ
る。III−Ｖ族化合物半導体には、ＧａＡｓ、ＡｌＧａ
Ａｓ、ＩｎＰ、ＧａＩｎＡｓＰなどがある。III−V族化
合物半導体からなる材料を用いることで、高速かつ高出
力の電界効果型トランジスタが実現される。
【００３６】
【実施例】以下、実施例により本発明をさらに詳細に説
明する。なお、実施例１、２、７および１０は、参考例
として挙げたものである。 （実施例１） 本実施例の電界効果型トランジスタは、図２（ｇ）に示
すように、ゲート電極が庇状のフィールドプレート部９
を備え、このフィールドプレート部９とチャネル層との
間に、Ｔａ2Ｏ5からなる誘電体膜４が形成されている。
明する。なお、実施例１、２、７および１０は、参考例
として挙げたものである。 （実施例１） 本実施例の電界効果型トランジスタは、図２（ｇ）に示
すように、ゲート電極が庇状のフィールドプレート部９
を備え、このフィールドプレート部９とチャネル層との
間に、Ｔａ2Ｏ5からなる誘電体膜４が形成されている。
【００３７】以下、図１、２を参照して、本実施例の電
界効果型トランジスタの製造方法について説明する。
界効果型トランジスタの製造方法について説明する。
【００３８】まず、半絶縁性のＧａＡｓ基板１上にＭＢ
Ｅ法により、Ｓｉを２×１０17ｃｍ -3ドープしたＮ型Ｇ
ａＡｓチャネル層２（厚さ２３０ｎｍ）、およびＳｉを
５×１０17ｃｍ-3ドープしたＮ型ＧａＡｓコンタクト層
３（厚さ１５０ｎｍ）を成長させる（図１（ａ））。
Ｅ法により、Ｓｉを２×１０17ｃｍ -3ドープしたＮ型Ｇ
ａＡｓチャネル層２（厚さ２３０ｎｍ）、およびＳｉを
５×１０17ｃｍ-3ドープしたＮ型ＧａＡｓコンタクト層
３（厚さ１５０ｎｍ）を成長させる（図１（ａ））。
【００３９】つぎにレジスト（図示せず）をマスクとし
て硫酸系または燐酸系の水溶液を用いてチャネル層２、
コンタクト層３をウェットエッチングし、リセスを形成
する（図１（ｂ））。
て硫酸系または燐酸系の水溶液を用いてチャネル層２、
コンタクト層３をウェットエッチングし、リセスを形成
する（図１（ｂ））。
【００４０】つづいてＣＶＤ法により厚さ３００ｎｍの
Ｔａ2Ｏ5からなる誘電体膜４を全面に堆積する（図１
（ｃ））。この誘電体膜４の上にレジスト（不図示）を
形成し、これをマスクとしてゲート電極形成箇所の誘電
体膜４をＣＨＦ3またはＳＦ6を用いてドライエッチング
する。次いで誘電体膜４をマスクとして電極形成箇所の
チャネル層２を３０ｎｍ程度エッチングする（図１
（ｄ））。
Ｔａ2Ｏ5からなる誘電体膜４を全面に堆積する（図１
（ｃ））。この誘電体膜４の上にレジスト（不図示）を
形成し、これをマスクとしてゲート電極形成箇所の誘電
体膜４をＣＨＦ3またはＳＦ6を用いてドライエッチング
する。次いで誘電体膜４をマスクとして電極形成箇所の
チャネル層２を３０ｎｍ程度エッチングする（図１
（ｄ））。
【００４１】次に、全面に１００ｎｍのＷＳｉ膜、５０
ｎｍのＴｉＮ膜、１５ｎｍのＰｔ膜、４００ｎｍのＡｕ
膜をこの順でスパッタ蒸着し、ゲート金属膜６を形成す
る（図２（ｅ））。その後、ゲート電極形成箇所にのみ
フォトレジストを設け、イオンミリングにより不要箇所
を除去してゲート電極５を形成する（図２（ｆ））。
ｎｍのＴｉＮ膜、１５ｎｍのＰｔ膜、４００ｎｍのＡｕ
膜をこの順でスパッタ蒸着し、ゲート金属膜６を形成す
る（図２（ｅ））。その後、ゲート電極形成箇所にのみ
フォトレジストを設け、イオンミリングにより不要箇所
を除去してゲート電極５を形成する（図２（ｆ））。
【００４２】つづいて誘電体膜４の所定箇所をエッチン
グしてコンタクト層３を露出させ、８ｎｍのＮｉ膜、５
０ｎｍのＡｕＧｅ膜、２５０ｎｍのＡｕ膜をこの順で真
空蒸着し、ソース電極７とドレイン電極８とを形成し、
電界効果型トランジスタを完成する（図２（ｇ））。
グしてコンタクト層３を露出させ、８ｎｍのＮｉ膜、５
０ｎｍのＡｕＧｅ膜、２５０ｎｍのＡｕ膜をこの順で真
空蒸着し、ソース電極７とドレイン電極８とを形成し、
電界効果型トランジスタを完成する（図２（ｇ））。
【００４３】本実施例の電界効果型トランジスタは、フ
ィールドプレート部とチャネル層との間の誘電体膜４の
材料としてＴａ2Ｏ5（比誘電率約２０）を用いているた
め、充分な電界緩和効果を得ながら誘電体膜４の膜厚を
厚くすることができる。このため従来技術で問題となっ
ていた誘電体膜の破壊や電流リークの発生が起こりにく
い。
ィールドプレート部とチャネル層との間の誘電体膜４の
材料としてＴａ2Ｏ5（比誘電率約２０）を用いているた
め、充分な電界緩和効果を得ながら誘電体膜４の膜厚を
厚くすることができる。このため従来技術で問題となっ
ていた誘電体膜の破壊や電流リークの発生が起こりにく
い。
【００４４】本実施例では誘電体膜４の材料としてＴａ
2Ｏ5を用いているが、他に窒化シリコン（Ｓｉ3Ｎ4）、
酸化アルミニウム（Ａｌ2Ｏ3）、チタン酸ストロンチウ
ム（ＳｒＴｉＯ3）、チタン酸バリウム（ＢａＴｉ
Ｏ3）、チタン酸バリウム・ストロンチウム（ＢａxＳｒ
1-xＴｉＯ3（０＜ｘ＜１））、またはタンタル酸ビスマ
ス・ストロンチウム（ＳｒＢｉ2Ｔａ2Ｏ9）を用いるこ
とができる。このとき、膜厚は選択した材料の誘電率に
応じて適宜な値に設定する。たとえば酸化アルミニウム
（Ａｌ2Ｏ3）を用いる場合は、１５０〜３００ｎｍとす
る。
2Ｏ5を用いているが、他に窒化シリコン（Ｓｉ3Ｎ4）、
酸化アルミニウム（Ａｌ2Ｏ3）、チタン酸ストロンチウ
ム（ＳｒＴｉＯ3）、チタン酸バリウム（ＢａＴｉ
Ｏ3）、チタン酸バリウム・ストロンチウム（ＢａxＳｒ
1-xＴｉＯ3（０＜ｘ＜１））、またはタンタル酸ビスマ
ス・ストロンチウム（ＳｒＢｉ2Ｔａ2Ｏ9）を用いるこ
とができる。このとき、膜厚は選択した材料の誘電率に
応じて適宜な値に設定する。たとえば酸化アルミニウム
（Ａｌ2Ｏ3）を用いる場合は、１５０〜３００ｎｍとす
る。
【００４５】なお、本実施例ではチャネル層２、コンタ
クト層３をＭＢＥ法により形成しているが、ＭＯＣＶＤ
法により形成することもできる。
クト層３をＭＢＥ法により形成しているが、ＭＯＣＶＤ
法により形成することもできる。
【００４６】（実施例２）本実施例の電界効果型トラン
ジスタは、図３（ｄ）のように、フィールドプレート部
の直下の領域にのみＴａ2Ｏ5からなる誘電体膜４が形成
されている。以下、図３を参照して本実施例の電界効果
型トランジスタの製造方法について説明する。
ジスタは、図３（ｄ）のように、フィールドプレート部
の直下の領域にのみＴａ2Ｏ5からなる誘電体膜４が形成
されている。以下、図３を参照して本実施例の電界効果
型トランジスタの製造方法について説明する。
【００４７】まず実施例１と同様にして、半絶縁性Ｇａ
Ａｓ基板１上に、Ｎ型ＧａＡｓチャネル層２、Ｎ型Ｇａ
Ａｓコンタクト層３、誘電体膜４、およびゲート金属膜
６を積層した構造を形成する（図３（ａ））。次にゲー
ト電極形成箇所にのみフォトレジストを設け、イオンミ
リングにより不要箇所を除去してゲート電極５を形成す
る（図３（ｂ））。つづいてゲート電極５の形成された
箇所以外の領域の誘電体膜４をエッチングにより除去す
る（図３（ｃ））。その後、８ｎｍのＮｉ膜、５０ｎｍ
のＡｕＧｅ膜、２５０ｎｍのＡｕ膜をこの順で真空蒸着
し、ソース電極７とドレイン電極８とを形成し、電界効
果型トランジスタを完成する（図３（ｄ））。
Ａｓ基板１上に、Ｎ型ＧａＡｓチャネル層２、Ｎ型Ｇａ
Ａｓコンタクト層３、誘電体膜４、およびゲート金属膜
６を積層した構造を形成する（図３（ａ））。次にゲー
ト電極形成箇所にのみフォトレジストを設け、イオンミ
リングにより不要箇所を除去してゲート電極５を形成す
る（図３（ｂ））。つづいてゲート電極５の形成された
箇所以外の領域の誘電体膜４をエッチングにより除去す
る（図３（ｃ））。その後、８ｎｍのＮｉ膜、５０ｎｍ
のＡｕＧｅ膜、２５０ｎｍのＡｕ膜をこの順で真空蒸着
し、ソース電極７とドレイン電極８とを形成し、電界効
果型トランジスタを完成する（図３（ｄ））。
【００４８】本実施例の電界効果型トランジスタは、フ
ィールドプレート部の直下の領域にのみＴａ2Ｏ5からな
る誘電体膜４が形成されているため、高い耐圧特性を有
しながら良好な利得特性が得られる。
ィールドプレート部の直下の領域にのみＴａ2Ｏ5からな
る誘電体膜４が形成されているため、高い耐圧特性を有
しながら良好な利得特性が得られる。
【００４９】（実施例３）本実施例の電界効果型トラン
ジスタは、図５（ｅ）のように、フィールドプレート部
の直下の領域に段差状のＴａ2Ｏ5からなる誘電体膜４が
形成されている。
ジスタは、図５（ｅ）のように、フィールドプレート部
の直下の領域に段差状のＴａ2Ｏ5からなる誘電体膜４が
形成されている。
【００５０】以下、図４、５を参照して、本実施例の電
界効果型トランジスタの製造方法について説明する。
界効果型トランジスタの製造方法について説明する。
【００５１】まず実施例１と同様にして、半絶縁性Ｇａ
Ａｓ基板１上に、Ｎ型ＧａＡｓチャネル層２、Ｎ型Ｇａ
Ａｓコンタクト層３を形成する。次に、Ｔａ2Ｏ5からな
る誘電体膜４を形成する（図４（ａ））。誘電体膜４の
膜厚は、３００ｎｍとする。
Ａｓ基板１上に、Ｎ型ＧａＡｓチャネル層２、Ｎ型Ｇａ
Ａｓコンタクト層３を形成する。次に、Ｔａ2Ｏ5からな
る誘電体膜４を形成する（図４（ａ））。誘電体膜４の
膜厚は、３００ｎｍとする。
【００５２】つづいてゲート電極形成箇所以外の領域に
フォトレジスト（不図示）を設け、誘電体膜４をドライ
エッチングする（図４（ｂ））。フォトレジストを剥離
後、これよりも開口部の幅を広くして再びフォトレジス
ト（不図示）を設け、誘電体膜４をドライエッチングす
る（図４（ｃ））。これにより、ゲート電極形成箇所に
段差部分が形成される。
フォトレジスト（不図示）を設け、誘電体膜４をドライ
エッチングする（図４（ｂ））。フォトレジストを剥離
後、これよりも開口部の幅を広くして再びフォトレジス
ト（不図示）を設け、誘電体膜４をドライエッチングす
る（図４（ｃ））。これにより、ゲート電極形成箇所に
段差部分が形成される。
【００５３】次に、全面に１００ｎｍのＷＳｉ膜、５０
ｎｍのＴｉＮ膜、１５ｎｍのＰｔ膜、４００ｎｍのＡｕ
膜をこの順でスパッタ蒸着し、ゲート金属膜６を形成し
た後、不要箇所を除去してゲート電極５を形成する（図
５（ｄ））。
ｎｍのＴｉＮ膜、１５ｎｍのＰｔ膜、４００ｎｍのＡｕ
膜をこの順でスパッタ蒸着し、ゲート金属膜６を形成し
た後、不要箇所を除去してゲート電極５を形成する（図
５（ｄ））。
【００５４】次にゲート電極形成箇所以外の領域に形成
された誘電体膜４をエッチングにより除去する。つづい
て８ｎｍのＮｉ膜、５０ｎｍのＡｕＧｅ膜、２５０ｎｍ
のＡｕ膜をこの順で真空蒸着し、ソース電極７とドレイ
ン電極８とを形成し、電界効果型トランジスタを完成す
る（図５（ｅ））。フィールドプレート部下の段差部に
おける誘電体膜４の膜厚は、図中左側の薄膜部では１５
０ｎｍ、右側の厚膜部では３００ｎｍである。
された誘電体膜４をエッチングにより除去する。つづい
て８ｎｍのＮｉ膜、５０ｎｍのＡｕＧｅ膜、２５０ｎｍ
のＡｕ膜をこの順で真空蒸着し、ソース電極７とドレイ
ン電極８とを形成し、電界効果型トランジスタを完成す
る（図５（ｅ））。フィールドプレート部下の段差部に
おける誘電体膜４の膜厚は、図中左側の薄膜部では１５
０ｎｍ、右側の厚膜部では３００ｎｍである。
【００５５】本実施例によれば、、フィールドプレート
部直下の領域に段差状のＴａ2Ｏ5からなる誘電体膜が形
成されているため、高い耐圧特性を有するとともに、さ
らに良好な高周波特性を有する電界効果型トランジスタ
が得られる。
部直下の領域に段差状のＴａ2Ｏ5からなる誘電体膜が形
成されているため、高い耐圧特性を有するとともに、さ
らに良好な高周波特性を有する電界効果型トランジスタ
が得られる。
【００５６】（実施例４）本実施例の電界効果型トラン
ジスタは、図７に示すように、ゲート電極が庇状のフィ
ールドプレート部を備え、このフィールドプレート部と
チャネル層２との間に、２種類の誘電体膜４ａ、４ｂが
形成された構造を有している。誘電体膜４ｂは誘電体膜
４ａよりも比誘電率が低く、フィールドプレート部直下
の領域では、ゲート電極５からドレイン電極８に向かっ
て、誘電体膜の比誘電率（平均値）が下がるとともに厚
みが増加している。このため、フィールドプレート部と
チャネル層２、およびこれらに挟まれた第一の誘電体膜
４ａ、第二の誘電体膜４ｂにより形成される容量は、ド
レイン電極８に向かうにつれて徐々に小さくなってい
る。以下、図６、７を参照して本実施例の電界効果型ト
ランジスタの製造方法について説明する。
ジスタは、図７に示すように、ゲート電極が庇状のフィ
ールドプレート部を備え、このフィールドプレート部と
チャネル層２との間に、２種類の誘電体膜４ａ、４ｂが
形成された構造を有している。誘電体膜４ｂは誘電体膜
４ａよりも比誘電率が低く、フィールドプレート部直下
の領域では、ゲート電極５からドレイン電極８に向かっ
て、誘電体膜の比誘電率（平均値）が下がるとともに厚
みが増加している。このため、フィールドプレート部と
チャネル層２、およびこれらに挟まれた第一の誘電体膜
４ａ、第二の誘電体膜４ｂにより形成される容量は、ド
レイン電極８に向かうにつれて徐々に小さくなってい
る。以下、図６、７を参照して本実施例の電界効果型ト
ランジスタの製造方法について説明する。
【００５７】まず実施例１と同様にして、半絶縁性Ｇａ
Ａｓ基板１上に、Ｎ型ＧａＡｓチャネル層２、Ｎ型Ｇａ
Ａｓコンタクト層３、第一の誘電体膜４ａ、およびゲー
ト金属膜６を積層した構造を形成し、ゲート金属膜６不
要箇所をイオンミリングにより除去してゲート電極５を
形成する（図６（ａ））。第一の誘電体膜４ａの材料
は、Ｔａ2Ｏ5とし、膜厚を１５０ｎｍとする。
Ａｓ基板１上に、Ｎ型ＧａＡｓチャネル層２、Ｎ型Ｇａ
Ａｓコンタクト層３、第一の誘電体膜４ａ、およびゲー
ト金属膜６を積層した構造を形成し、ゲート金属膜６不
要箇所をイオンミリングにより除去してゲート電極５を
形成する（図６（ａ））。第一の誘電体膜４ａの材料
は、Ｔａ2Ｏ5とし、膜厚を１５０ｎｍとする。
【００５８】次に全面に第二の誘電体膜４ｂを堆積する
（図６（ｂ））。第二の誘電体膜４ｂの材料は、Ｓｉ3
Ｎ4とし、膜厚を１５０ｎｍとする。
（図６（ｂ））。第二の誘電体膜４ｂの材料は、Ｓｉ3
Ｎ4とし、膜厚を１５０ｎｍとする。
【００５９】つづいて全面をドライエッチングし、ゲー
ト電極５上面の第二の誘電体膜４ｂを実質的に完全に除
去する（図６（ｃ））。
ト電極５上面の第二の誘電体膜４ｂを実質的に完全に除
去する（図６（ｃ））。
【００６０】次に、全面に５０ｎｍのＴｉＮ膜、１５ｎ
ｍのＰｔ膜、４００ｎｍのＡｕ膜をこの順でスパッタ蒸
着し、再度ゲート金属膜６を形成した後、イオンミリン
グにより不要箇所を除去してゲート電極５を形成する
（図６（ｄ））。
ｍのＰｔ膜、４００ｎｍのＡｕ膜をこの順でスパッタ蒸
着し、再度ゲート金属膜６を形成した後、イオンミリン
グにより不要箇所を除去してゲート電極５を形成する
（図６（ｄ））。
【００６１】次にゲート電極を形成箇所以外の領域の第
一および第二の誘電体膜４ａ、４ｂをエッチングにより
除去する。その後、８ｎｍのＮｉ膜、５０ｎｍのＡｕＧ
ｅ膜、２５０ｎｍのＡｕ膜をこの順で真空蒸着し、ソー
ス電極７とドレイン電極８とを形成し、電界効果型トラ
ンジスタを完成する（図７）。
一および第二の誘電体膜４ａ、４ｂをエッチングにより
除去する。その後、８ｎｍのＮｉ膜、５０ｎｍのＡｕＧ
ｅ膜、２５０ｎｍのＡｕ膜をこの順で真空蒸着し、ソー
ス電極７とドレイン電極８とを形成し、電界効果型トラ
ンジスタを完成する（図７）。
【００６２】本実施例の電界効果型トランジスタは、フ
ィールドプレート部の直下の領域にＴａ2Ｏ5とおよびＳ
ｉ3Ｎ4からなる誘電体膜が形成されているため、高い耐
圧特性を有しながら良好な利得特性が得られる。
ィールドプレート部の直下の領域にＴａ2Ｏ5とおよびＳ
ｉ3Ｎ4からなる誘電体膜が形成されているため、高い耐
圧特性を有しながら良好な利得特性が得られる。
【００６３】また本実施例の電界効果型トランジスタ
は、フィールドプレート部直下の箇所に形成される容量
が、ドレイン電極８に向かうにつれて徐々に小さくなる
構造を有している。このため、フィールドプレート部に
よる電界緩和作用をドレイン側において緩やかにし、理
想的な電界分布とすることができる。このため、高い耐
圧特性を有するとともに、さらに良好な高周波特性を有
する電界効果型トランジスタが得られる。
は、フィールドプレート部直下の箇所に形成される容量
が、ドレイン電極８に向かうにつれて徐々に小さくなる
構造を有している。このため、フィールドプレート部に
よる電界緩和作用をドレイン側において緩やかにし、理
想的な電界分布とすることができる。このため、高い耐
圧特性を有するとともに、さらに良好な高周波特性を有
する電界効果型トランジスタが得られる。
【００６４】（実施例５）本実施例の電界効果型トラン
ジスタは、図９（ｆ）に示すように、庇状のフィールド
プレート部とチャネル層２との間に、２種類の誘電体膜
４ａ、４ｂが形成された構造を有している。フィールド
プレート部直下の領域において、ゲート電極５からドレ
イン電極８に向かうにつれて平均誘電率が下がってい
く。このためフィールドプレート部とチャネル層２によ
り形成される容量が徐々に小さくなっていく。以下、図
８、９を参照して本実施例の電界効果型トランジスタの
製造方法について説明する。
ジスタは、図９（ｆ）に示すように、庇状のフィールド
プレート部とチャネル層２との間に、２種類の誘電体膜
４ａ、４ｂが形成された構造を有している。フィールド
プレート部直下の領域において、ゲート電極５からドレ
イン電極８に向かうにつれて平均誘電率が下がってい
く。このためフィールドプレート部とチャネル層２によ
り形成される容量が徐々に小さくなっていく。以下、図
８、９を参照して本実施例の電界効果型トランジスタの
製造方法について説明する。
【００６５】まず実施例１と同様にして、半絶縁性Ｇａ
Ａｓ基板１上に、Ｎ型ＧａＡｓチャネル層２、Ｎ型Ｇａ
Ａｓコンタクト層３、第一の誘電体膜４ａ、およびゲー
ト金属膜６を積層した構造を形成する。次いでゲート金
属膜を全面に堆積した後、不要箇所をイオンミリングに
より除去してゲート電極５を形成する（図８（ａ））。
Ａｓ基板１上に、Ｎ型ＧａＡｓチャネル層２、Ｎ型Ｇａ
Ａｓコンタクト層３、第一の誘電体膜４ａ、およびゲー
ト金属膜６を積層した構造を形成する。次いでゲート金
属膜を全面に堆積した後、不要箇所をイオンミリングに
より除去してゲート電極５を形成する（図８（ａ））。
【００６６】次に全面に第一および第二の誘電体膜４
ａ、４ｂを堆積する（図８（ｂ））。第一の誘電体膜４
ａの材料はＴａ2Ｏ5とし、膜厚を１５０ｎｍとする。ま
た、第二の誘電体膜４ｂの材料はＳｉ3Ｎ4とし、膜厚を
１５０ｎｍとする。
ａ、４ｂを堆積する（図８（ｂ））。第一の誘電体膜４
ａの材料はＴａ2Ｏ5とし、膜厚を１５０ｎｍとする。ま
た、第二の誘電体膜４ｂの材料はＳｉ3Ｎ4とし、膜厚を
１５０ｎｍとする。
【００６７】つづいてゲート電極形成箇所のみを開口し
てフォトレジストを形成した（図８（ｃ））。これをマ
スクとしてドライエッチングし、ゲート電極５上面の第
二の誘電体膜４ｂを実質的に完全に除去する（図８
（ｄ））。
てフォトレジストを形成した（図８（ｃ））。これをマ
スクとしてドライエッチングし、ゲート電極５上面の第
二の誘電体膜４ｂを実質的に完全に除去する（図８
（ｄ））。
【００６８】次に、全面に５０ｎｍのＴｉＮ膜、１５ｎ
ｍのＰｔ膜、４００ｎｍのＡｕ膜をこの順でスパッタ蒸
着し、再度ゲート金属膜６を形成した後、イオンミリン
グにより不要箇所を除去してゲート電極５を形成する
（図９（ｅ））。
ｍのＰｔ膜、４００ｎｍのＡｕ膜をこの順でスパッタ蒸
着し、再度ゲート金属膜６を形成した後、イオンミリン
グにより不要箇所を除去してゲート電極５を形成する
（図９（ｅ））。
【００６９】次にゲート電極形成箇所以外の領域に形成
された第一および第二の誘電体膜４ａ、４ｂをエッチン
グにより除去する。その後、８ｎｍのＮｉ膜、５０ｎｍ
のＡｕＧｅ膜、２５０ｎｍのＡｕ膜をこの順で真空蒸着
し、ソース電極７とドレイン電極８とを形成し、電界効
果型トランジスタを完成する（図９（ｆ））。
された第一および第二の誘電体膜４ａ、４ｂをエッチン
グにより除去する。その後、８ｎｍのＮｉ膜、５０ｎｍ
のＡｕＧｅ膜、２５０ｎｍのＡｕ膜をこの順で真空蒸着
し、ソース電極７とドレイン電極８とを形成し、電界効
果型トランジスタを完成する（図９（ｆ））。
【００７０】本実施例の電界効果型トランジスタは、フ
ィールドプレート部の直下の領域にＴａ2Ｏ5とおよびＳ
ｉ3Ｎ4からなる誘電体膜が形成されているため、高い耐
圧特性を有しながら良好な利得特性が得られる。
ィールドプレート部の直下の領域にＴａ2Ｏ5とおよびＳ
ｉ3Ｎ4からなる誘電体膜が形成されているため、高い耐
圧特性を有しながら良好な利得特性が得られる。
【００７１】また本実施例の電界効果型トランジスタ
は、フィールドプレート部直下の箇所に形成される容量
が、ドレイン電極８に向かうにつれて徐々に小さくなる
構造を有している。このため、フィールドプレート部に
よる電界緩和作用をドレイン側において緩やかにし、理
想的な電界分布とすることができる。このため、高周波
特性の低下を最小限に抑えつつ、耐圧特性を向上させる
ことができる。
は、フィールドプレート部直下の箇所に形成される容量
が、ドレイン電極８に向かうにつれて徐々に小さくなる
構造を有している。このため、フィールドプレート部に
よる電界緩和作用をドレイン側において緩やかにし、理
想的な電界分布とすることができる。このため、高周波
特性の低下を最小限に抑えつつ、耐圧特性を向上させる
ことができる。
【００７２】（実施例６）本実施例は、図１０のように
ゲート電極５を種々の形状としたものである。図１０
（ａ）および（ｂ）は、ゲート電極５のドレイン側の端
部を櫛歯形状としたものであり、（ｃ）は、ゲート電極
５のドレイン側の部分に複数の孔を設けたものである。
いずれの形状も、式（１） Ｃ＝εＳ／ｄ （１） （Ｃ：容量 ε：誘電率 Ｓ：電極面積 ｄ：電極間距
離）において、ドレイン側の電極面積Ｓを小さくするこ
とで、ゲート電極５直下の単位面積当たりの静電容量
が、ゲート側よりもドレイン側の方が小さくなるように
したものである。このようにすることによって、フィー
ルドプレート部による電界緩和作用をドレイン側におい
て緩やかにし、理想的な電界分布とすることができる。
このため、高周波特性の低下を最小限に抑えつつ、耐圧
特性を向上させることができる。
ゲート電極５を種々の形状としたものである。図１０
（ａ）および（ｂ）は、ゲート電極５のドレイン側の端
部を櫛歯形状としたものであり、（ｃ）は、ゲート電極
５のドレイン側の部分に複数の孔を設けたものである。
いずれの形状も、式（１） Ｃ＝εＳ／ｄ （１） （Ｃ：容量 ε：誘電率 Ｓ：電極面積 ｄ：電極間距
離）において、ドレイン側の電極面積Ｓを小さくするこ
とで、ゲート電極５直下の単位面積当たりの静電容量
が、ゲート側よりもドレイン側の方が小さくなるように
したものである。このようにすることによって、フィー
ルドプレート部による電界緩和作用をドレイン側におい
て緩やかにし、理想的な電界分布とすることができる。
このため、高周波特性の低下を最小限に抑えつつ、耐圧
特性を向上させることができる。
【００７３】なおゲート電極を図１０に示すような種々
の形状とする加工は、周知のエッチング技術等を用いて
行うことができる。
の形状とする加工は、周知のエッチング技術等を用いて
行うことができる。
【００７４】（実施例７）本実施例の電界効果型トラン
ジスタは、図１１（ａ）のように、ドレイン電極８とゲ
ート電極５の間に電界制御電極１１を備えている。これ
により耐圧特性がさらに改善される。
ジスタは、図１１（ａ）のように、ドレイン電極８とゲ
ート電極５の間に電界制御電極１１を備えている。これ
により耐圧特性がさらに改善される。
【００７５】この電界効果型トランジスタは、実施例２
と同様の工程によりフィールドプレート部直下に誘電体
膜４を有するゲート電極５を形成後、電界制御電極１１
を形成することによって得られる。電界制御電極１１
は、まず全面に５０ｎｍのＴｉ膜、３０ｎｍのＰｔ膜、
２００ｎｍのＡｕ膜をこの順で真空蒸着した後、イオン
ミリングにより不要箇所を除去することにより形成す
る。
と同様の工程によりフィールドプレート部直下に誘電体
膜４を有するゲート電極５を形成後、電界制御電極１１
を形成することによって得られる。電界制御電極１１
は、まず全面に５０ｎｍのＴｉ膜、３０ｎｍのＰｔ膜、
２００ｎｍのＡｕ膜をこの順で真空蒸着した後、イオン
ミリングにより不要箇所を除去することにより形成す
る。
【００７６】（実施例８）本実施例の電界効果型トラン
ジスタは、図１１（ｂ）のように、ソース電極７とゲー
ト電極５の間にサブ電極１２を備えている。
ジスタは、図１１（ｂ）のように、ソース電極７とゲー
ト電極５の間にサブ電極１２を備えている。
【００７７】この電界効果型トランジスタは、実施例２
と同様の工程によりフィールドプレート部直下に誘電体
膜４を有するゲート電極５を形成後、サブ電極１２を形
成することによって得られる。サブ電極１２は、まず全
面に５０ｎｍのＴｉ膜、３０ｎｍのＰｔ膜、２００ｎｍ
のＡｕ膜をこの順で真空蒸着した後、イオンミリングに
より不要箇所を除去することにより形成する。
と同様の工程によりフィールドプレート部直下に誘電体
膜４を有するゲート電極５を形成後、サブ電極１２を形
成することによって得られる。サブ電極１２は、まず全
面に５０ｎｍのＴｉ膜、３０ｎｍのＰｔ膜、２００ｎｍ
のＡｕ膜をこの順で真空蒸着した後、イオンミリングに
より不要箇所を除去することにより形成する。
【００７８】サブ電極１２は、たとえばドレイン電極８
と接続し、プラスの電圧を印加する。これによりサブ電
極１２直下の領域は低抵抗となって電流が流れやすくな
り、素子の高効率化を図ることができる。
と接続し、プラスの電圧を印加する。これによりサブ電
極１２直下の領域は低抵抗となって電流が流れやすくな
り、素子の高効率化を図ることができる。
【００７９】（実施例９）本実施例の電界効果型トラン
ジスタは、図１３のように、フィールドプレート部９の
下にフロート電極１３を備えている。
ジスタは、図１３のように、フィールドプレート部９の
下にフロート電極１３を備えている。
【００８０】この電界効果型トランジスタは、実施例１
における図１（ｃ）の工程まで同様に行った後（図１の
誘電体膜ａが図１３の誘電体膜ａに相当する。）、フロ
ート電極１３を構成する金属材料および誘電体膜ｂを堆
積し、ゲート電極形成箇所をエッチングした後、全面に
ゲート金属膜６を形成する。その後の工程は実施例１に
おける図２（ｅ）以降と同様の工程を行うことにより、
図１３のような構造の電界効果型トランジスタを得るこ
とができる。フロート電極を構成する材料は、たとえば
タングステンシリサイド（ＷＳｉ）、アルミニウム、
金、チタン／白金／金などを用いる。
における図１（ｃ）の工程まで同様に行った後（図１の
誘電体膜ａが図１３の誘電体膜ａに相当する。）、フロ
ート電極１３を構成する金属材料および誘電体膜ｂを堆
積し、ゲート電極形成箇所をエッチングした後、全面に
ゲート金属膜６を形成する。その後の工程は実施例１に
おける図２（ｅ）以降と同様の工程を行うことにより、
図１３のような構造の電界効果型トランジスタを得るこ
とができる。フロート電極を構成する材料は、たとえば
タングステンシリサイド（ＷＳｉ）、アルミニウム、
金、チタン／白金／金などを用いる。
【００８１】本実施例の電界効果型トランジスタは上記
のようにフロート電極を備えているため、フィールドプ
レート部に対する印加をオフにしたときでもフロート電
極に電子が保持され、ゲート電極のドレイン側エッジ部
の電界集中が分散・緩和される。
のようにフロート電極を備えているため、フィールドプ
レート部に対する印加をオフにしたときでもフロート電
極に電子が保持され、ゲート電極のドレイン側エッジ部
の電界集中が分散・緩和される。
【００８２】（実施例１０）本実施例の電界効果型トラ
ンジスタは、図１６（ｇ）に示すように、ゲート電極が
庇状のフィールドプレート部９を備え、このフィールド
プレート部９とチャネル層との間に、ＳｉＯ2からなる
誘電体膜４’が形成されている。
ンジスタは、図１６（ｇ）に示すように、ゲート電極が
庇状のフィールドプレート部９を備え、このフィールド
プレート部９とチャネル層との間に、ＳｉＯ2からなる
誘電体膜４’が形成されている。
【００８３】以下、図１５、１６を参照して、本実施例
の電界効果型トランジスタの製造方法について説明す
る。
の電界効果型トランジスタの製造方法について説明す
る。
【００８４】まず、半絶縁性のＧａＡｓ基板１上にＭＢ
Ｅ法により、Ｓｉを２×１０17ｃｍ -3ドープしたＮ型Ｇ
ａＡｓチャネル層２（厚さ２３０ｎｍ）、およびＳｉを
５×１０17ｃｍ-3ドープしたＮ型ＧａＡｓコンタクト層
３（厚さ１５０ｎｍ）を成長させる（図１５（ａ））。
Ｅ法により、Ｓｉを２×１０17ｃｍ -3ドープしたＮ型Ｇ
ａＡｓチャネル層２（厚さ２３０ｎｍ）、およびＳｉを
５×１０17ｃｍ-3ドープしたＮ型ＧａＡｓコンタクト層
３（厚さ１５０ｎｍ）を成長させる（図１５（ａ））。
【００８５】つぎにレジスト（図示せず）をマスクとし
て硫酸系または燐酸系の水溶液を用いてチャネル層２、
コンタクト層３をウェットエッチングし、リセスを形成
する（図１５（ｂ））。
て硫酸系または燐酸系の水溶液を用いてチャネル層２、
コンタクト層３をウェットエッチングし、リセスを形成
する（図１５（ｂ））。
【００８６】つづいてＣＶＤ法により厚さ１５０ｎｍの
ＳｉＯ2からなる誘電体膜４’を全面に堆積する（図１
５（ｃ））。この誘電体膜４’の上にレジスト（不図
示）を形成し、これをマスクとしてゲート電極形成箇所
の誘電体膜４’をＣＨＦ3またはＳＦ6を用いてドライエ
ッチングする。次いで誘電体膜４’をマスクとして電極
形成箇所のチャネル層２を３０ｎｍ程度エッチングする
（図１５（ｄ））。
ＳｉＯ2からなる誘電体膜４’を全面に堆積する（図１
５（ｃ））。この誘電体膜４’の上にレジスト（不図
示）を形成し、これをマスクとしてゲート電極形成箇所
の誘電体膜４’をＣＨＦ3またはＳＦ6を用いてドライエ
ッチングする。次いで誘電体膜４’をマスクとして電極
形成箇所のチャネル層２を３０ｎｍ程度エッチングする
（図１５（ｄ））。
【００８７】次に、全面に１００ｎｍのＷＳｉ膜、５０
ｎｍのＴｉＮ膜、１５ｎｍのＰｔ膜、４００ｎｍのＡｕ
膜をこの順でスパッタ蒸着し、ゲート金属膜６を形成す
る（図１６（ｅ））。その後、ゲート電極形成箇所にの
みフォトレジストを設け、イオンミリングにより不要箇
所を除去してゲート電極５を形成する（図１６
（ｆ））。
ｎｍのＴｉＮ膜、１５ｎｍのＰｔ膜、４００ｎｍのＡｕ
膜をこの順でスパッタ蒸着し、ゲート金属膜６を形成す
る（図１６（ｅ））。その後、ゲート電極形成箇所にの
みフォトレジストを設け、イオンミリングにより不要箇
所を除去してゲート電極５を形成する（図１６
（ｆ））。
【００８８】つづいて誘電体膜４’の所定箇所をエッチ
ングしてコンタクト層３を露出させ、８ｎｍのＮｉ膜、
５０ｎｍのＡｕＧｅ膜、２５０ｎｍのＡｕ膜をこの順で
真空蒸着し、ソース電極７とドレイン電極８とを形成
し、電界効果型トランジスタを完成する（図１６
（ｇ））。
ングしてコンタクト層３を露出させ、８ｎｍのＮｉ膜、
５０ｎｍのＡｕＧｅ膜、２５０ｎｍのＡｕ膜をこの順で
真空蒸着し、ソース電極７とドレイン電極８とを形成
し、電界効果型トランジスタを完成する（図１６
（ｇ））。
【００８９】本実施例の電界効果型トランジスタは、フ
ィールドプレート部とチャネル層との間の誘電体膜４’
の材料としてＳｉＯ2を用いている。ＳｉＯ2の比誘電率
は３．９程度であり、誘電体膜４’の膜厚は１５０ｎｍ
である。したがってｔ／εの値は約３８であり、下記式
（１）および（２）を満たす。 （１）１＜ε＜５ （２）２５＜ｔ／ε＜７０ 本実施例の電界効果型トランジスタは、上記条件を満た
す誘電体膜４’を有しているため、良好な耐圧特性を示
し、かつ、誘電体膜の破壊や電流リークの発生が起こり
にくい。
ィールドプレート部とチャネル層との間の誘電体膜４’
の材料としてＳｉＯ2を用いている。ＳｉＯ2の比誘電率
は３．９程度であり、誘電体膜４’の膜厚は１５０ｎｍ
である。したがってｔ／εの値は約３８であり、下記式
（１）および（２）を満たす。 （１）１＜ε＜５ （２）２５＜ｔ／ε＜７０ 本実施例の電界効果型トランジスタは、上記条件を満た
す誘電体膜４’を有しているため、良好な耐圧特性を示
し、かつ、誘電体膜の破壊や電流リークの発生が起こり
にくい。
【００９０】（実施例１１）誘電体膜４’の材料として
ＳｉＮ膜を用い、その膜厚を２００ｎｍとしたこと以外
は、実施例１０と同様にして電界効果型トランジスタを
完成する（図１６（ｇ））。
ＳｉＮ膜を用い、その膜厚を２００ｎｍとしたこと以外
は、実施例１０と同様にして電界効果型トランジスタを
完成する（図１６（ｇ））。
【００９１】ＳｉＮの比誘電率は７程度であり、誘電体
膜４’の膜厚は２００ｎｍであるから、本実施例の電界
効果型トランジスタは下記式（１）および（２）を満た
す。 （１）５≦ε＜８ （２）１００＜ｔ＜３５０ このため本実施例の電界効果型トランジスタは良好な耐
圧特性を示し、かつ、誘電体膜の破壊や電流リークの発
生が起こりにくい。
膜４’の膜厚は２００ｎｍであるから、本実施例の電界
効果型トランジスタは下記式（１）および（２）を満た
す。 （１）５≦ε＜８ （２）１００＜ｔ＜３５０ このため本実施例の電界効果型トランジスタは良好な耐
圧特性を示し、かつ、誘電体膜の破壊や電流リークの発
生が起こりにくい。
【００９２】
【発明の効果】以上説明したように、本発明の電界効果
型トランジスタは、ゲート電極のフィールドプレート部
とチャネル層との間に、比誘電率８以上の誘電体膜が形
成されている。このような高い誘電率を有する材料を用
いているため、充分な電界緩和効果を得ながら誘電体膜
の膜厚を厚くすることができる。このため従来技術で問
題となっていた誘電体膜の破壊や電流リークの発生が起
こりにくい。このため利得特性の低下を抑えながら耐圧
特性を効果的に改善することができる。
型トランジスタは、ゲート電極のフィールドプレート部
とチャネル層との間に、比誘電率８以上の誘電体膜が形
成されている。このような高い誘電率を有する材料を用
いているため、充分な電界緩和効果を得ながら誘電体膜
の膜厚を厚くすることができる。このため従来技術で問
題となっていた誘電体膜の破壊や電流リークの発生が起
こりにくい。このため利得特性の低下を抑えながら耐圧
特性を効果的に改善することができる。
【００９３】また、本発明の電界効果型トランジスタ
は、誘電体膜の材料として、比誘電率および誘電体膜の
膜厚の間に一定の関係を有するものを用いているため、
利得特性の低下を抑えながら耐圧特性を効果的に改善す
ることができる。
は、誘電体膜の材料として、比誘電率および誘電体膜の
膜厚の間に一定の関係を有するものを用いているため、
利得特性の低下を抑えながら耐圧特性を効果的に改善す
ることができる。
【００９４】また、フィールドプレート部、チャネル
層、およびこれらに挟まれた誘電体膜とで形成される単
位面積あたりの静電容量が、ゲート電極から遠ざかるに
つれて小さくなっている構成とすることにより、フィー
ルドプレート部による電界緩和作用をドレイン側におい
て緩やかにし、理想的な電界分布とすることができる。
このため、高周波特性の低下を最小限に抑えつつ、耐圧
特性を向上させることができる。
層、およびこれらに挟まれた誘電体膜とで形成される単
位面積あたりの静電容量が、ゲート電極から遠ざかるに
つれて小さくなっている構成とすることにより、フィー
ルドプレート部による電界緩和作用をドレイン側におい
て緩やかにし、理想的な電界分布とすることができる。
このため、高周波特性の低下を最小限に抑えつつ、耐圧
特性を向上させることができる。
【００９５】また、ゲート電極とドレイン電極との間に
電界制御電極を設けることにより、フィールドプレート
部による電界緩和効果との相乗効果が得られ、耐圧特性
がさらに改善される。
電界制御電極を設けることにより、フィールドプレート
部による電界緩和効果との相乗効果が得られ、耐圧特性
がさらに改善される。
【００９６】また、ソース電極とゲート電極との間にサ
ブ電極を設けることにより、素子の高効率化が図られ
る。
ブ電極を設けることにより、素子の高効率化が図られ
る。
【図１】本発明の電界効果型トランジスタの断面図であ
る。
る。
【図２】本発明の電界効果型トランジスタの製造方法を
示す工程断面図である。
示す工程断面図である。
【図３】本発明の電界効果型トランジスタの製造方法を
示す工程断面図である。
示す工程断面図である。
【図４】本発明の電界効果型トランジスタの断面図であ
る。
る。
【図５】本発明の電界効果型トランジスタの断面図およ
びフィールドプレート部部分の上面図である。
びフィールドプレート部部分の上面図である。
【図６】本発明の電界効果型トランジスタの断面図であ
る。
る。
【図７】本発明の電界効果型トランジスタの製造方法を
示す工程断面図である。
示す工程断面図である。
【図８】本発明の電界効果型トランジスタの製造方法を
示す工程断面図である。
示す工程断面図である。
【図９】本発明の電界効果型トランジスタの断面図であ
る。
る。
【図１０】本発明の電界効果型トランジスタの断面図で
ある。
ある。
【図１１】本発明の電界効果型トランジスタの断面図で
ある。
ある。
【図１２】従来の電界効果型トランジスタの断面図であ
る。
る。
【図１３】本発明の電界効果型トランジスタの断面図で
ある。
ある。
【図１４】従来の電界効果型トランジスタにおけるゲー
ト下端の電界集中を説明するための図である。
ト下端の電界集中を説明するための図である。
【図１５】本発明の電界効果型トランジスタの製造方法
を示す工程断面図である。
を示す工程断面図である。
【図１６】本発明の電界効果型トランジスタの製造方法
を示す工程断面図である。
を示す工程断面図である。
１ ＧａＡｓ基板 ２ チャネル層 ３ コンタクト層 ４ 誘電体膜 ４’ 誘電体膜 ４ａ 第一の誘電体膜 ４ｂ 第二の誘電体膜 ５ ゲート電極 ６ ゲート金属膜 ７ ソース電極 ８ ドレイン電極 ９ フィールドプレート部 １０ フォトレジスト １１ 電界制御電極 １２ サブ電極 １３ フロート電極 １４ 絶縁膜 ３１ ＧａＡｓ基板 ３２ チャネル層 ３３ コンタクト層 ３４ 誘電体
フロントページの続き (72)発明者 麻埜 和則 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 三好 陽介 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 望月 康則 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平７−37905（ＪＰ，Ａ) 特開 平７−74184（ＪＰ，Ａ) 特開 平１−96966（ＪＰ，Ａ) 実開 昭54−109465（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812
Claims (26)
- 【請求項１】 表面にチャネル層が形成された半導体基
板と、前記半導体基板上に離間して形成されたソース電
極およびドレイン電極と、前記ソース電極と前記ドレイ
ン電極との間に配置され、前記チャネル層とショットキ
接合したゲート電極とを有し、前記ゲート電極は、ドレ
イン電極側に庇状のフィールドプレート部を備え、前記
フィールドプレート部と前記チャネル層との間に、比誘
電率８以上の高誘電体材料からなる誘電体膜が設けら
れ、前記フィールドプレート部と、前記チャネル層と、
これらに挟まれた前記誘電体膜とで形成される単位面積
あたりの静電容量は、ゲート電極から遠ざかるにつれて
小さくなっていることを特徴とする電界効果型トランジ
スタ。 - 【請求項２】 表面にチャネル層が形成された半導体基
板と、前記半導体基板上に離間して形成されたソース電
極およびドレイン電極と、前記ソース電極と前記ドレイ
ン電極との間に配置され、前記チャネル層とショットキ
接合したゲート電極とを有し、前記ゲート電極は、ドレ
イン電極側に庇状のフィールドプレート部を備え、前記
フィールドプレート部と前記チャネル層との間に、比誘
電率８以上の高誘電体材料からなる誘電体膜が設けら
れ、前記フィールドプレート部直下の前記誘電体膜の厚
みは、ゲート電極側がドレイン電極側よりも薄いことを
特徴とする電界効果型トランジスタ。 - 【請求項３】 表面にチャネル層が形成された半導体基
板と、前記半導体基板上に離間して形成されたソース電
極およびドレイン電極と、前記ソース電極と前記ドレイ
ン電極との間に配置され、前記チャネル層とショットキ
接合したゲート電極とを有し、前記ゲート電極は、ドレ
イン電極側に庇状のフィールドプレート部を備え、前記
フィールドプレート部と前記チャネル層との間に、比誘
電率８以上の高誘電体材料からなる誘電体膜が設けら
れ、前記フィールドプレート部に一または二以上の孔が
形成されたことを特徴とする電界効果型トランジスタ。 - 【請求項４】 表面にチャネル層が形成された半導体基
板と、前記半導体基板上に離間して形成されたソース電
極およびドレイン電極と、前記ソース電極と前記ドレイ
ン電極との間に配置され、前記チャネル層とショットキ
接合したゲート電極とを有し、前記ゲート電極は、ドレ
イン電極側に庇状のフィールドプレート部を備え、前記
フィールドプレート部と前記チャネル層との間に、比誘
電率８以上の高誘電体材料からなる誘電体膜が設けら
れ、前記フィールドプレート部のドレイン電極側の端部
が櫛歯形状を有することを特徴とする電界効果型トラン
ジスタ。 - 【請求項５】 表面にチャネル層が形成された半導体基
板と、前記半導体基板上に離間して形成されたソース電
極およびドレイン電極と、前記ソース電極と前記ドレイ
ン電極との間に配置され、前記チャネル層とショットキ
接合したゲート電極とを有し、前記ゲート電極は、ドレ
イン電極側に庇状のフィールドプレート部を備え、前記
フィールドプレート部と前記チャネル層との間に、比誘
電率８以上の高誘電体材料からなる誘電体膜が設けら
れ、前記フィールドプレート部直下の前記誘電体膜の誘
電率が、前記ゲート電極から遠ざかるにつれて低くなっ
ていることを特徴とする電界効果型トランジスタ。 - 【請求項６】 表面にチャネル層が形成された半導体基
板と、前記半導体基板上に離間して形成されたソース電
極およびドレイン電極と、前記ソース電極と前記ドレイ
ン電極との間に配置され、前記チャネル層とショットキ
接合したゲート電極とを有し、前記ゲート電極は、ドレ
イン電極側に庇状のフィールドプレート部を備え、前記
フィールドプレート部と前記チャネル層との間に、比誘
電率８以上の高誘電体材料からなる誘電体膜が設けら
れ、前記フィールドプレート部の下にフロート電極が設
けられたことを特徴とする電界効果型トランジスタ。 - 【請求項７】 表面にチャネル層が形成された半導体基
板と、前記半導体基板上に離間して形成されたソース電
極およびドレイン電極と、前記ソース電極と前記ドレイ
ン電極との間に配置され、前記チャネル層とショットキ
接合したゲート電極とを有し、前記ゲート電極は、ドレ
イン電極側に庇状のフィールドプレート部を備え、前記
フィールドプレート部と前記チャネル層との間に、比誘
電率８以上の高誘電体材料からなる誘電体膜が設けら
れ、前記ゲート電極と前記ソース電極との間に、前記チ
ャネル層の上部に誘電体膜を介してサブ電極がさらに設
けられたことを特徴とする電界効果型トランジスタ。 - 【請求項８】 前記高誘電体材料は、酸化アルミニウム
（Ａｌ2Ｏ3）、窒化アルミニウム、酸化タンタル（Ｔａ
2Ｏ5）、チタン酸ストロンチウム（ＳｒＴｉＯ3）、チ
タン酸バリウム（ＢａＴｉＯ3）、チタン酸バリウム・
ストロンチウム（ＢａxＳｒ1-xＴｉＯ3（０＜ｘ＜
１））、およびタンタル酸ビスマス・ストロンチウム
（ＳｒＢｉ2Ｔａ2Ｏ9）からなる群から選ばれるいずれ
かの材料であることを特徴とする請求項１乃至７いずれ
かに記載の電界効果型トランジスタ。 - 【請求項９】 前記チャネル層の表面の少なくとも一部
がシリコン酸化膜により覆われ、該シリコン酸化膜と前
記フィールドプレート部との間に前記誘電体膜が設けら
れたことを特徴とする請求項１乃至８いずれかに記載の
電界効果型トランジスタ。 - 【請求項１０】 前記誘電体膜の厚みが、１００ｎｍ以
上１５００ｎｍ以下であることを特徴とする請求項１乃
至９いずれかに記載の電界効果型トランジスタ。 - 【請求項１１】 前記誘電体膜は、前記フィールドプレ
ート部の直下の領域にのみ形成されたことを特徴とする
請求項１乃至１０いずれかに記載の電界効果型トランジ
スタ。 - 【請求項１２】 前記ゲート電極と前記ドレイン電極と
の間に、前記チャネル層の上部に誘電体膜を介して電界
制御電極がさらに設けられたことを特徴とする請求項１
乃至１１いずれかに記載の電界効果型トランジスタ。 - 【請求項１３】 前記チャネル層は、III−V族化合物半
導体からなることを特徴とする請求項１乃至１２いずれ
かに記載の電界効果型トランジスタ。 - 【請求項１４】 リセス構造を有することを特徴とする
請求項１乃至１３いずれかに記載の電界効果型トランジ
スタ。 - 【請求項１５】 表面にチャネル層が形成された半導体
基板と、前記半導体基板上に離間して形成されたソース
電極およびドレイン電極と、前記ソース電極と前記ドレ
イン電極との間に配置され、前記チャネル層とショット
キ接合したゲート電極とを有し、前記ゲート電極は、ド
レイン電極側に庇状のフィールドプレート部を備え、前
記フィールドプレート部と前記チャネル層との間に誘電
体膜が設けられ、該誘電体膜の比誘電率をε、膜厚をｔ
（ｎｍ）としたときに、下記（１）または（２）を満た
すことを特徴とする電界効果型トランジスタ。 （１）１＜ε＜５、かつ、２５＜ｔ／ε＜７０ （２）５≦ε＜８、かつ、１００＜ｔ＜３５０ - 【請求項１６】 前記誘電体膜は、前記フィールドプレ
ート部の直下の領域にのみ形成されたことを特徴とする
請求項１５に記載の電界効果型トランジスタ。 - 【請求項１７】 前記フィールドプレート部と、前記チ
ャネル層と、これらに挟まれた前記誘電体膜とで形成さ
れる単位面積あたりの静電容量は、ゲート電極から遠ざ
かるにつれて小さくなっていることを特徴とする請求項
１５または１６に記載の電界効果型トランジスタ。 - 【請求項１８】 前記フィールドプレート部直下の前記
誘電体膜の厚みは、ゲート電極側がドレイン電極側より
も薄いことを特徴とする請求項１５乃至１７いずれかに
記載の電界効果型トランジスタ。 - 【請求項１９】 前記フィールドプレート部に一または
二以上の孔が形成されたことを特徴とする請求項１５乃
至１８いずれかに記載の電界効果型トランジスタ。 - 【請求項２０】 前記フィールドプレート部のドレイン
電極側の端部が櫛歯形状を有することを特徴とする請求
項１５乃至１９いずれかに記載の電界効果型トランジス
タ。 - 【請求項２１】 前記フィールドプレート部直下の前記
誘電体膜の誘電率が、前記ゲート電極から遠ざかるにつ
れて低くなっていることを特徴とする請求項１５乃至２
０いずれかに記載の電界効果型トランジスタ。 - 【請求項２２】 前記フィールドプレート部の下にフロ
ート電極が設けられたことを特徴とする請求項１５乃至
２１いずれかに記載の電界効果型トランジスタ。 - 【請求項２３】 前記ゲート電極と前記ドレイン電極と
の間に、前記チャネル層の上部に誘電体膜を介して電界
制御電極がさらに設けられたことを特徴とする請求項１
５乃至２２いずれかに記載の電界効果型トランジスタ。 - 【請求項２４】 前記ゲート電極と前記ソース電極との
間に、前記チャネル層の上部に誘電体膜を介してサブ電
極がさらに設けられたことを特徴とする請求項１５乃至
２３いずれかに記載の電界効果型トランジスタ。 - 【請求項２５】 前記チャネル層は、III−V族化合物半
導体からなることを特徴とする請求項１５乃至２４いず
れかに記載の電界効果型トランジスタ。 - 【請求項２６】 リセス構造を有することを特徴とする
請求項１５乃至２５いずれかに記載の電界効果型トラン
ジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26839498A JP3180776B2 (ja) | 1998-09-22 | 1998-09-22 | 電界効果型トランジスタ |
| US09/383,983 US6483135B1 (en) | 1998-09-22 | 1999-08-26 | Field effect transistor |
| US10/237,052 US20030006437A1 (en) | 1998-09-22 | 2002-09-09 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26839498A JP3180776B2 (ja) | 1998-09-22 | 1998-09-22 | 電界効果型トランジスタ |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001020088A Division JP2001230263A (ja) | 2001-01-29 | 2001-01-29 | 電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000100831A JP2000100831A (ja) | 2000-04-07 |
| JP3180776B2 true JP3180776B2 (ja) | 2001-06-25 |
Family
ID=17457874
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|---|---|---|---|
| JP26839498A Expired - Fee Related JP3180776B2 (ja) | 1998-09-22 | 1998-09-22 | 電界効果型トランジスタ |
Country Status (2)
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