JPH0196966A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電界効果トランジスタに関し、さらに詳し
くは、ショットキー接合ゲート電界効果トランジスタに
おける高耐圧化のための改良構造に係るものである。

〔従来の技術〕

従来例によるこの種のショットキー接合ゲート電界効果
トランジスタ（以下、ＦＥＴとも呼ぶ）の模式的に表わ
した概要構成を第６図および第７図に示す。

すなわち、これらの第６図、第７図に示す従来例構成お
いて、符号１および２はオーム性接触のソース電極およ
びドレイン電極、３はショットキー接合ゲート電極であ
り、５は半導体活性層、６はバッファ層を含む半絶縁性
基板である。そしてこの従来例の場合、第６図のものは
プレーナタイプのＦＥＴを示し、第７図のものはゲート
形成領域に凹部を設けた。いわゆるリセス構造のＦＥＴ
を示している。

しかして、一般にこの種のＦＥＴの場合、装置を高性能
化、特に高出力化させるためには、ゲルト・ドレイン間
、およびソース・ドレイン間の耐圧を向上させることが
大切である。

ご覧で、ソース接地により用いる従来のＦＥＴでは、そ
の動作時に高電界のかけられる望城が、前記各図におい
て、符号Ａで示すＯ印で囲まれた部分である。特に、第
６図でのプレーナタイプのＦＥＴにあっては、オーミッ
ク接合の不整合とか電極形状のエツジ効果などにより、
ドレイン電極のエツジ部分での○印の領域に電界集中を
生じ易いので、その高耐圧化が一層難しく、これを解消
するために、第７図のりセス構造が採用されており、こ
のリセス構造によるＦＥＴでは、その耐圧が主としてゲ
ートのドレイン側空乏層にか〜る電界で決まることから
、プレーナタイプのＦＥＴよりも高耐圧化し得るのであ
る。

〔発明が解決しようとする問題点〕

従来例によるＦＥＴは、前記のように構成されているの
で、プレーナタイプのものでは、その高耐圧化が難しく
、また一方、リセス構造のものでは、その製造が比較的
面倒であるほかに、耐圧がＯ甲部分の電界で決められる
ために、リセス形状とかゲート電極形状などに大きく左
右され、その高耐圧化を安定して実現し得ないと云う問
題点があった。

この発明は、従来のこのような問題点を解消するために
なされたものであって、その目的とするところは、入力
側での寄生抵抗とか入力容量などを変えずに、安定した
高耐圧化を行ない得て、しかも、高出力、高利得、高効
率化などを容易に実現できるようにした。この種の電界
効果トランジスタを提供することである。

〔問題点を解決するための手段〕

前記目的を達成するために、この発明に係る電界効果ト
ランジスタは、ゲート・ドレイン間でのゲートから所定
の距離を隔てた部分に、電気的には、ソース、ドレイン
、ゲートの何れの電極に対しても浮遊される。ショット
キー接合により形成した電極（以下、ＳＢガード電極と
呼ぶ）を、少なくとも一つ以上設けたものである。

〔作　　　用〕

すなわち、この発明においては、ゲート・ドレイン間に
少なくとも一つ以上設けられるＳＢガード電極により、
ゲートのドレイン側エツジでの電界集中を緩和すること
ができ、これによって装置の高耐圧化を安定して実現し
得るのである。

〔実　施　例〕

以下、この発明に係る電界効果トランジスタの各別の実
施例につき、第１図ないし第５図を参照して詳細に説明
する。

第１図および第２図はこの発明の第１実施例を適用した
電界効果トランジスタの４１１要構成を示す平面説明図
および断面図、また、第３図（ａ）、（ｂ）は同、ヒ電
界効果トランジスタの作用を説明するそれぞれに要部を
拡大した断面図であり、これらの第１図ないし第３図実
施例構成において、前記第６図および第７図従来例構成
と同一符号は同一または相当部分を表わしている。

すなわち、これらの第１図ないし第３図に示す第１実施
例構成おいても、符号ｌおよび２はオーム性接触のソー
ス電極およびドレイン電極、３はショットキー接合ゲー
ト電極であり、また、４はゲートφドレイン間でのゲー
ト電極３からドレイン電極２側へ所定の距ｆａｘを隔て
た部分に、電気的には、ソース電極１．ドレイン電極２
．ゲート電極３の何れに対しても浮遊されるようにして
ショットキー接合で形成した電極、すなわちこの場合に
は、ＳＢガード電極であり、さらに、５は半導体活性層
、６はバッファ層を含む半絶縁性基板である。

従って、この第１実施例構成の場合９通常でのＦＥＴ動
作時には、ゲート−ドレイン間が最も高電界になり、第
３図（ａ）に見られるように、チャネル領域への空乏層
がゲート側からドレイン側に伸びている。なお、同第３
図（ａ）において符号７は空乏層の領界線である。

こ−で、ゲート電極３とＳＢガード電極４との距ｌｌｉ
＆！を、ゲート・ドレイン間電圧がブレークダウン電圧
に達するよりも低い電圧で、その空間電荷層がＳＢガー
ド電極４に達し得るように、予め設定しておく。

今、ＳＢガード電極４にゲート空乏層が達するのに必要
な電圧をｖＰＴとすると、このｖＰＴ以上の電圧では、
第３図（ｂ）に見られるように、今度はＳＢガード電極
接合がら空乏層が伸びることになり、電圧ｖＰＴ以前に
あって最も高電界であった。

符号Ａで示す領域部分では、この電圧ｖＰＴ以上におい
ても、各接合からの電界の向きが逆方向になるため、こ
のＡ部分での合成電界が小さくなり、こ−での降伏が生
じ難くなって、高′を界はＡ′部分に移る。つまり、前
記した従来例構成でのＳＢガード電極４を設けてない場
合に比較して、このＳＢガード電極４を設けた第１実施
例構成の場合には、お−よそ電圧Ｖ、７分だけ高耐圧化
し得るのである。

そしてまた、装置構成を一層高耐圧化するのには、前記
Ａ部分において降伏を生ずる以前にあって、高電界を緩
和させ得るように、例えば、第４図に示した第２実施例
構成での通りに、前記したＳＢガード電極４を、さらに
複数個設けるようにすればよい。

なお、以上の第１．第２実施例構成は、共にこの発明を
プレーナタイプのＦＥＴに適用したものであるが、これ
をリセス構造のＦＥＴに適用する場合には、第５図（ａ
）ないしくｄ）に示すそれぞれの位置にあって、少なく
とも一つ以上のＳＢガード電極４を設けるようにすれば
よく、また、これらの（ａ）ないしくｄ）の構造を組み
合せて構成してもよいもので、それぞれに前記各実施例
の場合と同様な作用、効果が得られる。

〔発明の効果〕

以上詳述したように、この発明によれば、ショットキー
接合ゲート電界効果トランジスタにおいて、ゲート９１
９４７間でのゲートから所定の距離を隔てた部分に、電
気的には、ソース、ドレイン、ゲートの何れの電極に対
しても浮遊される。

ショットキー接合により形成したＳＢガード電極を、少
なくとも一つ以上設けて構成したから、このＳＢガード
電極により、ゲートのドレイン側エツジでの電界集中を
緩和することができ、これによって、ＦＥＴでの他の特
性１例えば、入力側での寄生抵抗とか入力容量などを劣
化させたすせずに、ＦＥＴの高耐圧化を安定に行ない得
て、装置の高出力、高利得、高効率化などを容易に実現
できるものである。

【図面の簡単な説明】

第１図および第２図はこの発明の第１実施例を適用した
電界効果トランジスタの概要構成を示す平面説明図およ
び断面図、第３図（ａ）、（ｂ）は同上電界効果トラン
ジスタの作用を説明するそれぞれに要部を拡大した断面
図、第４図は同上第２実施例を適用した電界効果トラン
ジスタの概要構成を示す断面図、第５図（ａ）ないしく
ｄ）は同上第３実施例による電界効果トランジスタの各
別例を示すそれぞれ断面図であり、また、第６図および
第７図は同上従来の各別例による電界効果トランジスタ
の作用を説明するそれぞれに要部を拡大した断面図であ
る。 １・・・・オーム性接触のソース電極、２・・・・オー
ム性接触のドレイン電極、３・・・・ショットキー接合
ゲート電極、４・・・・ＳＢガード電極、５・・・・半
導体活性層、６・・・・半絶縁性基板、７・・・・空乏
層の領界線。 代理人　　大　　岩　　増　　雄 第　１　【よ 第　２Ｐぐ 第　３　国 ＝４Ｌζ ４プτ　　５　Ｌゴ

Claims (1)

【特許請求の範囲】
1. 　ショットキー接合ゲート電界効果トランジスタにおい
   て、ゲート・ドレイン間でのゲートから所定の距離を隔
   てた部分に、電気的には、ソース、ドレイン、ゲートの
   何れの電極に対しても浮遊される、ショットキー接合に
   より形成した電極を、少なくとも一つ以上設けたことを
   特徴とする電界効果トランジスタ。