JP2964157B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 半導体装置、特に、低オン抵抗で高耐圧のMOSFETに関
し、 製造工程を複雑にすることなく、電界集中を緩和し、
MOSFETの耐圧を向上することを目的とし、 一導電型半導体基板に素子領域を設け、該素子領域中
に該半導体基板とは反対導電型のソース拡散層およびド
レイン拡散層を互いに対向するように設け、該素子領域
上に絶縁膜を設け、該絶縁膜の上にゲート電極を該ドレ
イン拡散層と重なり合わないようにして設け、該半導体
基板中に、少なくとも該絶縁膜と該ドレイン拡散層には
接するように、該ドレイン拡散層と同導電型のオフセッ
ト低濃度層を設けてなる半導体装置において、該オフセ
ット低濃度層の幅を該ドレイン拡散層から該ゲート電極
に向かうにしたがって拡大して、該オフセット低濃度層
に生じる電界の集中を緩和するように構成した。

〔産業上の利用分野〕

本発明は、半導体装置、特に、低オン抵抗で高耐圧の
MOSFETに関する。

近年、デイスプレイパネルの駆動やメカトロニクス等
の分野において、MOSFETのより一層の高耐圧化、大電力
化が必要となっている。

例えば、プラズマデイスプレイの駆動用としては120
〜180Vの高圧に耐えるものが要求されている。

また、例えばメモリや論理ゲートアレイICにおいて、
その高集積化にともない、構成要素であるMOSFETを微細
化する必要があるが、その微細化に伴って、MOSFETの耐
圧が低くなり、従来5Vで動作させていた回路を、素子の
耐圧が不足することが理由で、3Vで動作させる必要が生
じている。

このように、MOSFETには、オン抵抗との関係で、相対
的な意味での高耐圧化も求められている。

〔従来の技術〕

従来、この種の高耐圧MOSFETとしては、ゲート電極を
ドレイン拡散層と重なり合わないようにオフセットして
設けたオフセット型MOSFETが知られている。

第３図は、従来の高耐圧オフセット型MOSFETの構成図
で、（ａ）は断面図、（ｂ）は平面図である。

この図において、１は一導電型半導体基板、２は素子
領域、３は反対導電型のソース拡散層、４は反対導電型
のドレイン拡散層、５はゲート絶縁膜、６はゲート電
極、７はオフセット低濃度層、８はオフセット低濃度層
部分における素子領域の境界線、９はドレイン拡散層と
オフセット低濃度層の境界線、10はゲート電極とオフセ
ット低濃度層の境界線であり、電気力線11、電界集中が
生じる箇所Ａ、Ｂ、Ｃが後の便宜上書き加えられてい
る。

なお、電気力線の向きは、便宜上ｎチャネルFETとし
て記入した。

この図にみられるように、従来の高耐圧オフセット型
MOSFETにおいては、ドレイン拡散層４からゲート電極６
に延びるオフセット低濃度層は、その幅を変えることな
く、オフセット低濃度層部分における素子領域の境界線
８は、ドレイン拡散層とオフセット低濃度層の境界線
９、および、ゲート電極とオフセット低濃度層の境界線
10に垂直な直線によって形成されている。

したがって、オフセット低濃度層の中の電気力線11
は、ドレイン拡散層４からゲート電極６に向かって平行
に走っている。

このような構造のMOSFETにおいては、オフセット低濃
度層７を介することによって、ドレイン拡散層４にかか
る高電圧によって半導体基板中に生じる電界を弱め、ブ
レイクダウンを防ぐことを意図している。

また、単にドレイン拡散層をゲート電極６にから離す
だけでなく、オフセット低濃度層７を介在させることに
よって、MOSFETのオン抵抗の低減をも図っている。

〔発明が解決しようとする課題〕

前記、従来のオフセット型MOSFETでは、ソース拡散層
あるいはゲート電極とドレイン拡散層の間に高電圧がか
かった時、第３図（ａ）中のＡ、Ｂ、Ｃで示す部分に電
界の集中が生じる。

Ｃでの電界集中は例えばSOI構造を採ることによって
有効に防ぐことができるが、ＡやＢでの電界集中を有効
に防ぐことはできない。

この電界集中は生じる箇所Ａ、Ｂは、オフセット低不
純物層の不純物濃度の相対的高低によって異なり、MOSF
ETがオンしたときの抵抗値を低くして大電流動作を可能
にするために、オフセット低濃度層の不純物濃度を比較
的高く設定した場合は、オフセット低濃度層のゲート側
のＡでの電界集中が激しくなる。

他方、オンしたときの抵抗値よりも耐圧を重視してオ
フセット低濃度層の不純物濃度を比較的低くした場合
は、オフセット低濃度層のドレイン側のＢでの電界集中
が激しくなる。

上記の場合、オフセット低濃度層のＡあるいはＢの電
界集中を緩和するには、オフセット低濃度層の不純物濃
度を、電界集中が生じるゲート側あるいはドレイン側で
低くし、他の側の不純物濃度を高くすることが考えられ
るが、このような不純物濃度分布を平面内で微妙に制御
するためには工程数を増やすことが必要であり、製造コ
ストの増大を招くことになる。

そこで、本発明は、製造工程を複雑にすることなく、
電界集中を緩和し、MOSFETの耐圧を向上することを目的
とする。

〔課題を解決するための手段〕

本発明に於ける半導体装置に於いては、一導電型半導
体基板（例えば一導電型半導体基板1:以下、第１図参
照）に素子領域（例えば素子領域２）を設け、該素子領
域中に該半導体基板とは反対導電型のソース拡散層（例
えばソース拡散層３）およびドレイン拡散層（例えばド
レイン拡散層４）を互いに対向するように設け、該素子
領域上に絶縁膜（例えばゲート絶縁膜５）を設け、該絶
縁膜の上にゲート電極（例えばゲート電極６）を該ドレ
イン拡散層と重なり合わないようにして設け、該半導体
基板中に、少なくとも該絶縁膜と該ドレイン拡散層には
接するように、該ドレイン拡散層と同導電型のオフセッ
ト低濃度層（例えばオフセット低濃度層７）を設けてな
る半導体装置において、該オフセット低濃度層の幅を該
ドレイン拡散層から該ゲート電極に向かうにしたがって
拡大（例えば第１図に於ける（ｂ）を参照）して、該オ
フセット低濃度層に生じる電界の集中を緩和するように
構成した。

〔作用〕

第１図は、本発明の半導体装置の原理説明図で、
（ａ）は断面図、（ｂ）は平面図である。

この図において、θ_１、θ_２、θ_３、θ_４は、オフセ
ット低濃度層部分における素子領域の境界線と、ゲート
電極とオフセット低濃度層の境界線、あるいはドレイン
拡散層とオフセット低濃度層の境界線とがなす角度を示
し、他の符号は、第４図において同符号を付して説明し
たものと同じである。

ここでは、説明の便宜上、ｐ型基板に設けたｎチャネ
ルMOSFETについて考える。

ここで、オン抵抗値を低くして、大電流における動作
を可能にすることを重視し、オフセット低濃度層の不純
物濃度を比較的高くした場合について説明する。

この場合、ｎチャネルMOSFETであるから、ソース拡散
層３には0V、ドレイン拡散層４には正の高い電圧が印加
される。

また、耐圧が特に問題なのは、MOSFETがオフと時であ
るから、ゲート電極の電圧が0Vであるときを考える。

このとき、電気力線11はドレイン拡散層４から主にゲ
ート電極６の方向に向かい、ドレイン拡散層４からソー
ス拡散層３やゲート電極６に向かう途中で増減すること
はない。

一方、ブレークダウンはMOSFETを構成する半導体中
の、電界が一定値（降伏電界）以上に強くなった場合に
起きることが知られている。

そして、電界は電気力線密度に比例し、電気力線は増
減しないから、電界すなわち電気力線密度を下げるため
には、電気力線が通過する領域の面積を増やしてやれば
よいことになる。

この例では、θ_３とθ_４を垂直にし、オフセット低濃
度層の電界集中が生じるゲート電極側のＡにおいてθ_１
とθ_２を鋭角にして、オフセット低濃度層部分における
素子領域の境界線が、ゲート電極とオフセット低濃度層
の境界線に対して垂直でない部分を有するように構成し
て、その部分のオフセット低濃度層の面積を増やして電
界の集中の緩和している。

なお、図示されたものは、θ_１とθ_２を共に鋭角にし
ているが、その何れか一つを鋭角にしてもそれ相応の効
果を奏する。

〔実施例〕

以下、本発明の一実施例を図面に基づいて説明する。

第２図は、本発明の実施例の平面図で、（ａ）は、オ
フセット低濃度層部分における素子領域の境界線が直線
である場合、（ｂ）は折れ線である場合、（ｃ）は曲線
である場合を示している。

この第２図（ａ）、（ｂ）、（ｃ）において、12は絶
縁体上に形成したｐ型半導体層からなる素子領域、13は
高濃度ｎ型ソース拡散層、14は高濃度ｎ型ドレイン拡散
層、15はゲート電極用ポリシリコン、16はオフセット低
濃度ｎ型領域を示している。

これらの実施例では、半導体基板として、SOIを利用
している。これはSiウエーハに形成した酸化膜の上にポ
リシリコンを堆積させ、レーザ光線でのポリシリコンを
溶融し、再結晶させて形成したものである。

また、これらの実施例は、大電力MOSFETであるから、
オン抵抗を重視し、オフセット低濃度層の不純物濃度を
比較的高くしているから、電界集中はゲート電極側で起
きるため、その対策として、オフセット低濃度層のゲー
ト電極側での幅を拡大している。

なお、第２図（ａ）に記載されたMOSFETのソース拡散
層の幅は100μｍであり、θ_１とθ_２はともに45゜であ
る。

上記の実施例では、本発明を、オフセット型MOSFETの
例で説明したが、微細化したMOSFETにおけるホットエレ
クトロン効果を低減することを目的とする構造として知
られ、オフセット低濃度層に相当するものがソース側に
もあるLDD構造についても、オフセット型MOSFETにおけ
ると同様な理由によって耐圧の向上が実現できる。

そしてまた、上記の実施例では、ｎチャネルMOSFETに
ついて説明したが、ｐチャネルMOSFETにおいても同様で
ある。

〔発明の効果〕

第４図は、従来技術によるMOSFETの平面図である。

図中の符号は第３図において用いたものと同じであ
る。

このMOSFETでは、オフセット低濃度層の幅は一定で、
オフセット低濃度層部分における素子領域の境界線が、
ゲート電極とオフセット低濃度層の境界線、あるいはド
レイン拡散層とオフセット的濃度層の境界線に対してど
の部分をとっても垂直である。

また、この従来例においては、本発明によるMOSFETと
耐圧を比較するため、本発明の実施例（第２図（ａ））
と同じく、ソース拡散層３の幅を100μｍにし、他の形
状も概ね同じにしてある。

第５図は、本発明の実施例（第２図（ａ））と、従来
例（第４図）のMOSFETの耐圧測定結果を示す図である。

この図においては、MOSFETのソース拡散層とゲート電
極を接地し、ドレインの電圧を上昇してその耐圧を測定
した結果を示している。

従来例における耐圧は概ね80Vでばらついているが、
本発明の実施例においては、130V程度に集中しており、
本発明のMOSFETは、従来例に比べ約40％耐圧が向上して
いることがわかる。

本発明では、ゲート電極の近傍でオフセット低濃度層
の幅を広げることにより、電気力線密度を低減し、電界
の集中を緩和し、耐圧向上を実現している。

以上説明したように、本発明によると、不純物添加の
ためのマスクのパターンを変えるだけで、従来の製造工
程を用いて、オフセット低濃度層の電界集中を有効に緩
和し、その結果、半導体装置の耐圧を向上することを可
能にし、この技術分野において貢献するところが大き
い。

【図面の簡単な説明】 第１図は本発明の半導体装置の原理説明図で、（ａ）は
断面図、（ｂ）は平面図、第２図は本発明の実施例の平
面図で、（ａ）はオフセット低濃度層部分における素子
領域の境界線が直線の場合、（ｂ）は折れ線の場合、
（ｃ）は曲線の場合を示し、第３図は従来の高耐圧オフ
セット型MOSFETの構成図で、（ａ）は断面図、（ｂ）は
平面図、第４図は従来のMOSFETの平面図、第５図は本発
明の実施例と従来例のMOSFETの耐圧測定結果を示す図で
ある。 １……一導電型半導体基板、２……素子領域、３……反
対導電型ソース拡散層、４……反対導電型ドレイン拡散
層、５……ゲート絶縁膜、６……ゲート電極、７……オ
フセット低濃度層、11……電気力線

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】一導電型半導体基板に素子領域を設け、該
   素子領域中に該半導体基板とは反対導電型のソース拡散
   層およびドレイン拡散層を互いに対向するように設け、
   該素子領域上に絶縁膜を設け、該絶縁膜の上にゲート電
   極を該ドレイン拡散層と重なり合わないようにして設
   け、該半導体基板中に、少なくとも該絶縁膜と該ドレイ
   ン拡散層には接するように、該ドレイン拡散層と同導電
   型のオフセット低濃度層を設けてなる半導体装置におい
   て、 該オフセット低濃度層の幅を該ドレイン拡散層から該ゲ
   ート電極に向かうにしたがって拡大してなること を特徴とする半導体装置。