JP3191289B2 - 電界効果トランジスタ構造及びその製造方法 - Google Patents
電界効果トランジスタ構造及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は高出力用途のＧaＡs
電界効果型トランジスタに関する。
電界効果型トランジスタに関する。
【０００２】
【従来の技術】図３に従来構造例を示す。図において1
２はソース電極、1３はドレイン電極で、それぞれn+コ
ンタクト層２の上に縁取りするように載っている。1
２、1３の各電極を載せたn+コンタクト層２は、一定の
比較的狭い間隔を隔てて向き合いながらnタイプ動作層
１の上に載っており、両者のちょうど中間にゲート電極
1０(図３では不図示)のフィンガー部１1が一直線に走る
ように載っている。
２はソース電極、1３はドレイン電極で、それぞれn+コ
ンタクト層２の上に縁取りするように載っている。1
２、1３の各電極を載せたn+コンタクト層２は、一定の
比較的狭い間隔を隔てて向き合いながらnタイプ動作層
１の上に載っており、両者のちょうど中間にゲート電極
1０(図３では不図示)のフィンガー部１1が一直線に走る
ように載っている。
【０００３】n+コンタクト層２の縁の別の２辺は、それ
ぞれゲート電極フィンガー１1と直角に交わる直線上に
あり、それらからわずかに外側を走る直線を境界とし
て、nタイプ動作層１と素子分離絶縁層３は連続に形成
されている。ゲート電極フィンガー１１は素子分離絶縁
層３の側にわずかに延び、一方の端にゲート電極1０が
つながっている。
ぞれゲート電極フィンガー１1と直角に交わる直線上に
あり、それらからわずかに外側を走る直線を境界とし
て、nタイプ動作層１と素子分離絶縁層３は連続に形成
されている。ゲート電極フィンガー１１は素子分離絶縁
層３の側にわずかに延び、一方の端にゲート電極1０が
つながっている。
【０００４】また、特開平５-２３５０４４号公報、特
開平５-２３５０４５号公報では前記と概略同様の構成
をもつが、一部が相違する電界効果トランジスタの例が
示されている。前記との主な相違点はゲート電極フィン
ガーをとりまくようにリセスが形成されていることであ
る。この点について、特にn+コンタクト層については記
載は明らかでないが、リセスに相当するゲート電極のま
わりだけn+層を除去しているものと想定される。さらに
実施形態ごとに少しずつ相違した構成をもっている。
開平５-２３５０４５号公報では前記と概略同様の構成
をもつが、一部が相違する電界効果トランジスタの例が
示されている。前記との主な相違点はゲート電極フィン
ガーをとりまくようにリセスが形成されていることであ
る。この点について、特にn+コンタクト層については記
載は明らかでないが、リセスに相当するゲート電極のま
わりだけn+層を除去しているものと想定される。さらに
実施形態ごとに少しずつ相違した構成をもっている。
【０００５】
【発明が解決しようとする課題】ＧaＡs高出力ＦＥＴで
は通常高出力を得るために高ドレイン電圧で動作させて
いる。図３に示した従来構造を動作させた場合、ゲート
・ドレイン間に高電圧がかかるためドレイン側ゲートエ
ッジが高電界になる。この時、ゲートフィンガーの両端
部の動作層と素子分離絶縁層の境界領域はバイアスしな
い状態でもn-i構造による内蔵電界が生じるため、さら
に電界集中が起こりやすくなっている。そのため、ある
しきい値電界を越えた場合に破壊が生じやすいという問
題がある。
は通常高出力を得るために高ドレイン電圧で動作させて
いる。図３に示した従来構造を動作させた場合、ゲート
・ドレイン間に高電圧がかかるためドレイン側ゲートエ
ッジが高電界になる。この時、ゲートフィンガーの両端
部の動作層と素子分離絶縁層の境界領域はバイアスしな
い状態でもn-i構造による内蔵電界が生じるため、さら
に電界集中が起こりやすくなっている。そのため、ある
しきい値電界を越えた場合に破壊が生じやすいという問
題がある。
【０００６】前記特開平５-２３５０４４号公報は、前
記従来構造と概略同様の構成をもつが、一部が相違する
電界効果トランジスタにおいて、絶縁層にそった部分の
ゲート電極とドレイン電極間の距離を長くすることで電
界を緩和し、絶縁層の耐圧を向上させる手段と構成を示
している。しかし、実施例に示された構成は前記従来構
造とほぼ同等のものと考えられ、したがってさらなる電
界集中の抑制と破壊の防止の必要がある。
記従来構造と概略同様の構成をもつが、一部が相違する
電界効果トランジスタにおいて、絶縁層にそった部分の
ゲート電極とドレイン電極間の距離を長くすることで電
界を緩和し、絶縁層の耐圧を向上させる手段と構成を示
している。しかし、実施例に示された構成は前記従来構
造とほぼ同等のものと考えられ、したがってさらなる電
界集中の抑制と破壊の防止の必要がある。
【０００７】また、前記特開平５-２３５０４５号公報
は、上記と概略同様で、素子分離注入層に張り出したゲ
ート電極下に絶縁膜を敷くことで電界を緩和し、耐圧の
向上を図っている。ところが、このような構造にすると
素子分離層と絶縁膜を完全にオンラインでアラインメン
トするという、工程能力的にかなり厳しい要求が生じ
る。オンラインでのアラインメントが完全でない場合が
あり、その結果期待された電界の緩和や耐圧の向上が見
られない。また、その部分にマージンを設けるとＦＥＴ
がピンチオフしないという問題を起こす。
は、上記と概略同様で、素子分離注入層に張り出したゲ
ート電極下に絶縁膜を敷くことで電界を緩和し、耐圧の
向上を図っている。ところが、このような構造にすると
素子分離層と絶縁膜を完全にオンラインでアラインメン
トするという、工程能力的にかなり厳しい要求が生じ
る。オンラインでのアラインメントが完全でない場合が
あり、その結果期待された電界の緩和や耐圧の向上が見
られない。また、その部分にマージンを設けるとＦＥＴ
がピンチオフしないという問題を起こす。
【０００８】本発明は上記課題を解決し、破壊に対する
信頼性を大幅に向上したＦＥＴ構造を提供するものであ
る。
信頼性を大幅に向上したＦＥＴ構造を提供するものであ
る。
【０００９】
【課題を解決するための手段】
本発明は、表面に導電型
半導体からなる動作層と、素子分離絶縁層とを有し、該
動作層とソース電極およびドレイン電極のそれぞれの間
が n+コンタクト層によって隔てられており、ゲート電
極フィンガーは、ソース−ドレイン間の該動作層上に設
けられてなる電界効果トランジスタ構造において、該ゲ
ート電極フィンガーの両端部は、ともに素子分離絶縁層
上まで延び、該フィンガーの両端部において該素子分離
絶縁層とも電気的な接触が図られており、該ゲート電極
フィンガー両端の部分における該動作層と該素子分離絶
縁層の境界領域で生じる高電界を緩和する手段が設けら
れたことを特徴とする電界効果トランジスタ構造に関す
るものであり、前記境界領域で生じる高電界を緩和する
手段は、下記の第１〜第３のいずれかであることを特徴
としている。
半導体からなる動作層と、素子分離絶縁層とを有し、該
動作層とソース電極およびドレイン電極のそれぞれの間
が n+コンタクト層によって隔てられており、ゲート電
極フィンガーは、ソース−ドレイン間の該動作層上に設
けられてなる電界効果トランジスタ構造において、該ゲ
ート電極フィンガーの両端部は、ともに素子分離絶縁層
上まで延び、該フィンガーの両端部において該素子分離
絶縁層とも電気的な接触が図られており、該ゲート電極
フィンガー両端の部分における該動作層と該素子分離絶
縁層の境界領域で生じる高電界を緩和する手段が設けら
れたことを特徴とする電界効果トランジスタ構造に関す
るものであり、前記境界領域で生じる高電界を緩和する
手段は、下記の第１〜第３のいずれかであることを特徴
としている。
【００１０】また本発明は、表面に n+コンタクト層、
その下に動作層となる導電型半導体からなる層を持つエ
ピタキシャル基板に、フォトレジストでソース・ドレイ
ン領域のパターンを形成する工程と、該領域以外の該 n
+コンタクト層を除去する工程と、動作層領域をフォト
レジストパターンでマスクして電子加速イオン注入し素
子分離絶縁層を設ける工程と、ソース、ドレインの各電
極を前記対応する各パターンの上に形成する工程と、ソ
ース−ドレイン間の該動作層上にゲート電極フィンガー
を形成する工程と、を有する電界効果トランジスタ構造
の製造方法において、該ゲート電極フィンガーの両端部
を、ともに素子分離絶縁層上まで延長し、該フィンガー
の両端部において該素子分離絶縁層とも電気的な接触が
図られるように形成することと、ゲート電極フィンガー
両端の部分における該動作層と該素子分離絶縁層の境界
領域で生じる高電圧を緩和する手段を設ける工程を有す
ることを特徴とする電界効果トランジスタ構造の製造方
法に関するものであり、前記境界領域で生じる高電界を
緩和する手段は、下記の第１〜第３のいずれかであるこ
とを特徴としている。
その下に動作層となる導電型半導体からなる層を持つエ
ピタキシャル基板に、フォトレジストでソース・ドレイ
ン領域のパターンを形成する工程と、該領域以外の該 n
+コンタクト層を除去する工程と、動作層領域をフォト
レジストパターンでマスクして電子加速イオン注入し素
子分離絶縁層を設ける工程と、ソース、ドレインの各電
極を前記対応する各パターンの上に形成する工程と、ソ
ース−ドレイン間の該動作層上にゲート電極フィンガー
を形成する工程と、を有する電界効果トランジスタ構造
の製造方法において、該ゲート電極フィンガーの両端部
を、ともに素子分離絶縁層上まで延長し、該フィンガー
の両端部において該素子分離絶縁層とも電気的な接触が
図られるように形成することと、ゲート電極フィンガー
両端の部分における該動作層と該素子分離絶縁層の境界
領域で生じる高電圧を緩和する手段を設ける工程を有す
ることを特徴とする電界効果トランジスタ構造の製造方
法に関するものであり、前記境界領域で生じる高電界を
緩和する手段は、下記の第１〜第３のいずれかであるこ
とを特徴としている。
【００１１】
【発明の実施の形態】前記境界領域で生じる高電界を緩
和する手段としては、第１には少なくともソース−ドレ
イン間の前記動作層と前記素子分離絶縁層の間に設けら
れる中間層であり、該素子分離絶縁層の形成に要するイ
オン注入濃度に比べて、前記中間層を形成するイオン注
入濃度が低い濃度であること、とりわけ前記動作層と前
記素子分離絶縁層の間に設けられる中間層の厚みは、２
μｍ〜３μｍの範囲に選択されていること、好ましくは
前記中間層を設ける工程におけるイオン注入濃度が、ド
ーズ量５×１０ 10 〜１×１０ 12 cｍ -2 であり、前記素子
分離絶縁層を形成する工程におけるイオン注入濃度が、
ドーズ量５×１０ 12 〜１×１０ 14 cｍ -2 であること、第
２には、前記動作層と素子分離絶縁層の境界部分とその
近傍を含み、前記 n+コンタクト層に挟まれた以外の領
域にかかる、少なくともゲート−ドレイン間に設ける表
面保護膜上のフィールドプレート電極であり、前記フィ
ールドプレート電極は、前記動作層と素子分離絶縁層の
境界部分とその近傍の表面保護膜上、少なくともその一
部は前記ゲート−ドレイン間の動作層上に設ける表面保
護膜上に形成されていること、そして第３には、前記動
作層と前記素子分離絶縁層の境界部分の近傍で該境界部
分を含み、前記 n+コンタクト層にはさまれた以外の領
域に部分的に形成されたリセスであり、該ゲート電極フ
ィンガー両端は、前記リセス面部分においても、該動作
層および該素子分離絶縁層と電気的に接触しているこ
と、があげられる。
和する手段としては、第１には少なくともソース−ドレ
イン間の前記動作層と前記素子分離絶縁層の間に設けら
れる中間層であり、該素子分離絶縁層の形成に要するイ
オン注入濃度に比べて、前記中間層を形成するイオン注
入濃度が低い濃度であること、とりわけ前記動作層と前
記素子分離絶縁層の間に設けられる中間層の厚みは、２
μｍ〜３μｍの範囲に選択されていること、好ましくは
前記中間層を設ける工程におけるイオン注入濃度が、ド
ーズ量５×１０ 10 〜１×１０ 12 cｍ -2 であり、前記素子
分離絶縁層を形成する工程におけるイオン注入濃度が、
ドーズ量５×１０ 12 〜１×１０ 14 cｍ -2 であること、第
２には、前記動作層と素子分離絶縁層の境界部分とその
近傍を含み、前記 n+コンタクト層に挟まれた以外の領
域にかかる、少なくともゲート−ドレイン間に設ける表
面保護膜上のフィールドプレート電極であり、前記フィ
ールドプレート電極は、前記動作層と素子分離絶縁層の
境界部分とその近傍の表面保護膜上、少なくともその一
部は前記ゲート−ドレイン間の動作層上に設ける表面保
護膜上に形成されていること、そして第３には、前記動
作層と前記素子分離絶縁層の境界部分の近傍で該境界部
分を含み、前記 n+コンタクト層にはさまれた以外の領
域に部分的に形成されたリセスであり、該ゲート電極フ
ィンガー両端は、前記リセス面部分においても、該動作
層および該素子分離絶縁層と電気的に接触しているこ
と、があげられる。
【００１２】図１に本発明による第１の実施形態による
製造方法を示す。本実施形態は図３に示した従来構造と
比較して、前記動作層と前記素子分離絶縁層の間に低濃
度の中間層を設けられた点に特徴を有する。図２は図１
のＡ-Ａ'断面を示す。まず、nタイプ動作層１、n+コン
タクト層２の形成されたエピタキシャル基板にフォトレ
ジスト２1でパターンを形成し、ソース・ドレイン領域
以外のn+コンタクト層２をエッチングして除去する(図
２a)。次に動作層領域１をフォトレジスト２２でカバー
し、高電圧加速イオン注入し、低濃度領域４を形成する
(図２b)。次に前記フォトレジスト２２を除去した後、
新たに前記フォトレジストパターン２２より外側に動作
層１を囲むようにフォトレジストパターン２３を形成す
る。これをマスクにして、ドーズ量を大きくして再び高
電圧加速イオン注入し、素子分離絶縁領域を設ける(図
２c)。その後通常の製造方法によりゲート,ソース,ドレ
インの各電極(1０、1２、1３)を形成しＦＥＴが完成す
る(図２d)。
製造方法を示す。本実施形態は図３に示した従来構造と
比較して、前記動作層と前記素子分離絶縁層の間に低濃
度の中間層を設けられた点に特徴を有する。図２は図１
のＡ-Ａ'断面を示す。まず、nタイプ動作層１、n+コン
タクト層２の形成されたエピタキシャル基板にフォトレ
ジスト２1でパターンを形成し、ソース・ドレイン領域
以外のn+コンタクト層２をエッチングして除去する(図
２a)。次に動作層領域１をフォトレジスト２２でカバー
し、高電圧加速イオン注入し、低濃度領域４を形成する
(図２b)。次に前記フォトレジスト２２を除去した後、
新たに前記フォトレジストパターン２２より外側に動作
層１を囲むようにフォトレジストパターン２３を形成す
る。これをマスクにして、ドーズ量を大きくして再び高
電圧加速イオン注入し、素子分離絶縁領域を設ける(図
２c)。その後通常の製造方法によりゲート,ソース,ドレ
インの各電極(1０、1２、1３)を形成しＦＥＴが完成す
る(図２d)。
【００１３】イオン注入に用いられるイオンは、通常ホ
ウ素イオンが用いられるが、同様の効果を奏するもので
あれば特に制限はない。具体的には、ホウ素と同族のＡ
l、Ｇa、In、Ｔlの各イオンや、水素イオンが用いられ
る。
ウ素イオンが用いられるが、同様の効果を奏するもので
あれば特に制限はない。具体的には、ホウ素と同族のＡ
l、Ｇa、In、Ｔlの各イオンや、水素イオンが用いられ
る。
【００１４】前記イオンのドーズ量にも特に制限はない
が、例えば前記ホウ素イオンを用いる場合は、中間層の
低濃度領域形成の場合、1０16cｍ-3台の濃度、すなわち
ドーズ量として好ましくは５×1０10〜1×1０12cｍ-2、
より好ましくは1×1０11〜1×1０12cｍ-2、例えば５×1
０11cｍ-2であれば十分な効果が得られる。また、素子
分離絶縁領域形成時のドーズ量は好ましくは５×1０12
〜1×1０14cｍ-2、より好ましくは３×1０13〜1×1０14
cｍ-2、例えば５×1０13cｍ-2とすれば十分な効果が得
られる。
が、例えば前記ホウ素イオンを用いる場合は、中間層の
低濃度領域形成の場合、1０16cｍ-3台の濃度、すなわち
ドーズ量として好ましくは５×1０10〜1×1０12cｍ-2、
より好ましくは1×1０11〜1×1０12cｍ-2、例えば５×1
０11cｍ-2であれば十分な効果が得られる。また、素子
分離絶縁領域形成時のドーズ量は好ましくは５×1０12
〜1×1０14cｍ-2、より好ましくは３×1０13〜1×1０14
cｍ-2、例えば５×1０13cｍ-2とすれば十分な効果が得
られる。
【００１５】また、加速電圧は、好ましくは５０keＶ〜
1２０keＶ、より好ましくは６０keＶ〜８０keＶ、例え
ば７０keＶとするのが好ましい。
1２０keＶ、より好ましくは６０keＶ〜８０keＶ、例え
ば７０keＶとするのが好ましい。
【００１６】中間層の厚みは、２回目のイオン注入にお
けるフォトレジストパターン２３の領域と1回目のイオ
ン注入における領域(２２)との差の部分に相当するが、
好ましくは1μｍ〜４μｍ、より好ましくは２μｍ〜３
μｍとする。
けるフォトレジストパターン２３の領域と1回目のイオ
ン注入における領域(２２)との差の部分に相当するが、
好ましくは1μｍ〜４μｍ、より好ましくは２μｍ〜３
μｍとする。
【００１７】図５に本発明による第２の実施形態による
製造方法を示す。本実施形態は動作層１と素子分離絶縁
層３の境界部分は図３に示した従来構造と同様である
が、ゲートフィンガー１１上、動作層１と素子分離絶縁
領域３の境界部にフィ―ルドプレート1４が設けられた
構造である。ここで図５Ａ-Ａ'の断面構造を図６に示す
が、ゲート電極1０がドレイン側のみ保護膜1５上に張り
出した構造(フィールドプレート構造)となっている。こ
のような構造とすることで前記第１の実施形態による方
法の項で説明したように、ゲートドレイン間に逆方向バ
イアスが印加された時に従来構造で問題となるフィンガ
ー端に生じる高電界をフィールドプレート1４に印加さ
れる負電圧により緩和することが可能となる。その結果
上記第１の実施形態と同様に、素子破壊に対する耐性を
向上させることができる。
製造方法を示す。本実施形態は動作層１と素子分離絶縁
層３の境界部分は図３に示した従来構造と同様である
が、ゲートフィンガー１１上、動作層１と素子分離絶縁
領域３の境界部にフィ―ルドプレート1４が設けられた
構造である。ここで図５Ａ-Ａ'の断面構造を図６に示す
が、ゲート電極1０がドレイン側のみ保護膜1５上に張り
出した構造(フィールドプレート構造)となっている。こ
のような構造とすることで前記第１の実施形態による方
法の項で説明したように、ゲートドレイン間に逆方向バ
イアスが印加された時に従来構造で問題となるフィンガ
ー端に生じる高電界をフィールドプレート1４に印加さ
れる負電圧により緩和することが可能となる。その結果
上記第１の実施形態と同様に、素子破壊に対する耐性を
向上させることができる。
【００１８】フィールドプレート1４の張り出しは、保
護膜1５方向へは好ましくは０.２μｍ〜２μｍ、より好
ましくは０.５μｍ〜1μｍ、ドレイン電極1３方向へは
好ましくは０.２μｍ〜２μｍ、より好ましくは０.５μ
ｍ〜1μｍとする。
護膜1５方向へは好ましくは０.２μｍ〜２μｍ、より好
ましくは０.５μｍ〜1μｍ、ドレイン電極1３方向へは
好ましくは０.２μｍ〜２μｍ、より好ましくは０.５μ
ｍ〜1μｍとする。
【００１９】なお、イオン照射の条件は前記第１の実施
形態における、２回目の照射と同じであり、フォトレジ
スト領域２３のみ、前記１回目の範囲(２２)とする。
形態における、２回目の照射と同じであり、フォトレジ
スト領域２３のみ、前記１回目の範囲(２２)とする。
【００２０】図７に本発明による第３の実施形態による
製造方法を示す。本実施形態は動作層１と素子分離絶縁
層３の境界部分は図３に示した従来構造と同様である
が、動作層１と素子分離絶縁領域３の境界部、ゲートフ
ィンガー１1の交差する部分にリセス５が設けられた構
造となっている。ここで図７Ａ-Ａ'の断面構造を図８に
示すが、本構造ではリセス段差部に局所的な電界が生じ
ゲートドレイン間にかかる電圧が分散されるため、ゲー
ト端での電界を緩和することが可能となる。その結果上
記第１および第２の実施形態と同様に、素子破壊に対す
る耐性を向上させることができる。
製造方法を示す。本実施形態は動作層１と素子分離絶縁
層３の境界部分は図３に示した従来構造と同様である
が、動作層１と素子分離絶縁領域３の境界部、ゲートフ
ィンガー１1の交差する部分にリセス５が設けられた構
造となっている。ここで図７Ａ-Ａ'の断面構造を図８に
示すが、本構造ではリセス段差部に局所的な電界が生じ
ゲートドレイン間にかかる電圧が分散されるため、ゲー
ト端での電界を緩和することが可能となる。その結果上
記第１および第２の実施形態と同様に、素子破壊に対す
る耐性を向上させることができる。
【００２１】リセス５を形成する方法には、ウェットエ
ッチング、反応性ドライエッチング、イオンミリングな
どが挙げられる。
ッチング、反応性ドライエッチング、イオンミリングな
どが挙げられる。
【００２２】また、リセス５の深さは好ましくは５０n
ｍ〜２００nｍ、より好ましくは1００nｍ〜1５０nｍ、
幅は横方向(各電極方向)に好ましくは２μｍ〜５μｍ、
より好ましくは３μｍ〜４μｍ、縦方向(保護膜方向)に
好ましくは２μｍ〜５μｍ、より好ましくは３μｍ〜４
μｍとする。
ｍ〜２００nｍ、より好ましくは1００nｍ〜1５０nｍ、
幅は横方向(各電極方向)に好ましくは２μｍ〜５μｍ、
より好ましくは３μｍ〜４μｍ、縦方向(保護膜方向)に
好ましくは２μｍ〜５μｍ、より好ましくは３μｍ〜４
μｍとする。
【００２３】なお、イオン照射の条件は前記第２の実施
形態による方法におけるのと全く同じである。
形態による方法におけるのと全く同じである。
【００２４】
【実施例】以下実施例について示す。
【００２５】[実施例１]前記第１の実施形態による実施
例を示す。(図１参照) パターン形成・エッチング工程は前記の通りである。
(図２参照) イオン注入にはホウ素イオンを用い、加速電圧は７０ke
Ｖ、ドーズ量は低濃度領域４の形成時に５×1０11c
ｍ-2、素子分離絶縁領域３の形成時に５×1０13cｍ -2と
した。
例を示す。(図１参照) パターン形成・エッチング工程は前記の通りである。
(図２参照) イオン注入にはホウ素イオンを用い、加速電圧は７０ke
Ｖ、ドーズ量は低濃度領域４の形成時に５×1０11c
ｍ-2、素子分離絶縁領域３の形成時に５×1０13cｍ -2と
した。
【００２６】中間層４の厚み、すなわち2回目のイオン
注入におけるフォトレジストパターンの領域２３と1回
目のイオン注入における領域２２との差の部分の幅は、
３μｍとした。
注入におけるフォトレジストパターンの領域２３と1回
目のイオン注入における領域２２との差の部分の幅は、
３μｍとした。
【００２７】ゲート、ソース、ドレインの各電極(1０、
1２、1３)形成は通常の方法をとった。
1２、1３)形成は通常の方法をとった。
【００２８】図４に本発明と従来構造のＦＥＴにゲート
ドレイン間逆方向電圧を印加した場合のエレクトロルミ
ネッセンスによる発光パターンを示す。各素子の位置関
係を(a)に示す。従来構造ではゲートフィンガー端に強
い発光領域がありこの部分が局所的に高電界になってい
ることが確認される(b)。これに対して本発明によるＦ
ＥＴは均一に発光しており、ゲートフィンガー１1の方
向で電界が均一に分布していることを示している(c)。
ドレイン間逆方向電圧を印加した場合のエレクトロルミ
ネッセンスによる発光パターンを示す。各素子の位置関
係を(a)に示す。従来構造ではゲートフィンガー端に強
い発光領域がありこの部分が局所的に高電界になってい
ることが確認される(b)。これに対して本発明によるＦ
ＥＴは均一に発光しており、ゲートフィンガー１1の方
向で電界が均一に分布していることを示している(c)。
【００２９】[実施例２]前記第２の実施形態による実施
例を示す。(図５参照) 本実施例の特徴は、パターン形成・エッチング工程にお
いて、実施例１の前記工程から低濃度層を形成する工程
が省略され、従来例と同様であり、本実施例の特徴は、
実施例１の前記工程から低濃度層を形成する工程が省略
されている。
例を示す。(図５参照) 本実施例の特徴は、パターン形成・エッチング工程にお
いて、実施例１の前記工程から低濃度層を形成する工程
が省略され、従来例と同様であり、本実施例の特徴は、
実施例１の前記工程から低濃度層を形成する工程が省略
されている。
【００３０】イオン注入にはホウ素イオンを用い、加速
電圧は７０keＶ、ドーズ量は素子分離絶縁領域形成時に
５×1０13cｍ-2とした。
電圧は７０keＶ、ドーズ量は素子分離絶縁領域形成時に
５×1０13cｍ-2とした。
【００３１】ソース、ドレインの各電極(1２、1３)の形
成は通常の方法をとったが、ゲート電極1０は通常の方
法に加えて、ドレイン側のみ保護膜上に張り出した構造
(フィールドプレート構造)とし、フィールドプレート1
４の張り出しは、保護膜1５方向へは０.５μｍ、ドレイ
ン電極1３方向へは０.５μｍとした。
成は通常の方法をとったが、ゲート電極1０は通常の方
法に加えて、ドレイン側のみ保護膜上に張り出した構造
(フィールドプレート構造)とし、フィールドプレート1
４の張り出しは、保護膜1５方向へは０.５μｍ、ドレイ
ン電極1３方向へは０.５μｍとした。
【００３２】その結果、実施例１と同様、ゲートフィン
ガー１１の方向で電界が均一に分布するＦＥＴを得るこ
とができた。
ガー１１の方向で電界が均一に分布するＦＥＴを得るこ
とができた。
【００３３】[実施例３]前記第３の実施形態による実施
例を示す。(図７参照) パターン形成・エッチング工程は従来例同様であり、前
記工程から低濃度層を形成する工程を省略したものに相
当する。
例を示す。(図７参照) パターン形成・エッチング工程は従来例同様であり、前
記工程から低濃度層を形成する工程を省略したものに相
当する。
【００３４】イオン注入にはホウ素イオンを用い、加速
電圧は７０keＶ、ドーズ量は素子分離絶縁領域形成時に
５×1０13cｍ-2とした。
電圧は７０keＶ、ドーズ量は素子分離絶縁領域形成時に
５×1０13cｍ-2とした。
【００３５】イオン注入後に、ゲートフィンガー１1を
設ける予定部分でかつ動作層１と素子分離絶縁領域３の
境界部との交差部分に、n+コンタクト層２にかからない
ようにして、ウェットエッチングによりリセス５を形成
した。リセス５の深さは1５０nｍ、幅は横方向(各電極1
２、1３の方向)に２μｍ、縦方向(素子分離絶縁層３の
方向)に４μｍとした。
設ける予定部分でかつ動作層１と素子分離絶縁領域３の
境界部との交差部分に、n+コンタクト層２にかからない
ようにして、ウェットエッチングによりリセス５を形成
した。リセス５の深さは1５０nｍ、幅は横方向(各電極1
２、1３の方向)に２μｍ、縦方向(素子分離絶縁層３の
方向)に４μｍとした。
【００３６】ソース、ドレインの各電極(1２、1３)形成
は通常の方法をとり、ゲート電極１０のみ、フィンガー
部１1の先端をリセス５のくぼみに合わせて曲げて形成
し(図８参照)、他は通常の方法と同様とした。
は通常の方法をとり、ゲート電極１０のみ、フィンガー
部１1の先端をリセス５のくぼみに合わせて曲げて形成
し(図８参照)、他は通常の方法と同様とした。
【００３７】その結果、実施例１、２と同様、ゲートフ
ィンガー１1の方向で電界が均一に分布するＦＥＴを得
ることができた。
ィンガー１1の方向で電界が均一に分布するＦＥＴを得
ることができた。
【００３８】
【発明の効果】以上説明したように、本発明の実施例を
適用することにより、ゲートフィンガー上動作層と素子
分離絶縁層の境界領域に生じる電界の集中を緩和するこ
とが可能となり、素子破壊に対する耐性を向上した高信
頼なデバイスを提供することが可能となる。
適用することにより、ゲートフィンガー上動作層と素子
分離絶縁層の境界領域に生じる電界の集中を緩和するこ
とが可能となり、素子破壊に対する耐性を向上した高信
頼なデバイスを提供することが可能となる。
【図１】 本発明の第１の実施形態における電界効果ト
ランジスタ構造を示す。
ランジスタ構造を示す。
【図２】 本発明の第１の実施形態における電界効果ト
ランジスタ構造の製造方法を示す。
ランジスタ構造の製造方法を示す。
【図３】 従来の電界効果トランジスタ構造の例を示
す。
す。
【図４】 本発明と従来構造のＦＥＴにゲートドレイン
間逆方向電圧を印加した場合のエレクトロルミネッセン
スによる発光パターンを示す。
間逆方向電圧を印加した場合のエレクトロルミネッセン
スによる発光パターンを示す。
【図５】 本発明の第２の実施形態における電界効果ト
ランジスタ構造を示す。
ランジスタ構造を示す。
【図６】 上記図５のＡ-Ａ'の断面構造を示す。
【図７】 本発明の第３の実施形態における電界効果ト
ランジスタ構造を示す。
ランジスタ構造を示す。
【図８】 上記図７のＡ-Ａ'の断面構造を示す。
１ nタイプ動作層 ２ n+コンタクト層 ３ 素子分離絶縁層 ４ 低濃度領域(中間層) ５ リセス部 １０ ゲート電極 １１ ゲートプレート １２ ソース電極 １３ ドレイン電極 １４ フィールドプレート １５ 表面保護 ２１、２２、２３ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/76 H01L 29/417 H01L 29/812
Claims (9)
- 【請求項１】 表面に導電型半導体からなる動作層と、
素子分離絶縁層とを有し、 該動作層とソース電極およびドレイン電極のそれぞれの
間が n+コンタクト層によって隔てられており、 ゲート電極フィンガーは、ソース−ドレイン間の該動作
層上に設けられてなる電界効果トランジスタ構造におい
て、 該ゲート電極フィンガーの両端部は、ともに素子分離絶
縁層上まで延び、該フィンガーの両端部において該素子
分離絶縁層とも電気的な接触が図られており、 該ゲート電極フィンガー両端の部分における該動作層と
該素子分離絶縁層の境界領域で生じる高電界を緩和する
手段が設けられ、 前記境界領域で生じる高電界を緩和する手段は、 少なくともソース−ドレイン間の前記動作層と前記素子
分離絶縁層の間に設けられる中間層であり、 該素子分離絶縁層の形成に要するイオン注入濃度に比べ
て、前記中間層を形成するイオン注入濃度が低い濃度で
あることを特徴とする電界効果トランジスタ構造。 - 【請求項２】 前記前記動作層と前記素子分離絶縁層の
間に設けられる中間層の厚みは、２μｍ〜３μｍの範囲
に選択されていることを特徴とする請求項１に記載の電
界効果トランジスタ構造。 - 【請求項３】 表面に導電型半導体からなる動作層と、
素子分離絶縁層とを有し、 該動作層とソース電極およびドレイン電極のそれぞれの
間が n+コンタクト層によって隔てられており、 ゲート電極フィンガーは、ソース−ドレイン間の該動作
層上に設けられてなる電界効果トランジスタ構造におい
て、 該ゲート電極フィンガーの両端部は、ともに素子分離絶
縁層上まで延び、該フィンガーの両端部において該素子
分離絶縁層とも電気的な接触が図られており、 該ゲート電極フィンガー両端の部分における該動作層と
該素子分離絶縁層の境界領域で生じる高電界を緩和する
手段が設けられ、 前記境界領域で生じる高電界を緩和する手段は、 前記動作層と素子分離絶縁層の境界部分とその近傍を含
み、前記 n+コンタクト層に挟まれた以外の領域にかか
る、少なくともゲート−ドレイン間に設ける表面保護膜
上のフィールドプレート電極であり、 前記フィールドプレート電極は、前記動作層と素子分離
絶縁層の境界部分とその近傍の表面保護膜上、少なくと
もその一部は前記ゲート−ドレイン間の動作層上に設け
る表面保護膜上に形成されていることを特徴とする電界
効果トランジスタ構造。 - 【請求項４】 表面に導電型半導体からなる動作層と、
素子分離絶縁層とを有し、 該動作層とソース電極およびドレイン電極のそれぞれの
間が n+コンタクト層によって隔てられており、 ゲート電極フィンガーは、ソース−ドレイン間の該動作
層上に設けられてなる電界効果トランジスタ構造におい
て、 該ゲート電極フィンガーの両端部は、ともに素子分離絶
縁層上まで延び、該フィンガーの両端部において該素子
分離絶縁層とも電気的な接触が図られており、 該ゲート電極フィンガー両端の部分における該動作層と
該素子分離絶縁層の境界領域で生じる高電界を緩和する
手段が設けられ、 前記境界領域で生じる高電界を緩和する手段は、 前記動作層と前記素子分離絶縁層の境界部分の近傍で該
境界部分を含み、前記n+コンタクト層にはさまれた以外
の領域に部分的に形成されたリセスであり、 該ゲート電極フィンガー両端は、前記リセス面部分にお
いても、該動作層および該素子分離絶縁層と電気的に接
触していることを特徴とする電界効果トランジスタ構
造。 - 【請求項５】 表面に n+コンタクト層、その下に動作
層となる導電型半導体からなる層を持つエピタキシャル
基板に、 フォトレジストでソース・ドレイン領域のパターンを形
成する工程と、 該領域以外の該 n+コンタクト層を除去する工程と、 動作層領域をフォトレジストパターンでマスクして電子
加速イオン注入し素子分離絶縁層を設ける工程と、 ソース、ドレインの各電極を前記対応する各パターンの
上に形成する工程と、 ソース−ドレイン間の該動作層上にゲート電極フィンガ
ーを形成する工程と、を有する電界効果トランジスタ構
造の製造方法において、 該ゲート電極フィンガーの両端部を、ともに素子分離絶
縁層上まで延長し、該フィンガーの両端部において該素
子分離絶縁層とも電気的な接触が図られるように形成す
ることと、 ゲート電極フィンガー両端の部分における該動作層と該
素子分離絶縁層の境界領域で生じる高電圧を緩和する手
段を設ける工程を有することと、 前記境界領域で生じる高電界を緩和する手段は、 少なくともソース−ドレイン間の前記動作層と前記素子
分離絶縁層の間に設けられる中間層であり、 該中間層を設ける工程においては、 該素子分離絶縁層の形成に要するイオン注入濃度に比べ
て、前記中間層を形成するイオン注入濃度を低い濃度に
することを特徴とする電界効果トランジスタ構造の製造
方法。 - 【請求項６】 前記前記動作層と前記素子分離絶縁層の
間に設けられる中間層の厚みを、２μｍ〜３μｍの範囲
に選択することを特徴とする請求項５に記載の電界効果
トランジスタ構造の製造方法。 - 【請求項７】 前記中間層を設ける工程におけるイオン
注入濃度が、ドーズ量５×１０10〜１×１０12cｍ-2で
あり、 前記素子分離絶縁層を形成する工程におけるイオン注入
濃度が、ドーズ量５×１０12〜１×１０14cｍ-2であ
る、請求項５または６に記載の電界効果トランジスタ構
造の製造方法。 - 【請求項８】 表面に n+コンタクト層、その下に動作
層となる導電型半導体からなる層を持つエピタキシャル
基板に、 フォトレジストでソース・ドレイン領域のパターンを形
成する工程と、 該領域以外の該 n+コンタクト層を除去する工程と、 動作層領域をフォトレジストパターンでマスクして電子
加速イオン注入し素子分離絶縁層を設ける工程と、 ソース、ドレインの各電極を前記対応する各パターンの
上に形成する工程と、 ソース−ドレイン間の該動作層上にゲート電極フィンガ
ーを形成する工程と、を有する電界効果トランジスタ構
造の製造方法において、前記素子分離絶縁層を設ける工程の後、各電極を形成す
る工程の前に、 前記 n+コンタクト層に挟まれた以外の
領域に表面保護膜を設ける工程を有することと、 該ゲート電極フィンガーを形成する工程では、 該ゲート
電極フィンガーの両端部は、ともに素子分離絶縁層上ま
で延長され、該フィンガーの両端部において該素子分離
絶縁層とも電気的な接触が図られるように形成すること
と、さらには該ゲート電極フィンガーを形成する工程では、
前記表面保護膜上の、 前記動作層と素子分離絶縁層の境
界部分とその近傍を含む、少なくともゲートードレイン
間の部分にはりだすようにフィールドプレート電極部分
も合わせて形成することを特徴とする電界効果トランジ
スタ構造の製造方法。 - 【請求項９】 表面に n+コンタクト層、その下に動作
層となる導電型半導体からなる層を持つエピタキシャル
基板に、 フォトレジストでソース・ドレイン領域のパターンを形
成する工程と、 該領域以外の該 n+コンタクト層を除去する工程と、 動作層領域をフォトレジストパターンでマスクして電子
加速イオン注入し素子分離絶縁層を設ける工程と、 ソース、ドレインの各電極を前記対応する各パターンの
上に形成する工程と、 ソース−ドレイン間の該動作層上にゲート電極フィンガ
ーを形成する工程と、を有する電界効果トランジスタ構
造の製造方法において、前記素子分離絶縁層を設ける工程の後、ゲート電極フィ
ンガーを形成する工程の前に、 前記動作層と該素子分離
絶縁層の境界部分とその近傍を含み、前記 n+コンタク
ト層に挟まれた以外の領域の一部を表面から一定の深さ
で除去し、リセスを形成する工程を有することと、 前記ゲート電極フィンガーを形成する工程では、該フィ
ンガーの両端部がともに素子分離絶縁層上まで延長さ
れ、該フィンガーの両端部において該素子分離絶縁層と
も電気的な接触が図られるように、さらに前記リセスを
有する側では、該フィンガー端部が該リセス面部分で該
動作層および該素子分離絶縁層と電気的な接触が図られ
るようにゲート電極フィンガーを形成することを特徴と
する電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34042998A JP3191289B2 (ja) | 1998-11-30 | 1998-11-30 | 電界効果トランジスタ構造及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34042998A JP3191289B2 (ja) | 1998-11-30 | 1998-11-30 | 電界効果トランジスタ構造及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000164605A JP2000164605A (ja) | 2000-06-16 |
| JP3191289B2 true JP3191289B2 (ja) | 2001-07-23 |
Family
ID=18336884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34042998A Expired - Fee Related JP3191289B2 (ja) | 1998-11-30 | 1998-11-30 | 電界効果トランジスタ構造及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3191289B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2161754A3 (en) | 2008-09-03 | 2010-06-16 | Kabushiki Kaisha Toshiba | A semiconductor device and fabrication method for the same |
| JP4908475B2 (ja) * | 2008-09-03 | 2012-04-04 | 株式会社東芝 | 半導体装置 |
| JP4843651B2 (ja) * | 2008-09-03 | 2011-12-21 | 株式会社東芝 | 半導体装置 |
| JP5672785B2 (ja) * | 2010-06-15 | 2015-02-18 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1998
- 1998-11-30 JP JP34042998A patent/JP3191289B2/ja not_active Expired - Fee Related
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| JP2000164605A (ja) | 2000-06-16 |
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