KR100559719B1 - 반도체 소자의 고전압 트랜지스터 - Google Patents

반도체 소자의 고전압 트랜지스터 Download PDF

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Abstract

본 발명은 반도체 소자의 고전압 트랜지스터 구조에 관한 것으로, 드레인 영역과 이를 둘러싸는 드리프트 영역에서, 드리프트 영역 상에 게이트와 일정 거리 이격되게 더미 게이트를 형성하고, 더미 게이트와 드레인 영역을 금속배선을 통해 전기적으로 연결시켜 드레인 영역과 함께 더미 게이트에 VDD 전압이 인가되도록 구성하므로, 양호한 스냅-백 현상을 유지할 수 있을 뿐만 아니라 낮은 오프 스테이트 전류를 유지시킬 수 있다.
고전압 트랜지스터, 더미 게이트, 스냅-백, 오프 스테이트 전류

Description

반도체 소자의 고전압 트랜지스터{High voltage transistor in semiconductor device}
도 1은 종래 DDD 구조를 갖는 반도체 소자의 고전압 트랜지스터를 도시한 단면도;
도 2는 종래 Extended DDD 구조를 갖는 반도체 소자의 고전압 트랜지스터를 도시한 단면도; 및
도 3은 본 발명의 실시예에 따른 반도체 소자의 고전압 트랜지스터를 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300: 반도체 기판 101, 201, 301: 소자 분리막
102, 202, 302: 채널 영역 103, 203, 303: 소오스 영역
104, 204, 304: 드레인 영역 105, 205, 305: 드리프트 영역
106, 206, 306: 게이트 산화막 107, 207, 307: 게이트
108, 208, 308: 스페이서 절연막 109, 209, 309: 층간 절연막
110, 210, 310: 소오스 콘택 플러그 111, 211, 311: 드레인 콘택 플러그
112, 212, 312: 금속배선 400: 더미 게이트 산화막
401: 더미 게이트 402: 더미 게이트 콘택 플러그
본 발명은 반도체 소자의 고전압 트랜지스터 구조에 관한 것으로, 양호한 스냅-백(snap-back) 현상을 유지할 수 있을 뿐만 아니라 낮은 오프 스테이트 전류(off state current)를 유지시킬 수 있는 반도체 소자의 고전압 트랜지스터 구조에 관한 것이다.
일반적으로 낸드 플래시 메모리 소자와 같이 파울러 노드하임 터널링(FN-tunneling) 방식으로 프로그램 동작 및 소거 동작을 반도체 소자는 효과적인 FN 터널링을 발생시키기 위해 20V의 고전압이 사용되고, 이러한 고전압을 생성하여 셀 영역까지 운반하기 위해서는 접합부(junction)의 파괴전압(breakdown voltage)이 20V 이상 견딜 수 있는 고전압 트랜지스터가 필요하다. 고전압 트랜지스터는 DDD(Double Diffused Drain) 구조와 Extended DDD 구조로 나눌 수 있다.
도 1은 종래 DDD 구조를 갖는 반도체 소자의 고전압 트랜지스터를 도시한 단면도이다. 반도체 기판(100)에 소자 분리막(101)을 형성하여 액티브 영역을 정의한다. 액티브 영역의 반도체 기판(100)에 채널 영역(102)을 사이에 두고 일정 거리 이격되어 소오스 영역(103)과 드리프트 영역(drift region; 105)이 형성된다. 드리프트 영역(105) 내에 드레인 영역(104)이 형성되어 DDD 구조를 이룬다. 소오스 영역(103)과 드레인 영역(104) 사이의 채널 영역(102) 및 드리프트 영역(105)에 오버랩(overlap)되도록 게이트 산화막(106) 및 게이트(107)가 적층되어 형성된다. 게이트(107) 양측벽에 스페이서 절연막(108)이 형성된다. 전체 구조상에 층간 절연막(109)이 형성되고, 콘택 공정을 통해 소오스 영역(103)과 접촉되는 소오스 콘택 플러그(110) 및 드레인 영역(104)에 접촉되는 드레인 콘택 플러그(111)가 형성된다. 이후, 드레인 영역(104)에 VDD 전압을 인가하기 위해 금속배선 공정을 통해 드레인 콘택 플러그(111) 상에 금속배선(112)이 형성된다.
상기한 구조를 갖는 고전압 트랜지스터는 드레인 영역에 의한 측방 전기장(lateral electric field)이 게이트에 의한 수직 전기장(vertical electric field)에 의해 완화되어 양호한 스냅-백 특성을 가지고 있으나, 드리프트 영역과 게이트 간에 오버랩(overlap)이 커서 드레인 영역에 VDD 전압을 인가하고, 게이트에 0V를 인가하면 오버랩 부분에서 강반전(strong inversion)이 발생되고, 이로 인하여 오프 스테이트 전류가 증가하는 문제가 있다.
도 2는 종래 Extended DDD 구조를 갖는 반도체 소자의 고전압 트랜지스터를 도시한 단면도이다. 반도체 기판(200)에 소자 분리막(201)을 형성하여 액티브 영역을 정의한다. 액티브 영역의 반도체 기판(200)에 채널 영역(202)을 사이에 두고 일정 거리 이격되어 소오스 영역(203)과 드리프트 영역(drift region; 205)이 형성된다. 드리프트 영역(205) 내에 드레인 영역(204)이 형성되어 Extended DDD 구조를 이룬다. 소오스 영역(203)과 드리프트 영역(205) 사이의 채널 영역(202)에 오버랩 되도록 게이트 산화막(206) 및 게이트(207)가 적층되어 형성되며, 일반적인 DDD 구조와는 달리 드리프트 영역(205)은 많이 오버랩 되지 않는다. 게이트(207) 양측벽에 스페이서 절연막(208)이 형성된다. 전체 구조상에 층간 절연막(209)이 형성되고, 콘택 공정을 통해 소오스 영역(203)과 접촉되는 소오스 콘택 플러그(210) 및 드레인 영역(204)에 접촉되는 드레인 콘택 플러그(211)가 형성된다. 이후, 드레인 영역(204)에 VDD 전압을 인가하기 위해 금속배선 공정을 통해 드레인 콘택 플러그(211) 상에 금속배선(212)이 형성된다.
상기한 구조를 갖는 고전압 트랜지스터는 드리프트 영역과 게이트 간에 오버랩(overlap)이 작아서 드레인 영역에 VDD 전압을 인가하고, 게이트에 0V를 인가하면 오버랩 부분에서 강반전(strong inversion)이 발생되지 않아 오프 스테이트 전류가 낮으나, 게이트에 의한 수직 전기장(vertical electric field)이 드레인 영역에 의한 측방 전기장(lateral electric field)을 제어하지 못하여 스냅-백 특성이 불량한 문제가 있다.
따라서, 본 발명은 양호한 스냅-백 현상을 유지할 수 있을 뿐만 아니라 낮은 오프 스테이트 전류를 유지시킬 수 있는 반도체 소자의 고전압 트랜지스터 구조를 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 고전압 트랜지스터는 반도체 기판에 채널 영역을 사이에 두고 일정 거리 이격되어 형성된 소오스 영역과 드리프트 영역; 드리프트 영역 내에 형성된 드레인 영역; 채널 영역에 오버랩 되도록 형성된 게이트 산화막 및 게이트; 게이트로부터 일정 거리 이격되며, 드리프트 영역 상에 형성된 더미 게이트 산화막 및 더미 게이트; 및 더미 게이트 및 상기 드레인 영역이 전기적으로 연결되도록 형성된 금속배선을 포함한다.
상기에서, 게이트는 드리프트 영역에 일부분 오버랩되며, 게이트 및 더미 게이트 양측벽에는 스페이서 절연막이 형성되며, 게이트와 더미 게이트 사이는 상기 스페이서 절연막에 의해 덮일 정도로 이격된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면 상에서 동일 부호는 동일 요소를 지칭한다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 고전압 트랜지스터를 도시한 단면도이다.
도 3을 참조하여 고전압 트랜지스터의 제조 방법을 설명하면 다음과 같다.
웰이 형성된 반도체 기판(300)의 일부분에 N-타입 또는 P-타입의 불순물 이온을 주입하고 고온에서 드라이브-인(drive-in) 공정을 수행하여 드리프트 영역(305)을 형성한다. 일측에는 드리프트 영역(305)이, 다른 측에는 채널 영역 및 소오스 영역이 형성될 부분이 정의(define)되도록 반도체 기판(300)에 소자 분리막(301)을 형성하고, 이로 인하여 고전압 트랜지스터가 형성될 액티브 영역을 정의된다.
게이트 형성 공정을 실시하여 드리프트 영역(305)과 후에 형성될 소오스 영역 사이의 반도체 기판(300) 즉, 채널 영역(302) 상에 게이트 산화막(306)과 게이트(307)가 적층되도록 형성하고, 동시에 게이트(307)로 부터 일정 거리 이격되며, 후에 형성될 드레인 영역을 제외한 드리프트 영역(305) 상에 더미 게이트 산화막(400) 및 더미 게이트(401)가 적층되도록 형성한다. 게이트(307)는 드리프트 영역(305)에 일부분 오버랩된다. 게이트(307)와 더미 게이트(401)는 최소한의 거리 즉, 포토리소그라피 공정으로 이격시킬 수 있을 만큼 이격시키면서, 상호 평행하게 형성되는 것이 바람직하다.
게이트(307) 및 더미 게이트(401)가 형성된 전체 구조상에 절연물질을 증착한 다음 스페이서 식각 공정을 실시하여 게이트(307) 및 더미 게이트(401) 각각의 측벽에 스페이서 절연막(308)을 형성한다. 게이트(307) 및 더미 게이트(401) 사이의 간격이 좁을 경우 스페이서 절연막(308)은 연결되어 드리프트 영역(305)이 노출되지 않는데, 이러한 상태에서 소오스/드레인 이온 주입 공정을 자기 정렬 방식으로 진행하여 게이트(307) 일측의 반도체 기판(300)에 소오스 영역(303)이 형성되고, 더미 게이트(401) 일측의 드리프트 영역(305)에 드레인 영역(304)이 형성된다. 만약 게이트(307) 및 더미 게이트(401) 사이의 간격이 너무 떨어져 있을 경우 스페이서 절연막(308)에 의해 드리프트 영역(305)을 덮을 수 없기 때문에 이 부분에 포토레지스트 패턴(도시 않음)으로 덮은 다음 소오스/드레인 이온 주입 공정을 실시해야하는 번거로움이 발생한다.
소오스 영역(303) 및 드레인 영역(304)이 형성된 전체 구조 상에 층간 절연막(309)을 형성하고, 콘택 공정을 통해 소오스 영역(303)과 접촉되는 소오스 콘택 플러그(310), 드레인 영역(304)에 접촉되는 드레인 콘택 플러그(311) 및 더미 게이트(401)에 접촉되는 더미 게이트 콘택 플러그(402)를 형성한다. 이후, 금속배선 공정을 통해 드레인 콘택 플러그(311)와 더미 게이트 콘택 플러그(402)가 상호 연결되는 금속배선(311)을 형성하여 드레인 영역(304)에 VDD 전압을 인가할 때 더미 게이트(401)에도 VDD 전압이 동시에 인가되도록 한다.
상기한 본 발명의 고전압 트랜지스터를 구조적으로 설명하면 다음과 같다.
소자 분리막(301)의 형성으로 정의된 액티브 영역의 반도체 기판(300)에 채널 영역(302)을 사이에 두고 일정 거리 이격되어 소오스 영역(303)과 드리프트 영역(305)이 형성된다. 드리프트 영역(305) 내에 드레인 영역(304)이 형성된다. 소오스 영역(303)과 드리프트 영역(305) 사이의 채널 영역(302)에 오버랩되도록 게이트 산화막(306) 및 게이트(307)가 적층되어 형성되고, 게이트(307)는 드리프트 영역(305)에 일부분 오버랩된다. 게이트(307)로부터 일정 거리 이격되며, 드레인 영역(304)을 제외한 드리프트 영역(305) 상에 더미 게이트 산화막(400) 및 더미 게이트(401)가 적층되도록 형성된다. 게이트(307) 및 더미 게이트(401) 양측벽에 스페이서 절연막(308)이 형성된다. 콘택 공정을 통해 소오스 영역(303)과 접촉되는 소오스 콘택 플러그(310), 드레인 영역(304)에 접촉되는 드레인 콘택 플러그(311) 및 더미 게이트(401)에 접촉되는 더미 게이트 콘택 플러그(402)가 형성된다. 금속배선 공정을 통해 드레인 콘택 플러그(311)와 더미 게이트 콘택 플러그(402)가 상호 연결되는 금속배선(311)이 형성된다.
종래 DDD 구조의 고전압 트랜지스터에서는 드레인 영역에 VDD 전압을 인가하고, 게이트 전극에 0V를 인가했을 때 오버랩 부분에서 강반전(strong inversion)이 발생되어 오프 스테이트 전류가 증가하였는데, 본 발명의 고전압 트랜지스터는 드레인 영역에 VDD 전압을 인가하면 더미 게이트(401)에도 동시에 VDD 전압이 인가되어 드리프트 영역(305) 부분에서 강반전이 발생되는 것을 막아주어 낮은 오프 스테이트 전류를 유지시킬 수 있다. 또한, 종래 Extended DDD 구조의 고전압 트랜지스터에서는 게이트 전극에 의한 수직 전기장(vertical electric field)이 드레인 영 역에 의한 측방 전기장(lateral electric field)을 제어하지 못하여 스냅-백 특성이 불량하였으나, 본 발명의 고전압 트랜지스터는 드레인 영역(304)과 전기적으로 연결된 더미 게이트(401)가 드레인 영역(304)에 의한 측방 전기장을 제어하여 스냅-백을 유발하는 전기장을 감소시켜 양호한 스냅-백 현상을 유지할 수 있다.
상술한 바와 같이, 본 발명은 드리프트 영역 상에 게이트 전극과 일정 거리 이격되게 더미 게이트를 형성하고, 더미 게이트와 드레인 영역을 금속배선을 통해 전기적으로 연결시켜 드레인 영역과 함께 더미 게이트에 VDD 전압이 인가되도록 구성하므로, 양호한 스냅-백 현상을 유지할 수 있을 뿐만 아니라 낮은 오프 스테이트 전류를 유지시킬 수 있어, 소자의 신뢰성 및 특성을 향상시킬 수 있다.

Claims (4)

  1. 반도체 기판에 채널 영역을 사이에 두고 일정 거리 이격되어 형성된 소오스 영역과 드리프트 영역;
    상기 드리프트 영역 내에 형성된 드레인 영역;
    상기 소오스 영역 및 드리프트 영역과 일부 중첩되도록 형성된 게이트 산화막 및 게이트;
    상기 게이트 하부의 상기 소오스 영역과 드리프트 영역 사이에 형성된 채널 영역;
    상기 게이트로부터 일정 거리 이격되며, 상기 드레인 영역과 중첩되게 형성된 더미 게이트 산화막 및 더미 게이트;
    상기 게이트 및 상기 더미 게이트 양측벽에 형성된 스페이서 절연막; 및
    상기 더미 게이트 및 상기 드레인 영역이 전기적으로 연결되도록 형성된 금속배선을 포함하는 반도체 소자의 고전압 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트는 상기 드리프트 영역에 일부분 오버랩되는 반도체 소자의 고전압 트랜지스터.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 게이트와 상기 더미 게이트 사이는 스페이서 절연막에 의해 덮일 정도로 이격되는 반도체 소자의 고전압 트랜지스터.
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