KR20050116075A - 리세스 채널을 가지는 노어형 플래시 메모리 셀 트랜지스터 - Google Patents

리세스 채널을 가지는 노어형 플래시 메모리 셀 트랜지스터 Download PDF

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Abstract

리세스 채널을 가지는 노어형 플래시 메모리 셀 트랜지스터을 재공한다. 이 트랜지스터는 반도체 기판에 형성된 활성영역과 상기 활성영역에 형성된 리세스 영역을 포함한다. 상기 리세스 영역의 상부를 게이트 전극이 가로지른다. 상기 게이트 전극과 상기 리세스 영역 사이에는 전하저장부가 개재되고, 상기 게이트 전극 양측의 활성영역에 각각 소오스 및 드레인 영역이 형성된다.

Description

리세스 채널을 가지는 노어형 플래시 메모리 셀 트랜지스터{NOR FLASH MEMORY CELL TRANSISTOR HAVING A RECESS CHANNEL}
본 발명은 반도체 소자의 제조 방법에 관한 것으로써, 더 구체적으로 리세스된 채널을 갖는 트랜지스터의 리세스 채널을 형성하는 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 트랜지스터의 2차원적 크기가 줄어들고 있는 추세이다. 트랜지스터의 채널 길이 및 채널 폭의 축소는 펀치쓰루의 발생, 표면누설전류의 발생 및 서브 쓰레숄드 스윙의 열화등 몇가지 문제점을 유발하는데 나노 스케일의 트랜지스터에서 디바이스 상의 문제점은 더욱 더 극심해진다.
열전하 주입(HCI; Hot Carrier Injection)에 의해 전하저장부(charge storage element)에 전하를 저장하는 노어형 플래시 메모리 소자는 그 동작의 메카니즘으로 인해 또 다른 문제를 가진다.
도 1은 열전하 주입에 의한 프로그램 시의 노어형 플래시 메모리 소자 셀의 에너지 밴드 다이어그램을 나타낸다.
도 2는 열전하 주입을 설명하기 위한 플래시 메모리 소자 셀의 단면도이다.
도 1 및 도 2를 참조하면, 플로팅 게이트를 사용하는 플래시 메모리 뿐만 아니라 다층의 전하저장 절연막을 가지는 노어형 소노스 기억소자 또한 열전하 주입에 의해 프로그램된다. 도시된 것과 같이, 터널절연막(12), 전하트랩층(14) 및 블로킹 절연막(16)으로 구성된 전하저장 절연막을 가지는 소노스 기억소자의 게이트 전극(18)에 프로그램 전압(Vg)이 인가되고, 소오스 및 드레인에 각각 소오스 전압(Vs) 및 드레인 전압(Vd)이 인가된다. 이 때, 드레인 부근의 채널(10)에서 강한 전계에 의해 여기된 전자가 터널 절연막(12)의 포텐셜 장벽을 넘어서 전하 트랩층(14)를 향해 주입된다. 이를 열전하 주입(Hot carrier injection) 또는 열전자 주입(Hot electron injection)이라고 일컫는다. 도 1에 도시된 것과 같이 전자가 터널 절연막(12)의 포텐셜 장벽을 넘기 위해서는 3.1 eV 정도의 에너지가 필요하다. 즉, 물리적으로 열전자 주입에 의해 프로그램이 이루어지기 위해서는 전자에 최소한 3.1 eV 정도의 에너지가 주어져야 되는데, 하나의 전자가 3.1 eV 정도의 에너지를 가지기 위해서 소오스에 0 volt가 인가되고, 드레인에는 최소한 3.1 volt의 전압이 인가되어야한다.
트랜지스터의 채널길이가 짧아지면서 3.1 volt 이상의 드레인 전압에서도 펀치쓰루가 발생될 수 있다. 펀치쓰루의 발생을 억제하기 위하여 트랜지스터의 채널길이를 줄일 수 있으나, 이는 트랜지스터의 스캐일 다운(scale down)에 적합하지 않다. 또 다른 방법으로, 기판의 도우핑 농도를 높이는 것을 고려할 수 있다. 그러나, 기판의 도우핑 농도를 높이는 경우 드레인 정션의 항복 전압이 낮아진다. 따라서, 채널 길이의 감소에 따라 기판의 도우핑 농도 증가는 제한될 수 밖에 없다.
본 발명이 이루고자하는 기술적 과제는 항복전압을 저하시키지 않고 프로그램시 펀치쓰루가 발생하는 것을 방지할 수 있는 노어형 플래시 메모리 셀 트랜지스터를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 리세스된 채널을 가지는 노어형 플래시 메모리 셀 트랜지스터를 제공한다. 이 트랜지스터는 반도체 기판에 형성된 활성영역과 상기 활성영역에 형성된 리세스 영역을 포함한다. 상기 리세스 영역의 상부를 게이트 전극이 가로지른다. 상기 게이트 전극과 상기 리세스 영역 사이에는 전하저장부가 개재되고, 상기 게이트 전극 양측의 활성영역에 각각 소오스 및 드레인 영역이 형성된다.
상기 소오스 및 드레인 영역 사이의 상기 리세스 영역에 트랜지스터의 채널영역이 정의된다. 따라서, 이 트랜지스터는 활성영역의 표면보다 낮게 리세스된 채널을 가질 수 있다. 상기 리세스 영역은 상기 소오스 및 드레인의 접합깊이보다 깊게 리세스되고, 그 깊이는 그 폭보다 깊게 형성하는 것이 바람직하다.
상기 전하저장부는 상기 리세스 영역 상에 콘포말하게 형성될 수 있다. 상기 전하저장부는 다층의 전하저장절연막으로 이루어질 수 있는데, 구체적으로 상기 전하저장절연막은 순차적으로 적층된 터널절연막, 전하트랩층 및 블로킹절연막으로 구성될 수 있다.
이하 본발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록 한다. 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 구조물이 다른 구조물 또는 기판에 "인접하여" 있다고 언급되어지는 경우에 그것을 다른 구조물 또는 기판에 직접 인접하여 형성될 수 있거나 또는 그들 사이에 제 3의 구조물이 개재될 수도 있다.
도 3a은 본 발명의 바람직한 실시예에 따른 노어형 플래시 메모리 소자의 셀 어레이를 나타낸 평면도이다.
도 3b는 도 3a의 I-I'를 따라 취해진 단면도이다.
도 3a 및 도 3b를 참조하면, 본 발명의 바람직한 실시예에 따른 셀 트랜지스터를 가지는 노어형 플래시 메모리 셀어레이는 반도체 기판에 형성되어 활성영역을 한정하는 소자분리막(52)을 포함한다. 상기 소자분리막(52)은 얕은 트랜치 소자분리(STI)구조를 가진다. 상기 활성영역은 복수개의 평행한 제 1 활성영역(54)과 상기 제 1 활성영역과 교차된 제 2 활성영역(68)으로 구획되어 진다. 상기 제 1 활성영역들(54) 및 상기 소자분리막(52)의 상부를 가로질러 게이트 전극(66p)이 평행하게 배치된다. 각각의 소자분리막(52)의 상부에 두 개의 게이트 전극(66p)이 배치되어 쌍을 이룬다. 쌍을 이루는 게이트 전극들(66p) 사이의 제 1 활성영역(54)에 드레인 영역(70d)이 형성된다. 게이트 전극 쌍들 사이의 활성영역에 소오스 영역(70s)이 형성된다. 상기 소오스 영역(70s)은 상기 게이트 전극(66p)과 평행하게 상기 제 2 활성영역(68) 내에 형성되어 공통 소오스 라인(CSL;common source line)을 형성한다.
상기 드레인 영역(70d) 및 상기 소오스 영역(70s) 사이의 기판에 트랜지스터의 채널 영역이 정의된다. 본 발명에 따른 트랜지스터는 기판, 즉 활성영역보다 낮게 리세스된 채널을 가지는 것이 특징이다. 도시된 것과 같이, 상기 게이트 전극(66p) 하부의 상기 제 1 활성영역(54)에는 리세스 영역(56)이 형성되어 있다. 상기 리세스 영역(56)에 트랜지스터의 채널이 형성된다. 상기 리세스 영역(56)은 그 폭보다 깊이가 깊게 형성함으로써 트랜지스터의 2차원적 면적을 증가시키지 않고 채널길이를 증가시킬 수 있다. 또한, 상기 리세스 영역(56)은 상기 소오스 영역(70s) 및 상기 드레인 영역(70d)의 접합깊이보다 깊게 형성함으로써 펀치쓰루의 억제 효과를 높이는 것이 바람직하다.
상기 게이트 전극(66p)과 상기 제 1 활성영역(54) 사이에 전하저장부가 형성되는데, 상기 전하저장부는 터널절연막(58p), 전하트랩층(60p) 및 블로킹절연막으로 구성된 다층의 전하저장절연막(64p)으로 이루어질 수 있다. 그러나, 상기 전하저장부는 터널절연막과 게이트층간유전막 사이에 절연된 부유게이트가 될 수도 있을 것이다.
상기 블로킹절연막(62p)은 상기 터널절연막(58p)보다 높은 유전상수를 가지는 것이 바람직하다. 이로인해 게이트 전극에 인가되는 전압이 상기 블로킹절연막(62p)에 비해 상기 터널절연막(58p)에 높게 커플링되게 하는 효과를 가져온다. 상기 전하트랩층(60p)은 상기 터널절연막(58p) 및 상기 블로킹절연막(62p) 보다 에너지 밴드갭이 좁은 물질로 형성함으로써 트랩된 전하들의 누설을 억제하는 것이 바람직하다. 예컨대, 상기 터널절연막(58p)은 실리콘 산화막으로 형성할 수 있고, 상기 전하트랩층(60p)은 실리콘질화막 또는 하프늄 산화막으로 형성할 수 있다. 또한, 상기 블로킹절연막(62p)은 실리콘 산화막으로 형성하거나, 알루미늄 산화막으로 형성할 수 있다.
상기 전하저장절연막(64p)은 상기 리세스 영역(56)에 콘포말하게 형성될 수 있다. 따라서, 상기 게이트 전극(66p)은 상기 전하저장절연막(64p)이 형성된 리세스 영역(56)에 채워지는 구조를 가질 수 있다. 상기 게이트 전극(66p)이 형성된 기판의 전면에 층간절연막(72)이 형성되고, 상기 층간절연막(72)을 관통하여 상기 드레인 영역(70d)에 비트라인 플러그(74)가 형성된다. 도시하지는 않았지만, 상기 공통소오스 라인에도 일정한 간격으로 도전성 플러그가 형성된다. 또한, 상기 게이트 전극(66p)과 평행하게 상기 층간절연막(72) 상에 상기 비트라인 플러그(74)에 접속된 비트라인이 배치된다.
도 4a 내지 도 8a는 본 발명의 바람직한 실시예에 따른 노어형 플래시 메모리 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4b 내지 도 8b는 각각 도 4a 내지 도 8a의 I-I'를 따라 취해진 단면도들이다.
도 4a 및 도 4b를 참조하면, 반도체 기판(50)에 소자분리막(52)을 형성하여 복수개 제 1 활성영역(54)을 평행하게 형성한다. 상기 소자분리막(52)은 통상의 STI기술을 적용하여 형성할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 반도체 기판(50) 상에 상기 제 1 활성영역(54)을 교차하는 복수개의 평행한 오프닝을 가지는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각마스크로 사용하여 상기 제 1 활성영역(54)을 식각하여 복수개의 리세스 영역(56)을 형성한다. 상기 마스크 패턴은 포토레지스트 패턴으로 형성하거나, 실리콘산화막 또는 실리콘 질화막으로 이루어진 하드마스크 패턴으로 형성할 수 있다. 실리콘산화막으로 하드마스크 패턴을 형성하는 경우, 상기 하드마스크 패턴을 형성하는 동안 소자분리막이 식각되는 것을 방지하기 위하여 식각저지막을 상기 소자분리막 상에 먼저 형성할 수도 있다. 그 외에도, 실리콘 산화막 식각시 상기 반도체 기판이 노출되는 시점까지 식각되도록 식각공정을 제어할 수도 있을 것이다.
상기 리세스 영역(56)은 그 폭보다 깊이를 깊게 형성함으로써 트랜지스터의 채널 길이를 증가시킬 수 있다.
도 6a 및 도 6b를 참조하면, 상기 리세스 영역(56)이 형성된 기판의 전면에 다층의 절연막(64)을 콘포말하게 형성하고, 상기 리세스 영역(56)이 채워지도록 상기 다층절연막(64) 상에 게이트 도전막(66)을 형성한다. 상기 다층절연막(64)은 차례로 적층된 제 1 절연막(58), 제 2 절연막(60) 및 제 3 절연막(62)으로 구성된다. 상기 제 3 절연막(62)은 상기 제 1 절연막(58)에 비해 높은 유전상수를 가지는 물질로 형성하는 것이 바람직하다. 즉, 상기 제 1 절연막(58) 및 상기 제 3 절연막(62)은 실리콘 산화막으로 형성할 수 있으나, 상기 제 3 절연막(62)은 상기 실리콘 산화막 뿐만 아니라 알루미늄 산화막으로 형성할 수도 있다. 상기 제 2 절연막(60)은 상기 제 1 절연막(58) 및 상기 제 3 절연막(62)보다 에너지 밴드 갭의 폭이 좁은 물질로 형성하는 것이 바람직하다. 예컨대, 상기 제 2 절연막(60)은 실리콘질화막 또는 하프늄산화막으로 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 게이트 도전막(66) 및 상기 다층절연막(64)을 순차적으로 패터닝하여 상기 제 1 활성영역들(54)의 상부를 가로지르는 게이트 전극(66p)과, 상기 게이트 전극(66p) 하부에 정렬된 전하저장절연막(64p)을 형성한다. 상기 게이트 전극(66p)은 상기 리세스 영역(56)의 상부에 배치된다. 상기 제 1 절연막(58), 상기 제 2 절연막(60) 및 상기 제 3 절연막(62)은 패터닝되어 터널절연막(58p), 전하트랩층(60p) 및 블로킹절연막(62p)이 된다.
도 8a 및 도 8b를 참조하면, 상기 게이트 전극(66p)이 형성된 기판 상에 공통 소오스 라인을 정의하기 위하여 오프닝을 갖는 포토레지스트 패턴(80)을 형성한다. 상기 포토레지스트 패턴(80)은 한쌍의 게이트 전극이 덮이도록 패터닝된다. 상기 포토레지스트 패턴(80) 및 상기 게이트 전극(66p)을 식각마스크로 사용하여 상기 오프닝에 노출된 소자분리막(52)을 제거한다. 결과적으로, 상기 오프닝에 노출된 게이트 전극(66p)에 정렬되어 반도체 기판(50)이 노출된 제 2 활성영역(68)이 형성된다.
계속해서, 상기 포토레지스트 패턴(80)을 제거하고, 상기 제 2 활성영역(68) 및 상기 제 1 활성영역(54)에 불순물을 주입하여 소오스 영역(70s) 및 드레인 영역(70d)을 형성한다. 상기 소오스 영역(70s)은 상기 제 2 활성영역(68)을 따라 형성되어 공통 소오스 영역을 이룬다. 상기 소오스 영역(70s) 및 상기 드레인 영역(70d) 사이의 기판에 채널 영역이 정의된다. 상기 채널 영역은 상기 리세스 영역(56)의 표면굴곡(topology)를 따라 정의된다.
이상 본 발명을 바람직한 실시양태를 들어 구체적으로 설명하였다. 본 발명의 일 실시예에서 다층의 전하저장절연막을 가지는 부유트랩 구조의 노어형 플래시 메모리 셀 트랜지스터를 예시하였으나, 본 발명은 부유게이트 구조의 노어형 플래시 메모리 셀 트랜지스터에도 적용될 수 있을 것이다.
상술한 바와 같이 본 발명에 따르면, 노어형 플래시 메모리 소자의 셀 트랜지스터는 리세스된 채널을 가진다. 따라서, 게이트 선폭과 비교하여 채널 영역이 길어지도록 형성할 수 있다. 즉, 소자의 고집적화를 위해 트랜지스터의 크기(dimension)을 줄이더라도 리세스 영역의 깊이를 증가시킴으로써 트랜지스터의 채널 길이를 증가시킬 수 있다. 따라서, 3.1 volt 이상의 드레인 전압에도 펀치쓰루가 발생하는 것을 억제할 수 있고, 펀치쓰루 억제를 위해 기판의 도우핑 농도를 높일 필요가 없기 때문에 접합 항복전압을 필요한만큼 높일 수 있다.
도 1은 열전하 주입에 의한 프로그램 시의 노어형 플래시 메모리 소자 셀의 에너지 밴드 다이어그램을 나타낸다.
도 2는 열전하 주입을 설명하기 위한 플래시 메모리 소자 셀의 단면도이다.
도 3a은 본 발명의 바람직한 실시예에 따른 노어형 플래시 메모리 소자의 셀 어레이를 나타낸 평면도이다.
도 3b는 도 3a의 I-I'를 따라 취해진 단면도이다.
도 4a 내지 도 8a는 본 발명의 바람직한 실시예에 따른 노어형 플래시 메모리 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4b 내지 도 8b는 각각 도 4a 내지 도 8a의 I-I'를 따라 취해진 단면도들이다.

Claims (8)

  1. 반도체 기판에 형성된 활성영역;
    상기 활성영역에 형성된 리세스 영역;
    상기 리세스 영역의 상부를 가로지르는 게이트 전극;
    상기 게이트 전극과 상기 리세스 영역 사이에 개재된 전하저장부;및
    상기 게이트 전극 양측의 활성영역에 각각 형성된 소오스 및 드레인 영역을 포함하는 노어형 플래시 메모리 셀 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소오스 및 드레인 영역 사이의 상기 리세스 영역에 트랜지스터의 채널영역이 정의되는 것을 특징으로 하는 노어형 플래시 메모리 셀 트랜지스터.
  3. 제 1 항에 있어서,
    상기 리세스 영역은 상기 소오스 및 드레인의 접합깊이보다 깊게 리세스된 것을 특징으로 하는 노어형 플래시 메모리 셀 트랜지스터.
  4. 제 1 항에 있어서,
    상기 리세스 영역의 깊이는 그 폭보다 깊은 것을 특징으로 하는 노어형 플래시 메모리 셀 트랜지스터.
  5. 제 1 항에 있어서,
    상기 전하저장부는 상기 리세스 영역 상에 콘포말하게 형성된 것을 특징으로 하는 노어형 플래시 메모리 셀 트랜지스터.
  6. 제 5 항에 있어서,
    상기 전하저장부는 순차적으로 적층된 터널절연막, 전하트랩층 및 블로킹절연막으로 구성된 것을 특징으로 하는 노어형 플래시 메모리 셀 트랜지스터.
  7. 제 6 항에 있어서,
    상기 전하트랩층은 상기 터널절연막 및 상기 블로킹 절연막 보다 에너지 밴드갭이 좁은 물질인 것을 특징으로 하는 노어형 플래시 메모리 셀 트랜지스터.
  8. 제 6 항에 있어서,
    상기 블로킹절연막은 상기 터널절연막보다 높은 유전상수를 가지는 물질인 것을 특징으로 하는 노어형 플래시 메모리 셀 트랜지스터.
KR1020040040989A 2004-06-04 2004-06-04 리세스 채널을 가지는 노어형 플래시 메모리 셀 트랜지스터 KR20050116075A (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811272B1 (ko) * 2006-09-29 2008-03-07 주식회사 하이닉스반도체 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법

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