JP2010027797A - 半導体装置及び半導体装置の製造方法。 - Google Patents

Abstract

【課題】半導体装置の特性劣化を抑制し、半導体装置のサイズを縮小する技術の提供。
【解決手段】半導体装置は、半導体領域１Ａ内に設けられる第１及び第２の拡散層２Ａ，２Ｂと、拡散層２Ａ，２Ｂ間に設けられる第３の拡散層２Ｃと、第１の拡散層２Ａの周囲を取り囲んで、半導体領域１Ａ表面のゲート絶縁膜３Ａ上に設けられる第１のゲート電極４Ａと、第２の拡散層２Ｂの周囲を取り囲んで、半導体領域１Ａ表面のゲート絶縁膜上に設けられる第２のゲート電極４Ｂと、ゲート電極４Ａ，４Ｂの側面上に設けられる第１及び第２の側壁絶縁膜１２Ａ，１２Ｂとを具備し、第１及び第２のゲート電極４Ａ，４Ｂは、側壁絶縁膜１２Ａ，１２Ｂが直接接触する部分を有し、第３の拡散層２Ｃの周囲は、ゲート電極４Ａ，４Ｂによって取り囲まれている。
【選択図】図２

Description

本発明は、半導体装置に係り、特に、エンクローズド型ＭＯＳトランジスタに関する。また、本発明は、その半導体装置の製造方法に関する。

電子機器に用いられる回路において、ＭＯＳトランジスタ（Metal-Oxide-Semiconductor Transistor）が主要な構成素子となっている。

ＭＯＳトランジスタは素子サイズの微細化が推し進められている。そのような状況の中、ＭＯＳトランジスタのゲート（チャネル）エッジにおいて、リーク電流の発生やチャネル領域内の不純物欠陥や結晶欠陥に起因する素子特性の劣化が問題となっている。

この問題の１つとして、ＭＯＳトランジスタのチャネル幅が小さくなるにつれて、ＭＯＳトランジスタのしきい値電圧が低下する現象がある。このようなしきい値電圧の低下現象は、逆ナローチャネル効果と呼ばれ、チャネル幅が小さいＭＯＳトランジスタほど、顕著に現れる。

これは、チャネル領域が素子分離領域内の素子分離絶縁膜に接するため、素子分離絶縁膜が含む不純物（例えば、炭素）がチャネル領域内で固定電荷となり、この固定電荷の影響でチャネル領域の不純物が素子分離領域近傍に拡散し、チャネル不純物濃度が低下することに起因する。このため、ＭＯＳトランジスタのしきい値が低下する。

逆ナローチャネル効果を抑制するため、ＭＯＳトランジスタのチャネル長を長くする手法があるが、この場合、素子のサイズが大きくなる。また、逆ナローチャネル効果を抑制する他の手法の１つとして、ソース／ドレインとなる拡散層の一方をゲート電極によって取り囲む平面構造のエンクローズド型ＭＯＳトランジスタが存在する。

ＭＯＳトランジスタは、フラッシュメモリのような不揮発性半導体メモリにおいて、データの記憶を担うメモリセルアレイの動作制御する周辺回路に用いられている。

フラッシュメモリチップ内で高電圧を転送するために用いられる高耐圧系ＭＯＳトランジスタは、そのチャネルの不純物濃度が低耐圧系ＭＯＳトランジスタのチャネルの不純物濃度よりも低い（1×10¹⁵〜1×10¹⁷ cm^-3程度）ので、逆ナローチャネル効果の影響を受けやすい。

ＦＮトンネル効果（Fowler-Nordheim tunneling）を用いてメモリセルのしきい値電圧を制御するフラッシュメモリにおいて、ロウデコーダ回路には、高電圧を転送するための高耐圧系ＭＯＳトランジスタが必須となる。そのため、２つのＭＯＳトランジスタを直列配置した直列トランジスタが、ロウデコーダ回路内に設けられる（例えば、特許文献１参照）。

フラッシュメモリのロウデコーダ回路において、電流はＭＯＳトランジスタのチャネルの一方側から他方側へ、又は、他方側から一方側へと双方向に流れるため、ＭＯＳトランジスタのソースとドレインは、電流の流れる方向に応じて入れ替わる。

エンクローズド型ＭＯＳトランジスタを用いた直列トランジスタにおいて、このような電流の双方向性に対応させると、２つのエンクローズド型ＭＯＳトランジスタはソース／ドレインを共有できず、トランジスタ毎にそれぞれ２つのソース／ドレインを設けなければならない。このため、エンクローズド型ＭＯＳトランジスタを用いた直列トランジスタは、サイズが著しく増大する。

このように、逆ナローチャネル効果を抑制する結果として、ＭＯＳトランジスタ及びそれを用いた半導体装置のサイズ縮小は妨げられてしまう。
特開２００５−３４７３３１号公報

本発明は、半導体装置の特性劣化を抑制し、半導体装置のサイズを縮小する技術を提案する。

本発明の例に関わる半導体装置は、素子分離領域に取り囲まれた半導体領域と、前記半導体領域内に、第１の方向に並んで設けられる第１及び第２の拡散層と、前記第１及び第２の拡散層間の前記半導体領域内に設けられる第３の拡散層と、前記第１の拡散層の周囲を取り囲んで、前記半導体領域表面の第１のゲート絶縁膜上に設けられる第１のゲート電極と、前記第２の拡散層の周囲を取り囲んで、前記半導体領域表面の第２のゲート絶縁膜上に設けられる第２のゲート電極と、前記第１のゲート電極の側面上に設けられる第１の側壁絶縁膜と、前記第２のゲート電極の側面上に設けられる第２の側壁絶縁膜と、を具備し、前記第１及び第２のゲート電極は、その側面上の前記第１及び第２の側壁絶縁膜が互いに接触する部分を有し、前記第３の拡散層の周囲は、前記第１及び第２のゲート電極によって取り囲まれていることを備える。

本発明の例に関わる半導体装置の製造方法は、素子分離領域に取り囲まれた半導体領域上に、第１及び第２のゲート絶縁膜を形成する工程と、前記第１及び第２のゲート絶縁膜上に、導電材を形成する工程と、前記導電材に第１の間隔と前記第１の間隔よりも広い第２の間隔を有するスリットを形成し、前記導電材を第１の開口部を有する第１のゲート電極と第２の開口部を有する第２のゲート電極とに分離する工程と、前記第１及び前記第２のゲート電極側面上に第１及び第２の側壁絶縁膜を形成し、前記第１の間隔を有している部分を前記第１及び第２の側壁絶縁膜を直接接触させて埋め込む工程と、前記第１及び第２のゲート電極をマスクにして、前記第１及び第２の開口部、前記第２の間隔を有している部分を経由して、前記半導体領域内に、第１乃至第３の拡散層を形成する工程と、を備える。

本発明の例によれば、半導体装置の特性劣化を抑制でき、半導体装置のサイズを縮小できる。

以下、図面を参照しながら、本発明の例を実施する形態について詳細に説明する。

１． 実施形態
以下、図１乃至図１１を参照して、本発明の実施形態に係る半導体装置及びその製造方法について説明する。ここで、本発明の実施形態に係る半導体装置は、例えば、エンクローズド型ＭＯＳトランジスタ及びそれを用いた直列トランジスタである。

（１） 構造
図１乃至図４を用いて、本発明の実施形態に係る半導体装置の構造について説明する。図１は、ｘ方向に並んでいる２つのエンクローズド型ＭＯＳトランジスタの平面構造を示している。図２は図１のＡ−Ａ線に沿う断面構造を図示し、図３は図１のＢ−Ｂ線に沿う断面構造を示している。また、図３は、図１のＣ−Ｃ線に沿う断面構造を示している。

半導体基板１は、素子分離領域ＳＴＩとそれに取り囲まれたアクティブ領域（半導体領域）ＡＡとから構成される。半導体基板１内にはウェル領域１Ａが設けられ、このウェル領域１Ａが、素子が形成されるアクティブ領域ＡＡとして機能する。例えば、高耐圧系トランジスタが形成される場合、ウェル領域１Ａの不純物濃度は、例えば、1×10¹⁵〜1×10¹⁷ cm^-3程度である。

素子分離領域ＳＴＩ内には、例えば、ＳＴＩ（Shallow Trench Isolation）構造の絶縁膜１０が設けられ、この絶縁膜１０底面に沿って、半導体基板１内に不純物層９が設けられる。不純物層９は、素子分離領域ＳＴＩを挟んで隣接するアクティブ領域ＡＡと他のアクティブ領域（図示せず）とに対して、チャネルストッパとして機能する。不純物層９は例えばウェル領域１Ａとの同じ導電型で、不純物層９の不純物濃度は、ウェル領域１Ａの不純物濃度よりも２桁程度高い。

図１乃至図４において、１つのアクティブ領域ＡＡ内には、２つのエンクローズド型ＭＯＳトランジスタＴｒ１，Ｔｒ２が、ｘ方向（第１方向）に並んで設けられている。

２つのエンクローズド型ＭＯＳトランジスタＴｒ１，Ｔｒ２の各々は、ウェル領域１Ａ表面のゲート絶縁膜３Ａ，３Ｂと、ゲート絶縁膜３Ａ，３Ｂ上のゲート電極４Ａ，４Ｂと、ウェル領域１Ａ（半導体基板１）内に設けられたソース／ドレインとして機能する２つの拡散層２Ａ，２Ｂ，２Ｃ（以下、ソース／ドレイン拡散層と呼ぶ）とから構成される。

ゲート絶縁膜２Ａ，２Ｂは、例えばシリコン酸化膜から構成され、本実施形態に係るＭＯＳトランジスタが高耐圧系トランジスタである場合には、ゲート絶縁膜２Ａ，２Ｂの膜厚Ｔｏｘは例えば２０ｎｍ〜５０ｎｍ程度であることが好ましい。

一方のエンクローズド型ＭＯＳトランジスタＴｒ１のゲート電極（第１のゲート電極）４Ａは、１つのソース／ドレイン拡散層（第１の拡散層）２Ａの周囲を取り囲むように、ゲート絶縁膜３Ａ上に設けられている。他方のエンクローズド型ＭＯＳトランジスタＴｒ２のゲート電極（第２のゲート電極）４Ｂは、１つのソース／ドレイン拡散層（第２の拡散層）２Ｂの周囲を取り囲むように、ゲート絶縁膜３Ｂ上に設けられている。

ゲート電極４Ａ，４Ｂは、アクティブ領域ＡＡと素子分離領域ＳＴＩとの境界付近において、素子分離領域ＳＴＩ内の絶縁膜１０上を覆っている。ゲート電極４Ａ，４Ｂは例えばポリシリコンから構成される。尚、シリサイドや金属など他の導電材を用いても良いのはもちろんである。

ｘ方向に並んでいるソース／ドレイン拡散層２Ａとソース／ドレイン拡散層２Ｂとの間には、ソース／ドレイン拡散層（第３の拡散層）２Ｃが設けられている。このソース／ドレイン拡散層２Ｃは、２つのエンクローズド型ＭＯＳトランジスタＴｒ１，Ｔｒ２で共有される。

ソース／ドレイン拡散層２Ａ，２Ｂ，２Ｃ内には、これらの拡散層２Ａ，２Ｂ，２Ｃと同じ導電型の不純物層６Ａ，６Ｂ，６Ｃが設けられている。不純物層６Ａ，６Ｂ，６Ｃの不純物濃度はソース／ドレイン拡散層２Ａ，２Ｂ，２Ｃの不純物濃度よりも高い。
尚、ソース／ドレイン拡散層２Ａ，２Ｂ，２Ｃの導電型とウェル領域１Ａの導電型は異なっている。それゆえ、例えば、本実施形態のエンクローズド型ＭＯＳトランジスタＴｒ１，Ｔｒ２がＮチャネル型ＭＯＳトランジスタである場合には、ソース／ドレイン拡散層２Ａ，２Ｂ，２Ｃはｎ⁻領域となり、ウェル領域１Ａはｐ⁻領域となる。また、不純物層６Ａ，６Ｂ，６Ｃはｎ^＋領域となり、不純物層（チャネルストッパ）９はｐ^＋領域となる。

ゲート電極４Ａ，４Ｂ側面上には、側壁絶縁膜１２Ａ，１２Ｂがそれぞれ設けられる。ゲート電極側面上からの側壁絶縁膜１２Ａ，１２Ｂの膜厚は、例えば、ゲート絶縁膜３Ａ，３Ｂの膜厚Ｔｏｘとした場合、Ｔｏｘ／２以上とであることが好ましい。側壁絶縁膜１２Ａ，１２Ｂは、例えば、シリコン酸化膜やシリコン窒化膜が用いられる。尚、本実施形態において、側壁絶縁膜１２Ａ，１２Ｂの膜厚は、半導体基板１表面に対して平行方向の厚さで定義される。

ゲート電極４Ａ，４Ｂ上には、例えば、ＴＥＯＳ膜などの層間絶縁膜１４，１６が設けられる。層間絶縁膜１４，１６内には、例えば、タングステン（Ｗ）やモリブデン（Ｍｏ）から構成されるコンタクトプラグＣＰ１，ＣＰ２Ａ，ＣＰ２Ｂ，ＣＰ３が埋め込まれる。

コンタクトプラグＣＰ１は、ゲート電極４Ａ，４Ｂにそれぞれ接続される。コンタクトプラグＣＰ２Ａ，ＣＰ２Ｂはソース／ドレイン拡散層２Ａ，２Ｂ（不純物層６Ａ，６Ｂ）にそれぞれ接続され、コンタクトプラグＣＰ３は２つのＭＯＳトランジスタＴｒ１，Ｔｒ２で共有されるソース／ドレイン拡散層２Ｃ（不純物層６Ｃ）に接続される。

尚、ゲート−コンタクト間の干渉（例えば、耐圧や寄生容量）は、ゲート電極４Ａ，４ＢとコンタクトプラグＣＰ２Ａ，ＣＰ２Ｂ，ＣＰ３との間隔が、ゲート絶縁膜２Ａ，２Ｂの膜厚Ｔｏｘと同程度の大きさを有していれば、抑制できる。例えば、側壁絶縁膜１２Ａ，１２Ｂの膜厚がゲート絶縁膜２Ａ，２Ｂの膜厚Ｔｏｘと同程度であれば、図２に示す例のように、側壁絶縁膜１２Ａ，１２ＢとコンタクトプラグＣＰ２Ａ，ＣＰ２Ｂ，ＣＰ３とが直接接触する構造であっても、ＭＯＳトランジスタＴｒ１，Ｔｒ２の動作は補償される。但し、側壁絶縁膜とコンタクトプラグとの間に、絶縁膜が介在しても良いのはもちろんである。

コンタクトプラグＣＰ２Ａ，ＣＰ２Ｂ，ＣＰ３には、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）から構成される配線層Ｍ１が接続される。

本発明の実施形態に係るエンクローズド型ＭＯＳトランジスタＴｒ１，Ｔｒ２において、第１のゲート電極４Ａと第２のゲート電極４Ｂは、それらの側面上に設けられた側壁絶縁膜１２Ａ，１２Ｂが直接接触する部分４１，４２を有している。ゲート電極４Ａ，４Ｂの側壁絶縁膜１２Ａ，１２Ｂを介して接触する部分４１，４２は、ｘ方向に互いに対向して突出している。以下、この部分４１，４２のことを突起部４１，４２と呼ぶ。

２つのエンクローズド型ＭＯＳトランジスタＴｒ１，Ｔｒ２によって共有される１つのソース／ドレイン拡散層２Ｃは、そのｘ方向においては2つのゲート電極４Ａ，４Ｂに挟まれ、そのｙ方向においては２つのゲート電極４Ａ，４Ｂの突起部４１，４２に挟まれ、拡散層２Ｃの周囲がゲート電極４Ａ，４Ｂに取り囲まれた平面構造となっている。

図３及び図４に示すように、突起部４１，４２下方はウェル領域（半導体領域）１Ａである。このため、エンクローズ型ＭＯＳトランジスタＴｒ１，Ｔｒ２の実効的なチャネル長Ｌ２は、２つのソース／ドレイン拡散層２Ａ，２Ｃ間の長さＬ１よりも長くなる。

また、本実施形態とは異なって、突起部４１，４２下方に２つのＭＯＳトランジスタＴｒ１，Ｔｒ２を分離するための絶縁膜を設けた場合、２つのＭＯＳトランジスタＴｒ１，Ｔｒ２とのチャネル領域と絶縁膜との接触面積が大きくなり、この結果として、チャネル領域内に形成される固定電荷の数が多くなる。
これに対して、本実施形態では、２つのＭＯＳトランジスタＴｒ１，Ｔｒ２を電気的に分離するための絶縁膜を用いていないため、突起部４１，４２下方は半導体領域（ウェル領域１Ａ）となって、チャネル領域と絶縁膜との接触面積は低減する。これによって、チャネル領域内の固定電荷数を低減できる。
これによって、ＭＯＳトランジスタの逆ナローチャネル効果を抑制できる。また、本実施形態によれば、チャネル長を長くするために、アクティブ領域ＡＡのサイズを大きくせずともよくなるため、半導体装置のサイズ縮小にも貢献できる。

さらに、図４に示すように、突起部４１，４２下方はウェル領域１Ａ（半導体領域）になるため、ソース／ドレイン拡散層２Ｃと絶縁膜１０とは直接接触せず、ソース／ドレイン拡散層２Ｃと絶縁膜１０との間隔が離れる。よって、ソース／ドレイン拡散層２Ｃから素子分離領域内の絶縁膜１０へ流れるリーク電流も抑制できる。

このように、本実施形態に係るＭＯＳトランジスタは、ゲート（チャネル）エッジの欠陥に起因する特性劣化を抑制できる。

尚、２つのトランジスタを電気的に分離するための絶縁膜を設けず、突起部４１，４２下方が半導体領域であっても、その半導体領域内にソース／ドレイン拡散層２Ｃと同一の拡散層は設けられていないので、１つのアクティブ領域ＡＡ内の２つのエンクローズド型ＭＯＳトランジスタは、それぞれ独立したトランジスタとなっている。また、突起部４１，４２下方が半導体領域あっても、２つのゲート電極４Ａ，４Ｂが少なくともゲート絶縁膜２Ａ，２Ｂの膜厚Ｔｏｘ以上離れているため、ＭＯＳトランジスタＴｒ１，Ｔｒ２動作時にゲート電極４Ａ，４Ｂ下方にチャネル（反転層）が形成されても、チャネル同士が導通することはない。

また、後述の製造方法により、異なるゲート電位でそれぞれ独立に制御される２つのエンクローズド型ＭＯＳトランジスタを、共有される１つのソース／ドレイン拡散層２Ｃの周囲をゲート電極４Ａ，４Ｂによって取り囲んで、１つのアクティブ領域ＡＡ内に形成できる。これによって、２つのエンクローズド型ＭＯＳトランジスタを用いた直列トランジスタを形成できる。

１つの直列トランジスタを構成する２つのエンクローズド型トランジスタの形状はほぼ同一で、且つ、１つのソース／ドレイン拡散層２Ｃを共有できるので、ソース／ドレインが電流の流れる方向に応じて入れ替わっても、トランジスタの耐圧特性は劣化しない。即ち、直列トランジスタの特性を向上できる。また、ソース／ドレイン拡散層２Ｃの共有化により、２つのエンクローズド型ＭＯＳトランジスタＴｒ１，Ｔｒ２（１つのアクティブ領域）のサイズを縮小できる。

このように、本実施形態では、エンクローズド型ＭＯＳトランジスタを用いた直列トランジスタの耐圧特性を高くでき、さらには、サイズを小さくできる。

したがって、本発明の実施形態によれば、ＭＯＳトランジスタ及びそれを用いた半導体装置の特性劣化を抑制でき、それと共に、半導体装置のサイズを縮小できる。

（２） 製造方法
以下、図１乃至図１０を用いて、本発明の実施形態に係る半導体装置の製造方法について説明する。尚、各工程において、図１のＡ−Ａ線及びＢ−Ｂ線に沿う断面を図示して、説明する。

はじめに、図５に示すように、ウェル領域１Ａが形成された半導体基板１内に、素子分離溝が形成され、この溝に絶縁膜１０が埋め込まれる。これによって、素子分離領域ＳＴＩとアクティブ領域とに区画される。尚、絶縁膜１０の底部に沿って、チャネルストッパとして機能する不純物層９が形成されている。
続いて、アクティブ領域（ウェル領域１Ａ）表面に、ゲート絶縁膜となる絶縁膜３（例えば、シリコン酸化膜）が、例えば熱酸化法などを用いて形成される。絶縁膜３の膜厚Ｔｏｘは、形成されるＭＯＳトランジスタが高耐圧系トランジスタの場合、例えば、２０ｎｍ〜５０ｎｍである。これに続いて、導電材４が、例えばＣＶＤ（Chemical Vapor Deposition）法によって、絶縁膜３，１０上に形成される。この導電材４はゲート電極材であり、例えば、ポリシリコンである。

次に、導電材４及び絶縁膜３が、例えばフォトリソグラフィー技術及びＲＩＥ（Reactive Ion Etching）法を用いて、所定のパターンとなるようにエッチングされる。これにより、導電材４及び絶縁膜３が分離され、図６及び図７に示すように、スリットＰが形成され、１つのアクティブ領域ＡＡ内に、２つのゲート電極４Ａ，４Ｂがｘ方向に並んで、ゲート絶縁膜３Ａ，３Ｂ上にそれぞれ形成される。

スリットＰの形成と同時に、開口部Ｑ１，Ｑ２がゲート電極４Ａ，４Ｂ及びゲート絶縁膜３Ａ，３Ｂの各々に形成され、半導体基板１（ウェル領域１Ａ）表面が露出される。形成されたゲート電極４Ａ，４Ｂは、アクティブ領域ＡＡと素子分離領域ＳＴＩとの境界付近において、絶縁膜１０上を覆っている。

また、ゲート電極４Ａとゲート電極４Ｂとの間のスリットＰは、２つのゲート電極４Ａ，４Ｂの一部（突起部）４１，４２がｘ方向に互いに対向して突出し、ゲート電極間が間隔ｄ１となっている部分と、２つのゲート電極４Ａ，４Ｂ間の間隔がｄ１よりも大きいｄ２となっている部分とを有している。ゲート絶縁膜３Ａの膜厚をＴｏｘとした場合、形成されるトランジスタの動作を保証するため、間隔ｄ１はＴｏｘ以上となるように形成される。尚、開口部Ｑ１，Ｑ２のｘ方向の寸法は、例えば、間隔ｄ２と同程度となるように形成される。

また、後のイオン注入工程において、イオン（不純物）が、間隔ｄ１を有している部分のスリットを経由して半導体基板１内に注入され、拡散層が形成されないようにするため、図６及び図７の工程に続く側壁絶縁膜形成工程において、２つのゲート電極４Ａ，４Ｂ側面上に形成される側壁絶縁膜が互いに直接接触する間隔となるように、間隔ｄ１の大きさが設定される。尚、間隔ｄ２を有している部分では、側壁絶縁膜が互いに接触しない間隔で、間隔ｄ２の大きさが設定される。

続いて図８に示すように、絶縁膜が例えばＣＶＤ法を用いて、ゲート電極４Ａ，４Ｂを覆うように堆積され、この絶縁膜に対して、ゲート電極４Ａ，４Ｂ上面が露出し、ゲート電極4Ａ，４Ｂ側面に絶縁膜が残存するように、エッチバックが施される。これによって、側壁絶縁膜１２Ａ，１２Ｂが、ゲート電極４Ａ，４Ｂ側面上に形成される。
この際、開口部Ｑ１，Ｑ２及びスリットＰの間隔ｄ２を有する部分は、ｘ方向の寸法が大きいので、側壁絶縁膜１２Ａ，１２Ｂによって完全に埋め込まれることはなく、半導体基板１表面が露出する。その一方で、スリットＰの間隔ｄ１を有する部分では、形成された側壁絶縁膜１２Ａ，１２Ｂの側面が互いに接触し、絶縁膜１２Ａ，１２Ｂで完全に埋め込まれている。それゆえ、スリットＰの間隔ｄ１を有する部分では、半導体基板１表面は露出しない。尚、側壁絶縁膜１２Ａ，１２Ｂの各々の膜厚は、間隔ｄ１がゲート絶縁膜３Ａ，３Ｂの膜厚Ｔｏｘと同じ場合、Ｔｏｘ／２となっている。

この後、図９に示すように、例えば、イオン注入法を用いて、半導体基板１（ウェル領域１Ａ）内に、ソース／ドレイン拡散層２Ａ，２Ｂ，２Ｃが、ゲート電極４Ａ，４Ｂ及び側壁絶縁膜１２Ａ，１２Ｂをマスクとした自己整合的な手法によって、形成される。これに続いて、ソース／ドレイン拡散層２Ａ，２Ｂ，２Ｃ内に、不純物層６Ａ，６Ｂ，６Ｃが形成される。不純物層６Ａ，６Ｂ，６Ｃの不純物濃度は、ソース／ドレイン拡散層２Ａ，２Ｂ，２Ｃの不純物濃度よりも高く、ソース／ドレイン拡散層２Ａ，２Ｂ，２ＣがＮ⁻領域である場合には、不純物層６Ａ，６Ｂ，６ＣはＮ^＋領域となる。

これによって、ソース／ドレイン拡散層２Ａの周囲が、半導体基板１（ゲート絶縁膜３Ａ）上のゲート電極４Ａによって取り囲まれた平面構造となる。また、ソース／ドレイン拡散層２Ｂの周囲が、半導体基板（ゲート絶縁膜３Ｂ）１上のゲート電極４Ｂによって取り囲まれた平面構造となる。

ソース／ドレイン拡散層２Ｃは、ゲート電極４Ａ，４Ｂをそれぞれ用いるＭＯＳトランジスタで共有される。この拡散層２Ｃは、スリットＰのうち間隔ｄ２を有している部分では半導体基板１表面が露出しているため、イオン（不純物）がスリットＰを経由して半導体基板１内に注入されて、形成される。これに対して、間隔ｄ１を有している部分の半導体基板１内には形成されない。スリットＰの間隔ｄ１を有している部分は、側壁絶縁膜１２Ａ，１２Ｂの側面が互いに接触し、絶縁膜１２Ａ，１２Ｂによって完全に埋め込まれているため、イオン（不純物）が半導体基板１内に達しないからである。

これによって、ソース／ドレイン拡散層２Ｃのｙ方向端部と絶縁膜（素子分離領域）１０の間は半導体領域（ウェル領域１Ａ）となる。

このように、ソース／ドレイン拡散層２Ｃのｙ方向端部に半導体領域を設けるためには、ソース／ドレイン拡散層形成時に、その領域上方が、側壁絶縁膜１２Ａ，１２Ｂで埋め込まれなければならない。そのため、間隔ｄ１は、２つのゲート電極３Ａ，３Ｂ側面上に形成された絶縁膜が、互いに接触する間隔以下であることが好ましい。但し、イオン注入を行う前に、２つの側壁絶縁膜１２Ａ，１２Ｂが接触していない場合には、２つの側壁絶縁膜１２Ａ，１２Ｂ間に他の絶縁膜を埋め込んでもよい。

ソース／ドレイン拡散層２Ａ，２Ｂ，２Ｃを形成した後、図１０に示すように、層間絶縁膜１４が、ゲート電極４Ａ，４Ｂ上及びソース／ドレイン拡散層２Ａ，２Ｂ，２Ｃ上に形成される。さらに、層間絶縁膜１４上に、層間絶縁膜１６が形成される。
この後、図１乃至図４に示すように、ソース／ドレイン拡散層２Ａ，２Ｂ，２Ｃ（不純物層６Ａ，６Ｂ，６Ｃ）表面に達するコンタクトホールが、層間絶縁膜１４，１６内に形成される。これらのコンタクトホール内に、コンタクトＣＰ２Ａ，ＣＰ２Ｂ，ＣＰ２Ｃが埋め込まれる。また、ゲート電極４Ａ，４Ｂに接触するように、コンタクトＣＰ１が層間絶縁膜１４，１６内に形成されたコンタクトホールに埋め込まれる。そして、コンタクトＣＰ１、ＣＰ２Ａ，ＣＰ２Ｂ，ＣＰ２Ｃに接続するように、配線層Ｍ１が形成される。

以上の工程によって、本発明の実施形態に係るエンクローズド型ＭＯＳトランジスタＴｒ１，Ｔｒ２が、完成する。

このように、ゲート電極４Ａ，４Ｂが、１つのソース／ドレイン拡散層２Ａ，２Ｂの周囲を取り囲むように半導体基板１上に形成される。そして、これらのゲート電極４Ａ，４Ｂは、２つのエンクローズド型ＭＯＳトランジスタＴｒ１，Ｔｒ２で共有される１つのソース／ドレイン拡散層２Ｃの周囲も取り囲んで形成される。共有されるソース／ドレイン拡散層２Ｃを取り囲むため、ゲート電極４Ａ，４Ｂのそれぞれには、対向して突出した突起部４１，４２が形成される。この突起部４１，４２下方はウェル領域（半導体領域）１Ａとなり、エンクローズ型ＭＯＳトランジスタＴｒ１，Ｔｒ２の実質的なチャネル長は長くなる。また、ｙ方向において、ソース／ドレイン拡散層２Ｃと絶縁膜１０との間は、半導体領域となるため、ソース／ドレイン拡散層２Ｃと絶縁膜１０とは直接接触せず、その間隔も大きくなる。

これによって、本実施形態によれば、逆ナローチャネル効果や、ソース／ドレイン拡散層から素子分離領域へ流れるリーク電流などの特性劣化を抑制できる。これらの特性劣化を抑制するために、本実施形態に係るＭＯＳトランジスタは、素子サイズやその形成領域のサイズを大きくせずとも良いので、半導体装置のサイズの縮小にも貢献できる。

また、本実施形態によれば、ほぼ同一構造を有し、且つ、ソース／ドレイン拡散層の１つを共有した２つのエンクローズド型ＭＯＳトランジスタを１つのアクティブ領域内に形成できるので、耐圧特性が高く、且つ、動作制御の容易な直列トランジスタを構成できる。

したがって、本発明の実施形態に係る半導体装置の製造方法によれば、素子特性の劣化を抑制し、サイズを縮小した半導体装置を提供できる。

（３） 適用例
図１１を用いて、本発明の実施形態の適用例について説明する。

図１１は、半導体メモリ、例えば、フラッシュメモリの構成を示すブロック図である。図１１に示すように、フラッシュメモリは、複数のメモリセルが設けられたメモリセルアレイ１００と、メモリセルが記憶しているデータを検知するセンスアンプ回路１２０と、メモリセルアレイ１００に設けられたワード線を駆動するロウデコーダ回路１２０と、フラッシュメモリの動作の全体を制御する制御回路１３０とを、主要な構成部としている。

フラッシュメモリのデータ書き込みは、例えば、２０Ｖ〜３０Ｖ程度の書き込み電圧をワード線に印加して実行される。このため、書き込み電圧をチップ内で生成する電位生成回路内の素子や、ロウデコーダ回路１２０内の書き込み電圧をワード線に転送するための素子に、高耐圧系トランジスタＨＶＴｒが用いられている。

本発明の実施形態に係るエンクローズド型トランジスタ及びそれを用いた直列トランジスタは、電位生成回路やロウデコーダ回路１２０の高耐圧系トランジスタＨＶＴｒに適用される。

上記のように、本実施形態のエンクローズド型ＭＯＳトランジスタは、サイズを大きくせずとも、逆ナローチャネル効果などのゲート（チャネル）エッジの欠陥に起因する特性劣化を抑制できる。また、本実施形態において、２つのエンクローズド型ＭＯＳトランジスタが、ほぼ同一の構造を有し、１つのソース／ドレインを共有して同じアクティブ領域内に形成されているため、高耐圧で制御が容易な直列トランジスタを形成できる。加えて、この直列トランジスタは回路規模も小さい。

このように、本実施形態に係るエンクローズド型ＭＯＳトランジスタを用いて、ロウデコーダ回路１２０などの周辺回路を形成できるので、特性の劣化が抑制され、チップサイズの小さいフラッシュメモリ（半導体メモリ）を提供できる。

３． その他
本発明の実施形態に係る半導体装置は、半導体装置の特性劣化を抑制でき、半導体装置のサイズを縮小できる。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

実施形態に係るエンクローズド型ＭＯＳトランジスタの構造を示す平面図。 図１のＡ−Ａ線に沿う断面図。 図１のＢ−Ｂ線に沿う断面図。 図１のＣ−Ｃ線に沿う断面図。 本発明の実施形態に係る半導体装置の製造工程を示す図。 本発明の実施形態に係る半導体装置の製造工程を示す図。 本発明の実施形態に係る半導体装置の製造工程を示す図。 本発明の実施形態に係る半導体装置の製造工程を示す図。 本発明の実施形態に係る半導体装置の製造工程を示す図。 本発明の実施形態に係る半導体装置の製造工程を示す図。 本発明の実施形態の適用例を示す図。

符号の説明

１：半導体基板、１Ａ：ウェル領域、２Ａ，２Ｂ，２Ｃ：ソース／ドレイン拡散層、３Ａ，３Ｂ：ゲート絶縁膜、４Ａ，４Ｂ：ゲート電極、６Ａ，６Ｂ，６Ｃ：不純物層、９：不純物層（チャネルストッパ）、１０：絶縁膜、１２Ａ，１２Ｂ：側壁絶縁膜、１４，１６：層間絶縁膜、ＣＰ１，ＣＰ２Ａ，ＣＰ２Ｂ，ＣＰ３：コンタクトプラグ、Ｍ１：配線層。

Claims (5)

1. 素子分離領域に取り囲まれた半導体領域と、
   前記半導体領域内に、第１の方向に並んで設けられる第１及び第２の拡散層と、
   前記第１及び第２の拡散層間の前記半導体領域内に設けられる第３の拡散層と、
   前記第１の拡散層の周囲を取り囲んで、前記半導体領域表面の第１のゲート絶縁膜上に設けられる第１のゲート電極と、
   前記第２の拡散層の周囲を取り囲んで、前記半導体領域表面の第２のゲート絶縁膜上に設けられる第２のゲート電極と、
   前記第１のゲート電極の側面上に設けられる第１の側壁絶縁膜と、
   前記第２のゲート電極の側面上に設けられる第２の側壁絶縁膜と、
   を具備し、
   前記第１及び第２のゲート電極は、その側面上の前記第１及び第２の側壁絶縁膜が互いに接触する部分を有し、
   前記第３の拡散層の周囲は、前記第１及び第２のゲート電極によって取り囲まれていることを特徴とする半導体装置。
2. 前記第１のゲート電極は、前記第１の方向に突出した第１の突起部を有し、
   前記第２のゲート電極は、前記第１の突起部に対向して第１の方向に突出した第２の突起部を有し、
   前記第１の突起部側面上の前記第１の側壁絶縁膜と前記第２の突起部側面上の前記第２の側壁絶縁膜とが、直接接触することを特徴とする請求項１に記載の半導体装置。
3. 前記第１及び第２の突起部下部は、前記半導体領域であることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第１の突起部と前記第２の突起部との間隔は、
   前記第１のゲート絶縁膜の膜厚以上の寸法であり、
   前記第１の側壁絶縁膜と前記第２の側壁絶縁膜とが直接接触する寸法以下である、
   ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 素子分離領域に取り囲まれた半導体領域上に、第１及び第２のゲート絶縁膜を形成する工程と、
   前記第１及び第２のゲート絶縁膜上に、導電材を形成する工程と、
   前記導電材に第１の間隔と前記第１の間隔よりも広い第２の間隔を有するスリットを形成し、前記導電材を第１の開口部を有する第１のゲート電極と第２の開口部を有する第２のゲート電極とに分離する工程と、
   前記第１及び前記第２のゲート電極側面上に第１及び第２の側壁絶縁膜を形成し、前記スリットの前記第１の間隔を有している部分を前記第１及び第２の側壁絶縁膜を直接接触させて埋め込む工程と、
   前記第１及び第２のゲート電極をマスクにして、前記第１及び第２の開口部、前記第２の間隔を有している部分を経由して、前記半導体領域内に、第１乃至第３の拡散層を形成する工程と、
   を具備することを特徴とする半導体装置の製造方法。

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