TW201717356A - 半導體裝置之製造方法 - Google Patents

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Abstract

本發明之目的在於令半導體裝置的性能提高。為了達成上述目的，本發明在電阻元件形成區域RR，在半導體基板SB上，形成由矽所構成的膜層CF1，對膜層CF1，注入由從第14族元素以及第18族元素所構成的群組選出的至少一種元素所形成的雜質離子，並形成由注入了雜質離子的部分的膜層CF1所構成的膜部CF12。接著，在記憶體形成區域MR，在半導體基板SB上，形成內部具有電荷累積部的絶緣膜IFG，並在絶緣膜IFG上形成導電膜CF2。

Description

半導體裝置之製造方法
本發明係關於一種半導體裝置的製造技術，例如，係關於一種適用於混合搭載了附加於包含電場效應電晶體在內的主電路的作為附加電路的非揮發性記憶體的半導體裝置的製造技術的有效技術。
在形成了包含作為電場效應電晶體的MISFET（Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體）在內的主電路的半導體裝置中，有時會形成有別於實現半導體裝置的主要功能的主電路而附加於主電路的附加電路（add-on circuit）。例如，作為附加電路的一例，可列舉出記憶調整資訊的記憶體等。
作為該等記憶調整資訊的記憶體，係使用適合與主電路所包含的電場效應電晶體混合搭載的浮遊閘極構造的非揮發性記憶體（NV記憶體）。另外，關於可縮小記憶體單元尺寸的非揮發性記憶體，吾人對使用具有MONOS（Metal Oxide Nitride Oxide Semiconductor，金屬氧化物氮化物氧化物半導體）構造的非揮發性記憶體，進行檢討。
日本特開2007－281091號公報（專利文獻1），揭示了一種在半導體基板的主面上具備複數個非揮發性記憶體的半導體裝置，其在半導體基板的主面上沉積例如由多晶矽所構成的導體膜，之後蝕刻導體膜以形成閘極電極以及電阻體。
日本特開平11－297848號公報（專利文獻2），揭示了一種在半導體裝置的製造方法中，將複數種類的電晶體的閘極絶緣膜，以半導體基板表面的一次成膜步驟一併形成，並在該閘極絶緣膜上，以因應電晶體的種類而改變晶粒大小的方式，形成多結晶閘極電極層的技術。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2007－281091號公報 [專利文獻2] 日本特開平11－297848號公報
[發明所欲解決的問題] 當欲將該等作為附加電路的非揮發性記憶體形成於記憶體形成區域時，會先在主電路形成區域形成功率電晶體等的井以及閘極電極，然後在記憶體形成區域形成MONOS構造的非揮發性記憶體的閘極電極。藉此，便可避免在主電路形成區域形成井或者閘極電極之際，對非揮發性記憶體施加過量的熱負荷。
另一方面，當在主電路形成區域形成功率電晶體等的井以及閘極電極時，有時會形成電阻元件的電阻體用的多晶矽膜。在該等情況下，之後在記憶體形成區域形成具有MONOS構造的非揮發性記憶體時所實施的熱處理，會促進電阻元件的電阻體所包含的多晶矽膜的結晶粒的成長。然後，當結晶粒的成長受到促進時，便無法在由並聯連接的複數個電阻元件所構成的各組中，防止或抑制複數個電阻元件間的電阻差參差不齊的情況（亦即所謂電阻的失配特性的劣化），半導體裝置的性能便會降低。
其他的問題與新穎性特徴，根據本說明書的記述內容以及所附圖式，應可明瞭。 [解決問題的手段]
根據本發明一實施態樣之半導體裝置的製造方法，在電阻元件形成區域，在半導體基板上，形成由矽所構成的膜層，並對該膜層注入由從第14族元素以及第18族元素所構成的群組選出的至少一種元素所形成的雜質離子，而形成由注入了該雜質離子的部分的膜層所構成的膜部。接著，在記憶體形成區域，在半導體基板上，形成內部具有電荷累積部的MONOS型電晶體的閘極絶緣膜用的絶緣膜，並在該絶緣膜上，形成MONOS型電晶體的閘極電極用的導電膜。 [發明的功效]
若根據本發明一實施態樣，便可令半導體裝置的性能提高。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。
另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數値、數量、範圍等）時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數值，在特定的數值以上或以下均可。
再者，在以下的實施態樣中，其構成要件（亦包含要件步驟等），除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非一定為必要構件，自不待言。
同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數值以及範圍也是同樣。
另外，在用來說明實施態樣的全部圖式中，對相同的構件原則上會附上相同的符號，其重複説明省略。另外，為了令圖式更容易檢視，即使是俯視圖，有時也會附上影線。
（實施態樣） 本實施態樣的技術思想，係關於一種半導體裝置的技術思想，該半導體裝置於同一半導體晶片包含實現半導體晶片的主要功能的主電路以及附設於主電路的附加電路（add-on circuit），且由MONOS型的可改寫非揮發性記憶體構成附加電路。
例如，若舉SOC（System On Chip，系統單晶片）為例，關於主電路，可列舉出以下的態樣。亦即，關於主電路，可列舉出DRAM（Dynamic Random Access Memory，動態隨機存取記憶體）或SRAM（Static Random Access Memory，靜態隨機存取記憶體）等的記憶體電路、CPU（Central Processing Unit，中央處理單元）或MPU（Micro Processing Unit，微處理單元）等的邏輯電路，或是該等記憶體電路以及邏輯電路的混合電路等。
另一方面，關於附加電路，可列舉出記憶關於主電路的較小容量的資訊的記憶電路，或使用於電路救援的電子保險絲等。例如，關於較小容量的資訊，可列舉出在進行半導體晶片內部調整時所使用的元件配置位址資訊、在進行記憶體電路救援時所使用的記憶體單元配置位址資訊、半導體裝置的製造編號等。
＜半導體晶片的布局構造例＞ 在以下所示的本實施態樣中，係列舉出形成了實現主要功能的系統的半導體晶片為例進行説明。本實施態樣的半導體晶片，包含用相對較低之電壓驅動的低耐壓MISFET、為了可高電壓驅動之目的的用相對較高之電壓驅動的高耐壓MISFET，亦即高壓電力用途的功率電晶體、電阻元件，以及可改寫的非揮發性記憶體單元。
在MISFET中，所謂耐壓，係指在構成MISFET的源極區域與半導體基板（井）或汲極區域與半導體基板（井）的邊界所產生的pn接合耐壓或閘極絶緣膜的絶緣耐壓。此時，在本實施態樣中，耐壓相對較高的高耐壓MISFET（亦即功率電晶體）以及耐壓相對較低的低耐壓MISFET形成於半導體基板。
圖1，係表示實施態樣的半導體晶片的布局構造例的圖式。在圖1中，半導體晶片CHP，具有：類比電路4、非揮發性記憶體5、I／O（Input/Output）電路6、邏輯電路7，以及驅動電路8。
類比電路4，係處理隨著時間連續變化之電壓或電流的信號（亦即類比信號）的電路，例如由增幅電路、轉換電路、調變電路、振動電路或電源電路等所構成。該等類比電路4，係使用功率電晶體，其在形成於半導體晶片CHP的元件之中，耐壓相對較高。
在本實施態樣中，針對形成横向擴散MOSFET（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor，LDMOSFET，橫向擴散金屬氧化物半導體場效電晶體）作為高耐壓MISFET（亦即功率電晶體）的例子進行説明。因此，如後述用圖3所説明的，在本實施態樣中，半導體晶片CHP，係形成了作為功率電晶體的BiC－DMOS（Bipolar Complementary Double-diffused Metal Oxide Semiconductor，雙極互補雙擴散金屬氧化物半導體）的半導體晶片CHP。
非揮發性記憶體5，係可電性改寫（包含寫入動作以及消去動作在內）的非揮發性記憶體的一種，亦稱為可電性消去的可程式化讀取專用記憶體。在本實施態樣中，該非揮發性記憶體5，由MONOS型電晶體所構成。MONOS型電晶體的寫入動作以及消去動作，例如利用富爾諾罕（FN）型隧道現象。另外，亦可用熱電子或熱電洞進行寫入動作或消去動作。
由於在非揮發性記憶體5的寫入動作等時點，會對MONOS型電晶體施加高電位差（12V左右），故作為MONOS型電晶體，必須使用耐壓相對較高的電晶體。
I／O電路6，係輸入輸出電路，其係用來將資料從半導體晶片CHP內輸出到半導體晶片CHP外部所連接的裝置，或是將資料從半導體晶片CHP外部所連接的裝置輸入到半導體晶片CHP內的電路。該I／O電路6，係由耐壓相對較高的MISFET所構成。
邏輯電路7，例如，係由n通道型的低耐壓MISFET與p通道型的低耐壓MISFET所構成。
驅動電路8，例如，係由n通道型的功率電晶體與p通道型的功率電晶體所構成。
在此，主電路係由類比電路4、邏輯電路7以及驅動電路8所構成，附加電路係由非揮發性記憶體5所構成。亦即，於本實施態樣的半導體晶片CHP，形成了實現主要功能的主電路，以及附設於主電路的附加電路。然後，在本實施態樣中，於該附加電路使用MONOS型電晶體。
在本實施態樣中，附加電路係由使用於晶圓完成後的電壓調整等的電子保險絲所構成，該電子保險絲係由可改寫的非揮發性記憶體（亦即MONOS型電晶體）構成，藉以實現可在晶圓狀態或封裝體狀態下多次進行調整的MTP（Multi Time Program，多次程式化）型的電子保險絲。
另外，例如，作為記憶調整資訊的記憶體，會使用適合與主電路所包含的電場效應電晶體混合搭載的浮遊閘極構造的非揮發性記憶體（NV記憶體），惟記憶體單元的尺寸會變大。關於此點，藉由取代浮遊閘極構造的非揮發性記憶體（NV記憶體），而改用MONOS型電晶體，便可獲得將記憶體單元的尺寸縮小的優點。再者，由於在MONOS型電晶體中，資料的改寫係使用FN穿隧電流，故可用較低的電流改寫資料，進而達到低消耗電力化之目的。
本實施態樣的半導體裝置，係在包含主電路與附加電路在內的半導體裝置中，在實現使用MONOS型電晶體作為附加電路的半導體裝置時，於半導體裝置的製造技術具有特徴者。亦即，在本實施態樣的半導體裝置中，於與主電路的構成要件（亦即低耐壓MISFET與功率電晶體）一起混合搭載附加電路的構成要件（亦即MONOS型電晶體）的製造技術具有特徴。
＜非揮發性記憶體的電路區塊構造＞ 接著，圖2，係表示非揮發性記憶體的電路區塊構造的一例的圖式。在圖2中，非揮發性記憶體5，具有：記憶體陣列10、直接周邊電路部11，以及間接周邊電路部12。
記憶體陣列10，係非揮發性記憶體5的記憶部，複數個記憶體單元配置成縱横2維狀（陣列狀）。記憶體單元，係用來記憶1位元的單位資訊的電路，由記憶部（亦即MONOS型電晶體）所構成。
直接周邊電路部11，係用來驅動記憶體陣列10的電路，亦即驅動電路，例如具有：從電源電壓產生數倍電壓的升壓電路、升壓用時脈發生電路、電壓箝制電路、選擇行或列的行解碼器或列位址解碼器、行栓鎖電路，以及WELL控制電路等。構成該等直接周邊電路部11的MISFET，係由在形成於半導體晶片CHP的元件之中，以相對較高之耐壓為必要的MISFET所形成。
另外，間接周邊電路部12，係記憶體陣列的改寫控制電路，具有：設定電路、通常用改寫時脈生成部、高速用改寫時脈生成部，以及改寫時序控制部等。構成該等間接周邊電路部12的MISFET，係由在形成於半導體晶片CHP的元件之中，以相對較低的電壓驅動，且可高速動作的低耐壓MISFET所形成。
＜半導體裝置的構造＞ 接著，參照圖式説明作為實施態樣的半導體裝置的半導體晶片CHP的構造。圖3，係實施態樣的半導體裝置的主要部位剖面圖。
如圖3所示的，作為實施態樣的半導體裝置的半導體晶片CHP，具有：記憶體形成區域MR、主電路形成區域AR，以及被記憶體形成區域MR與主電路形成區域AR所夾的邊界區域BR。另外，主電路形成區域AR，包含：低耐壓MISFET形成區域LR、功率電晶體形成區域PWR，以及電阻元件形成區域RR。
於記憶體形成區域MR，形成了圖1所示的非揮發性記憶體5的記憶體單元，該記憶體單元，係由MONOS型電晶體MC所形成。
於低耐壓MISFET形成區域LR，形成了為了可高速動作而需要較大的電流驅動力的低耐壓MISFETQ1。作為該等低耐壓MISFETQ1的形成區域，例如，邏輯電路7的形成區域等。低耐壓MISFETQ1，例如，以1.5V左右的電源電壓動作。另外，以下，係例示出於低耐壓MISFET形成區域LR形成n通道型的低耐壓MISFETQ1的態樣進行説明，惟亦可於低耐壓MISFET形成區域LR形成p通道型的低耐壓MISFET。
於功率電晶體形成區域PWR，形成了功率電晶體Q2。作為該等功率電晶體Q2的形成區域，例如，驅動電路8的形成區域。另外，以下，係例示出於功率電晶體形成區域PWR形成n通道型的功率電晶體Q2的態樣進行説明，惟亦可於功率電晶體形成區域PWR形成p通道型的功率電晶體。另外，在圖3所示之例中，如前所述的，係形成了LDMOSFET作為功率電晶體Q2。
於電阻元件形成區域RR，形成了電阻元件R1。作為該等電阻元件R1的形成區域，例如，邏輯電路7或驅動電路8的形成區域。
如圖3所示的，半導體晶片CHP，具有半導體基板SB。半導體基板SB，在作為主面的頂面PS的一部分的區域，具有記憶體形成區域MR、低耐壓MISFET形成區域LR、功率電晶體形成區域PWR，以及電阻元件形成區域RR。
在記憶體形成區域MR、低耐壓MISFET形成區域LR、功率電晶體形成區域PWR以及電阻元件形成區域RR中，於半導體基板SB的作為主面的頂面PS側，形成了作為n型半導體區域的n型埋入區域NBR。另外，在n型埋入區域NBR上，形成了p型的半導體區域（亦即p－ 型磊晶層EP）。
在此，所謂「p型」，係指主要電荷載體為正電洞的導電型。另外，所謂「n型」，係指主要電荷載體為電子，而與p型相反的導電型。
另外，作為半導體基板SB，亦可使用SOI（Silicon On Insulator，矽絕緣體）基板。亦即，亦可在半導體基板SB上，取代n型埋入區域NBR，形成埋入絶緣層，並在該埋入絶緣層上，取代p－ 型磊晶層EP，形成矽層。
於半導體基板SB的作為主面的頂面PS，形成了將元件分離的元件分離區域STI。另外，被元件分離區域STI所分離的活性區域，分別成為記憶體形成區域MR、低耐壓MISFET形成區域LR，以及功率電晶體形成區域PWR。於區劃出功率電晶體形成區域PWR的元件分離區域STI，形成了貫通p－ 型磊晶層EP，並到達n型埋入區域NBR的深溝分離區域DTI。
另一方面，在電阻元件形成區域RR，遍及電阻元件形成區域RR全部，於半導體基板SB的作為主面的頂面PS形成了元件分離區域STI。
在記憶體形成區域MR，於半導體基板SB的頂面PS側，形成了p型井PWM。另外，於p型井PWM的上層部，亦即形成通道區域的部分，形成了p型半導體區域VMG。
另一方面，在低耐壓MISFET形成區域LR，於半導體基板SB的頂面PS側，形成了p型井PWL，在功率電晶體形成區域PWR，於半導體基板SB的頂面PS側，n型井NWL與p型井PW以互相隔著間隔的方式形成。另外，以被n型井NWL內包的方式形成了n型井NW。
另外，在本實施態樣中，係例示出於低耐壓MISFET形成區域LR形成n通道型的MISFET的例子進行説明，惟亦可於低耐壓MISFET形成區域LR形成p通道型的MISFET。另外，在實施態樣中，係例示出於功率電晶體形成區域PWR形成n通道型的功率電晶體的例子進行説明，惟亦可於功率電晶體形成區域PWR形成p通道型的功率電晶體。
接著，針對形成於記憶體形成區域MR的MONOS型電晶體MC進行説明。MONOS型電晶體MC，具有：p型井PWM、閘極絶緣膜GIM、閘極電極CG、側壁間隔件SW、n－ 型半導體區域LDM，以及n＋ 型半導體區域NDM。亦即，非揮發性記憶體，由閘極電極CG以及閘極絶緣膜GIM所形成。另外，閘極絶緣膜GIM，包含：例如由氧化矽所構成的絶緣膜IF1、例如由氮化矽所構成的作為絶緣膜的電荷累積膜EC，以及例如由氧化矽所構成的絶緣膜IF2，亦稱為ONO（Oxide-Nitride-Oxide，氧化物-氮化物-氧化物）膜。
在形成於半導體基板SB的頂面PS側的p型井PWM上，形成了絶緣膜IF1，在絶緣膜IF1上，形成了電荷累積膜EC。然後，在電荷累積膜EC上，形成了絶緣膜IF2，在絶緣膜IF2上，形成了由導電膜所構成的閘極電極CG。閘極電極CG，例如由多晶矽（亦即聚矽）所構成。
另外，在本案說明書中，所謂導電膜，係指例如電阻率在10－ 3 Ωm左右以下的意思。
為了在閘極電極CG的兩側面形成LDD（Lightly Doped Drain，輕摻雜汲極）構造，而形成了例如由絶緣膜所構成的作為側壁部的側壁間隔件SW。在位於側壁間隔件SW之下的部分的p型井PWM的上層部，形成了n－ 型半導體區域LDM，在俯視下，在位於n－ 型半導體區域LDM的外側的部分的p型井PWM的上層部，形成了n＋ 型半導體區域NDM。n＋ 型半導體區域NDM，與n－ 型半導體區域LDM接觸，n＋ 型半導體區域NDM的雜質濃度，比n－ 型半導體區域LDM的雜質濃度更高。另外，在位於絶緣膜IF1的正下方的部分的p型井PWM（亦即p型半導體區域VMG的上層部），形成了通道區域。另外，圖式雖省略，惟於閘極電極CG的頂面以及n＋ 型半導體區域NDM的頂面，為了達到低電阻化之目的，亦可形成矽化物膜。
絶緣膜IF1，例如係由氧化矽膜所構成。當從半導體基板SB經由絶緣膜IF1對電荷累積膜EC注入電子，或是將電荷累積膜EC所累積的電子釋放到半導體基板SB，以實行資料的記憶或消去時，絶緣膜IF1，發揮作為隧道絶緣膜的功能。
電荷累積膜EC，係作為累積用來記憶資料的電荷的電荷累積部而設置的絶緣膜，例如由氮化矽所構成。因此，閘極絶緣膜GIM，於內部具有作為電荷累積部的電荷累積膜EC。
以往，大多使用多晶矽膜作為電荷累積膜EC，惟當使用多晶矽膜作為電荷累積膜EC時，若包圍電荷累積膜EC的氧化膜的某個部分有缺陷，由於電荷累積膜EC為導體，故可能會因為異常洩漏而導致電荷累積膜EC所累積的電荷全部流失。
因此，如上所述的係使用由氮化矽膜所構成的絶緣膜作為電荷累積膜EC。此時，用來記憶資料的電荷，便累積於電荷累積膜EC中所存在的離散性的捕集位準（捕獲位準）。因此，即使包圍電荷累積膜EC的氧化膜中的一部分發生缺陷，電荷仍會累積於電荷累積膜EC的離散性的捕集位準處，故不會發生全部的電荷從電荷累積膜EC流失的情況。因此，可達到提高資料保持可靠度之目的。
基於該等理由，作為電荷累積膜EC，不限於由氮化矽所構成的絶緣膜，藉由使用含有離散性的捕集位準的膜層，便可達到提高資料保持可靠度之目的。
絶緣膜IF2，例如係由氧化矽膜所構成。當從閘極電極CG經由絶緣膜IF2對電荷累積膜EC注入電子，或是將電荷累積膜EC所累積的電子釋放到閘極電極CG，以實行資料的記憶或消去時，絶緣膜IF2，發揮作為隧道絶緣膜的功能。
側壁間隔件SW，係為了令MONOS型電晶體MC的半導體區域（亦即源極區域以及汲極區域）構成LDD構造而形成的構件。亦即，MONOS型電晶體MC的源極區域以及汲極區域，各自係由n－ 型半導體區域LDM以及n＋ 型半導體區域NDM所形成。此時，藉由將閘極電極CG之下的部分的源極區域以及閘極電極CG之下的部分的汲極區域設為n－ 型半導體區域LDM，便可抑制閘極電極CG的端部之下的電場集中現象。
接著，針對形成於低耐壓MISFET形成區域LR的低耐壓MISFETQ1進行説明。低耐壓MISFETQ1，具有：p型井PWL、閘極絶緣膜GI1、閘極電極GE1、側壁間隔件SW、n－ 型半導體區域LDL，以及n＋ 型半導體區域NDL。
在形成於半導體基板SB的作為主面的頂面PS側的p型井PWL上，形成了閘極絶緣膜GI1，在閘極絶緣膜GI1上，形成了閘極電極GE1。閘極絶緣膜GI1，例如係由氧化矽所構成。閘極電極GE1，例如係由多晶矽（亦即聚矽）所構成。
於閘極電極GE1的兩側面，形成了例如由絶緣膜所構成的作為側壁部的側壁間隔件SW。在位於側壁間隔件SW之下的部分的p型井PWL的上層部，形成了n－ 型半導體區域LDL，在俯視下，在位於n－ 型半導體區域LDL的外側的部分的p型井PWL的上層部，形成了n＋ 型半導體區域NDL。n＋ 型半導體區域NDL，與n－ 型半導體區域LDL接觸，n＋ 型半導體區域NDL的雜質濃度，比n－ 型半導體區域LDL的雜質濃度更高。另外，在位於閘極絶緣膜GI1的正下方的部分的p型井PWL的上層部，形成了通道區域。另外，圖式雖省略，惟於閘極電極GE1的頂面以及n＋ 型半導體區域NDL的頂面，為了達到低電阻化之目的，亦可形成矽化物膜。
接著，針對形成於功率電晶體形成區域PWR的功率電晶體Q2進行説明。功率電晶體Q2，具有：n型井NWL、p型井PW、n型井NW、閘極絶緣膜GI2、閘極電極GE2、側壁間隔件SW、n＋ 型半導體區域NDF，以及p＋ 型半導體區域PDF。
如前所述的，在本實施態樣中，作為高耐壓的功率電晶體的一例，係形成了LDMOSFET。因此，在本實施態樣中，半導體晶片CHP，係形成了BiC－DMOS作為高耐壓的功率電晶體的半導體晶片CHP。
n型井NWL與p型井PW，於半導體基板SB（亦即p－ 型磊晶層EP）的頂面PS側，以互相隔著間隔的方式形成，並以被n型井NWL內包的方式形成了n型井NW。
以被n型井NW內包的方式，形成了n＋ 型半導體區域NDF（源極區域）。另一方面，以被p型井PW（本體區域）內包的方式，形成了n＋ 型半導體區域NDF（源極區域）與p＋ 型半導體區域PDF（本體接觸區域）；n＋ 型半導體區域NDF與p＋ 型半導體區域PDF，以互相鄰接的方式形成。
n型井NWL，在俯視下，形成在與p型井PW分離的位置。因此，在被p型井PW所內包的n＋ 型半導體區域NDF與n型井NWL之間，沿著半導體基板SB的頂面PS，夾著p型井PW與p－ 型磊晶層EP。
然後，於半導體基板SB的頂面PS，形成閘極絶緣膜GI2，並在該閘極絶緣膜GI2上形成閘極電極GE2。閘極絶緣膜GI2，例如，係由氧化矽所構成，閘極電極GE2，例如，係由多晶矽（亦即聚矽）膜所構成。閘極電極GE2的汲極側的部分，形成於n型井NWL的表面，並以跨到閘極絶緣膜GI2所包含之偏置絶緣膜OIF上的方式形成。於閘極電極GE2的兩側面，形成了例如由絶緣膜所構成的作為側壁部的側壁間隔件SW。
於邊界區域BR，形成了製造步驟的痕跡（亦即殘渣圖案LFT）。具體而言，本實施態樣的殘渣圖案LFT，包含：殘渣部LFT1、殘渣部LFT2，以及殘渣部LFT3。殘渣部LFT1，係與閘極電極GE1以及GE2形成於同一層的導電膜CF11的殘渣。殘渣部LFT2，係由絶緣膜IF1、電荷累積膜EC以及絶緣膜IF2所構成的絶緣膜IFG的殘渣。殘渣部LFT3，係與閘極電極CG形成於同一層的導電膜CF2的殘渣。此時，殘渣部LFT3，係隔著殘渣部LFT2，於殘渣部LFT1的側面形成側壁形狀的側壁部。另外，於殘渣圖案LFT的側面，亦形成了側壁間隔件SW。
接著，針對形成於電阻元件形成區域RR的電阻元件R1進行説明。電阻元件R1具有電阻體RB以及側壁間隔件SW。
在形成於半導體基板SB的頂面PS側（亦即p－ 型磊晶層EP的頂面PS側）的元件分離區域STI上，形成了電阻體RB。電阻體RB，例如係由多晶矽（亦即聚矽）所構成。於電阻體RB的兩側面，形成了例如由絶緣膜所構成的作為側壁部的側壁間隔件SW。
在半導體基板SB上，以覆蓋MONOS型電晶體MC、低耐壓MISFETQ1、功率電晶體Q2以及電阻元件R1的方式，形成了層間絶緣膜IL1。層間絶緣膜IL1，例如係由以下膜層所構成：由氧化矽所構成的絶緣膜，或者，由氮化矽所構成的絶緣膜與由氧化矽所構成的絶緣膜的堆疊膜等。層間絶緣膜IL1的頂面經過平坦化處理。
另外，圖式雖省略，惟亦可在半導體基板SB上，以覆蓋MONOS型電晶體MC、低耐壓MISFETQ1、功率電晶體Q2以及電阻元件R1的方式，形成例如由氮化矽等所構成的絶緣膜，並在該絶緣膜上，形成層間絶緣膜IL1。
於層間絶緣膜IL1形成了接觸孔CNT，在該接觸孔CNT內，埋入了由導體膜所構成的栓塞PG。栓塞PG，係由形成於接觸孔CNT的底部以及側壁上（亦即側面上）的薄障蔽導體膜以及在該障蔽導體膜上以填埋接觸孔CNT的方式形成的主導體膜所形成。在圖3中，為了簡化圖式，將構成栓塞PG的障蔽導體膜以及主導體膜顯示為一體。另外，構成栓塞PG的障蔽導體膜，例如，可為鈦（Ti）膜、氮化鈦（TiN）膜，或該等膜層的堆疊膜，構成栓塞PG的主導體膜，例如可為鎢（W）膜。
栓塞PG，分別形成在n＋ 型半導體區域NDM、NDL以及NDF還有p＋ 型半導體區域PDF之上，圖式雖省略，惟亦分別形成在閘極電極CG、GE1以及GE2還有電阻體RB之上。然後，栓塞PG，分別與n＋ 型半導體區域NDM、NDL以及NDF還有p＋ 型半導體區域PDF電連接，圖式雖省略，惟亦分別與閘極電極CG、GE1以及GE2還有電阻體RB電連接。
在埋入了栓塞PG的層間絶緣膜IL1上，形成層間絶緣膜IL2，在形成於層間絶緣膜IL2的配線溝內，形成例如以銅（Cu）為主導電材料的埋入配線（亦即金屬鑲嵌配線），作為第1層的配線ML1。另外，在第1層的配線ML1上，亦形成金屬鑲嵌配線作為上層的配線，惟在此其圖式以及説明省略。另外，第1層的配線ML1以及其上層的配線，不限於金屬鑲嵌配線，亦可採用令配線用的導電膜形成圖案的方式形成，例如亦可為鎢（W）配線或鋁（Al）配線等。
本實施態樣，如後述用圖7～圖22所説明的，在記憶體形成區域MR，在形成MONOS型電晶體MC的閘極絶緣膜用的絶緣膜IFG之前，會在電阻元件形成區域RR，對例如由多晶矽所構成的膜層CF1，利用離子注入法，注入用來抑制結晶粒成長的雜質。
藉此，即使在之後形成絶緣膜IFG時，對半導體基板SB以例如1150℃左右的高溫實施2小時左右的熱處理，仍可防止或抑制結晶粒在膜層CF1成長。因此，在由並聯連接的N個（N為複數）電阻元件R1所構成的各組中，可防止或抑制N個電阻元件R1之間的電阻差參差不齊的情況，進而可防止或抑制所謂電阻的失配特性的劣化。
＜非揮發性記憶體的動作＞ 本實施態樣的半導體裝置以上述的方式構成，以下，針對該半導體裝置所包含之記憶體單元（非揮發性記憶體單元）的動作進行説明。
圖4，係表示非揮發性記憶體的記憶體陣列構造與動作條件（1單元／1電晶體）的一例的説明圖。在圖4中，單元電晶體CT1～CT8，各自對應由圖3所示之MONOS型電晶體MC所構成的記憶體單元。單元電晶體CT1～CT4的各自的閘極電極，與字元線WL1連接，單元電晶體CT5～CT8的各自的閘極電極，與字元線WL2連接。
單元電晶體CT1以及CT5的各自的源極區域，與源極線SL1連接，單元電晶體CT2以及CT6的各自的源極區域，與源極線SL2連接。另外，單元電晶體CT3以及CT7的各自的源極區域，與源極線SL3連接，單元電晶體CT4以及CT8的各自的源極區域，與源極線SL4連接。
單元電晶體CT1以及CT5的各自的汲極區域，與資料線DL1連接，單元電晶體CT2以及CT6的各自的汲極區域，與資料線DL2連接。另外，單元電晶體CT3以及CT7的各自的汲極區域，與資料線DL3連接，單元電晶體CT4以及CT8的各自的汲極區域，與資料線DL4連接。
單元電晶體CT1、CT2、CT5以及CT6的各自的背閘極，與井WE1連接，單元電晶體CT3、CT4、CT7以及CT8的各自的背閘極，與井WE2連接。另外，井WE1以及WE2，相當於例如圖3所示的p型井PWM。
在圖4中，為了簡化説明，係顯示出記憶體單元排列成2行4列的態樣，惟並非僅限於此，實際上，會有更多的記憶體單元配置成矩陣狀，並構成記憶體陣列。另外，同一井以及同一字元線上的記憶體單元排列，在圖4中，例如為單元電晶體CT1以及CT2的2列構造，惟8位元（1位元組）構造的態樣，會在同一井上形成8列單元電晶體。此時，記憶體單元的消去以及寫入，以1位元組單位進行。
接著，用圖4，說明1單元1電晶體型的記憶體單元的消去、寫入以及讀取動作。
首先，從消去動作進行説明。例如，作為消去資料的記憶體單元（選擇記憶體單元），考慮將單元電晶體CT1以及CT2所累積的資料消去的情況。茲將所選擇之井WE1的電位設為1.5V，將字元線WL1的電位設為－8.5V，將源極線SL1以及SL2的電位設為1.5V，並將資料線DL1以及DL2設為浮動狀態（在圖4中記載為F）。如是，單元電晶體CT1以及CT2的電荷累積膜所累積的電荷穿越到半導體基板側，資料被消去。
此時，針對作為並未實行消去的其他記憶體單元（非選擇記憶體單元）的單元電晶體CT3～CT8，將並未被選擇的井WE2的電位設為－8.5V，將字元線WL2的電位設為1.5V，將源極線SL3以及SL4的電位設為1.5V，並將資料線DL3以及DL4的電位設為浮動狀態。藉此，避免單元電晶體CT3～CT8的電荷累積膜所累積的電荷流失而被消去。
接著，針對寫入動作進行説明。例如，作為寫入資料的記憶體單元（選擇記憶體單元），考慮對單元電晶體CT1寫入資料的情況。茲將所選擇之井WE1的電位設為－10.5V，將字元線WL1的電位設為1.5V，將源極線SL1的電位設為－10.5V，並將資料線DL1設為浮動狀態。如是，電荷注入到單元電晶體CT1的電荷累積膜，資料被寫入。
此時，針對並未實行寫入的其他單元電晶體（非選擇記憶體單元）CT2～CT8，將並未被選擇的井WE2的電位設為－10.5V，將字元線WL2的電位設為－10.5V，將源極線SL2～SL4的電位設為1.5V，並將資料線DL2～DL4的電位設為浮動狀態。藉此，避免電荷注入到單元電晶體CT2～CT8的電荷累積膜。
接著，針對讀取動作進行説明。例如，令單元電晶體CT1被寫入資料“1”且電晶體的閾値電壓升高，並令單元電晶體CT2成為資料“0”且電晶體的閾値電壓降低。在讀取單元電晶體CT1以及CT2的資料時，將所選擇之井WE1的電位設為－2V，將字元線WL1的電位設為0V，將源極線SL1以及SL2的電位設為0V，並將資料線DL1以及DL2的電位設為1.0V。藉此，讀取單元電晶體CT1以及CT2的資料。此時，由於單元電晶體CT1的閾値電壓較高，單元電晶體CT2的閾値電壓較低，故資料線DL1的電位不變，資料線DL2的電位下降。
另外，針對並未實行讀取的其他單元電晶體CT3～CT8，將並未被選擇的井WE2的電位設為－2V，將字元線WL2的電位設為－2V，將源極線SL3以及SL4的電位設為0V，並將資料線DL3以及DL4的電位設為0V，以避免單元電晶體CT3～CT8導通。藉由在讀取時降低非選擇記憶體單元的背閘極電位，令記憶體單元不需要選擇電晶體。
＜半導體裝置的製造方法＞ 接著，針對本實施態樣的半導體裝置的製造方法進行説明。本實施態樣的半導體裝置的製造方法，係稱為「MONOSLAST」的製造方法。該稱為「MONOSLAST」的製造方法，尤其具有可抑制對MONOS型電晶體施加過量的熱負荷的優點。
本實施態樣，以將功率電晶體與MONOS型電晶體混合搭載為前提。此時，功率電晶體，基於其用途，係控制較大的電壓或電流，故作為製造條件，會被施加非常大的熱負荷。因此，當將功率電晶體與MONOS型電晶體混合搭載時，可能會因為形成功率電晶體時的較大的熱負荷，而對MONOS型電晶體的特性造成影響。
因此，本實施態樣，採用稱為「MONOSLAST」的製造方法。稱為MONOSLAST的製造方法，會在主電路形成區域AR形成功率電晶體等的井以及閘極電極用的導電膜，之後，會在記憶體形成區域MR形成MONOS型電晶體的井以及閘極絶緣膜用的絶緣膜。藉此，便可避免對MONOS型電晶體施加過量的熱負荷。以下，針對使用稱為「MONOSLAST」的製造方法的本實施態樣的半導體裝置的製造方法進行説明。
圖5以及圖6，係表示實施態樣的半導體裝置的製造步驟的一部分的流程圖。圖7～圖22，係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。於圖7～圖22，顯示出記憶體形成區域MR以及主電路形成區域AR的主要部位剖面圖。
在本實施態樣中，係針對於記憶體形成區域MR形成n通道型的MONOS型電晶體MC（參照後述的圖20）的態樣進行説明，惟亦可將導電型反轉，而形成p通道型的MONOS型電晶體MC。
同樣地，在本實施態樣中，係針對於主電路形成區域AR的低耐壓MISFET形成區域LR，形成n通道型的低耐壓MISFETQ1（參照後述的圖20）的態樣進行説明。然而，亦可於低耐壓MISFET形成區域LR，將導電型反轉，而形成p通道型的低耐壓MISFETQ1，另外，亦可由互相串聯連接的n通道型以及p通道型的2個低耐壓MISFETQ1所構成的CMISFET（Complementary MISFET，互補式金屬絕緣體半導體場效電晶體）。
再者，同樣地，在本實施態樣中，係針對於主電路形成區域AR的功率電晶體形成區域PWR，形成n通道型的功率電晶體Q2（參照後述的圖21）的態樣進行説明。然而，亦可於功率電晶體形成區域PWR，將導電型反轉，而形成p通道型的功率電晶體Q2，另外，亦可形成互相串聯連接的n通道型以及p通道型的功率電晶體Q2。
首先，如圖7所示的，準備半導體基板SB（圖5的步驟S1）。在該步驟S1中，準備好由導入了例如硼（B）等的p型雜質且具有例如0.01～0.1Ωm左右的比電阻的單晶矽所構成的半導體基板SB。此時，半導體基板SB，形成大略圓盤形狀的半導體晶圓的態樣。
半導體基板SB，在其作為主面的頂面PS的一部分的區域，具有：記憶體形成區域MR、低耐壓MISFET形成區域LR、功率電晶體形成區域PWR，以及電阻元件形成區域RR。由低耐壓MISFET形成區域LR、功率電晶體形成區域PWR，以及電阻元件形成區域RR，形成主電路形成區域AR。
在記憶體形成區域MR、低耐壓MISFET形成區域LR、功率電晶體形成區域PWR以及電阻元件形成區域RR，於半導體基板SB的作為主面的頂面PS側，形成了n型埋入區域NBR，並在n型埋入區域NBR上，形成了p－ 型磊晶層EP。另外，亦可在半導體基板SB上，取代n型埋入區域NBR，形成埋入絶緣層，並在該埋入絶緣層上，取代p－ 型磊晶層EP，形成矽層。
接著，如圖8所示的，形成元件分離區域STI（圖5的步驟S2）。在該步驟S2中，例如，用STI（Shallow Trench Isolation，淺溝槽隔離）法形成元件分離區域STI。
該STI法，首先，對半導體基板SB使用微影技術以及蝕刻技術以形成元件分離溝。然後，以填埋元件分離溝的方式在半導體基板SB上，形成例如由氧化矽膜所構成的絶緣膜，之後，利用化學機械研磨（Chemical Mechanical Polishing，CMP）法，將形成在半導體基板SB上的不要的絶緣膜除去。藉此，便可形成在元件分離溝內埋入絶緣膜的元件分離區域STI。另外，亦可取代STI法，用LOCOS（Local Oxidation of Silicon，矽局部氧化）法形成元件分離區域STI。
像這樣，形成元件分離區域STI，並利用元件分離區域STI，區劃出記憶體形成區域MR與主電路形成區域AR；主電路形成區域AR，被區劃成低耐壓MISFET形成區域LR與功率電晶體形成區域PWR。另一方面，在電阻元件形成區域RR，遍及電阻元件形成區域RR全部，於半導體基板SB的作為主面的頂面PS，形成了作為元件分離區域STI的絶緣膜。
接著，如圖8所示的，形成p型井PWL（圖5的步驟S3）。
在該步驟S3中，利用微影技術以及離子注入法，將例如硼（B）等的p型雜質，導入半導體基板SB。此時，會在低耐壓MISFET形成區域LR以及功率電晶體形成區域PWR，對半導體基板SB，注入p型雜質離子。藉此，在低耐壓MISFET形成區域LR，於p－ 型磊晶層EP內形成p型井PWL，並在功率電晶體形成區域PWR，於p－ 型磊晶層EP內形成p型井PW。換言之，在步驟S3中，準備好在低耐壓MISFET形成區域LR以及功率電晶體形成區域PWR具有形成於半導體基板SB的頂面PS側的p型半導體區域的半導體基板SB。
另外，在該步驟S3中，利用微影技術以及離子注入法，將例如磷（P）或砷（As）等的n型雜質，導入半導體基板SB。此時，會在功率電晶體形成區域PWR，對半導體基板SB，注入n型雜質離子。藉此，在功率電晶體形成區域PWR，於p－ 型磊晶層EP內形成n型井NWL，並在n型井NWL的上層部形成n型井NW。
另外，圖式雖省略，惟當欲在低耐壓MISFET形成區域LR形成p通道型的低耐壓MISFET時，在對半導體基板SB注入n型雜質離子之際，會在低耐壓MISFET形成區域LR形成p通道型的低耐壓MISFET用的n型井。另外，當欲在功率電晶體形成區域PWR形成p通道型的功率電晶體時，在對半導體基板SB注入p型雜質離子之際，會在功率電晶體形成區域PWR形成p通道型的功率電晶體用的p型井。另外，在對半導體基板SB注入n型雜質離子之際，會在功率電晶體形成區域PWR形成p通道型的功率電晶體用的n型井。
另外，在功率電晶體形成區域PWR，於n型井NW、n型井NWL的表面，利用例如LOCOS法形成偏置絶緣膜OIF。
接著，如圖9所示的，形成絶緣膜IFL（圖5的步驟S4）。在該步驟S4中，在記憶體形成區域MR、低耐壓MISFET形成區域LR以及功率電晶體形成區域PWR，於半導體基板SB的頂面PS，形成低耐壓MISFETQ1（參照後述的圖20）的閘極絶緣膜用的絶緣膜IFL。在記憶體形成區域MR，絶緣膜IFL，形成在p－ 型磊晶層EP上，在低耐壓MISFET形成區域LR，絶緣膜IFL，形成在p型井PWL上。另外，在功率電晶體形成區域PWR，絶緣膜IFL，形成在n型井NW上、n型井NWL上、p－ 型磊晶層EP上，以及p型井PW上。另外，在功率電晶體形成區域PWR，絶緣膜IFL，與偏置絶緣膜OIF形成一體。
作為絶緣膜IFL，例如，可使用由氧化矽、氮化矽或氮氧化矽所構成的絶緣膜，或是High－k膜（亦即高介電常數膜）。另外，可用熱氧化法、ISSG（In Situ Steam Generation，臨場蒸氣產生）氧化法、濺鍍法、ALD（Atomic Layer Deposition，原子層沉積）法或CVD（Chemical Vapor Deposition，化學氣相沉積）法等形成絶緣膜IFL。
接著，如圖9所示的，形成膜層CF1（圖5的步驟S5）。在該步驟S5中，在記憶體形成區域MR、低耐壓MISFET形成區域LR以及功率電晶體形成區域PWR，在絶緣膜IFL上，形成閘極電極用的由矽所構成的膜層CF1。另外，在電阻元件形成區域RR，在作為元件分離區域STI的絶緣膜上，形成膜層CF1。另外，亦可在記憶體形成區域MR，在半導體基板SB上，形成有別於絶緣膜IFL的絶緣膜。
較佳的態樣為，膜層CF1，係由多晶矽（亦即聚矽）所構成。可用CVD法等形成該等膜層CF1。可將膜層CF1的厚度設置成足以覆蓋絶緣膜IFL的厚度。另外，亦可在膜層CF1成膜時將膜層CF1形成為非晶矽膜，並在之後的熱處理令非晶矽膜變成多晶矽膜。
接著，如圖10以及圖11所示的，對膜層CF1注入雜質離子IM1、IM2以及IM3（圖5的步驟S6）。
在該步驟S6中，首先，如圖10所示的，在膜層CF1上塗布光阻膜PR1，並使用微影技術令所塗布的光阻膜PR1形成圖案。光阻膜PR1，以在記憶體形成區域MR以及電阻元件形成區域RR，膜層CF1被光阻膜PR1所覆蓋，且在低耐壓MISFET形成區域LR以及功率電晶體形成區域PWR，形成在絶緣膜IFL上的部分的膜層CF1從光阻膜PR1露出的方式，形成圖案。
接著，以形成了圖案的光阻膜PR1作為遮罩，利用離子注入法，對從光阻膜PR1露出的部分的膜層CF1，導入例如磷（P）或砷（As）等的n型雜質IM11。亦即，對形成在絶緣膜IFL上的部分的膜層CF1，注入n型雜質離子IM1。藉此，在低耐壓MISFET形成區域LR以及功率電晶體形成區域PWR，形成由注入了n型雜質離子IM1的部分的膜層CF1所構成的導電膜層CF11。之後，將形成了圖案的光阻膜PR1，利用例如灰化處理除去。
在該步驟S6中，接著，如圖11所示的，在膜層CF1上塗布光阻膜PR2，並使用微影技術令所塗布的光阻膜PR2形成圖案。光阻膜PR2，以在記憶體形成區域MR、低耐壓MISFET形成區域LR以及功率電晶體形成區域PWR，膜層CF1被光阻膜PR2所覆蓋，且在電阻元件形成區域RR，形成在作為元件分離區域STI的絶緣膜上的膜層CF1從光阻膜PR2露出的方式，形成圖案。
接著，以形成了圖案的光阻膜PR2作為遮罩，利用離子注入法，對從光阻膜PR2露出的部分的膜層CF1，導入用來抑制結晶粒成長的雜質IM21。亦即，對形成在作為元件分離區域STI的絶緣膜上的部分的膜層CF1，注入雜質離子IM2。
藉此，之後，在形成絶緣膜IF1、電荷累積膜EC以及絶緣膜IF2（參照後述的圖13）時，即使對半導體基板SB以例如1150℃左右的高溫實施2小時左右的熱處理，仍可防止或抑制結晶粒在膜層CF1成長。因此，之後，在由並聯連接的N個（N為複數）電阻元件所構成的各組中，便可防止或抑制N個電阻元件間的電阻差參差不齊的情況，並可防止或抑制所謂電阻的失配特性的劣化。另外，作為對膜層CF1導入雜質IM21的方法，亦可使用離子注入法以外的方法。
作為雜質IM21，例如，可使用從碳（C）、矽（Si）、鍺（Ge）、氮（N）、氬（Ar）、氦（He）以及氙（Xe）所構成的群組選出的至少一種元素，或者，具有與該元素的化學性質類似的化學性質的元素。亦即，作為用來抑制結晶粒成長的雜質IM21，可使用從第14族元素、氮（N）以及第18族元素所構成的群組選出的至少一種元素。
另外，以形成了圖案的光阻膜PR2作為遮罩，利用離子注入法，對從光阻膜PR2露出的部分的膜層CF1，導入例如硼（B）等的p型雜質IM31。亦即，對從光阻膜PR2露出的部分的膜層CF1，注入p型雜質離子IM3。
藉此，在電阻元件形成區域RR，形成由注入了雜質IM21以及p型雜質IM31的部分的膜層CF1所構成的膜部CF12。膜部CF12中的p型雜質濃度，以電阻體RB（參照後述的圖16）的電阻値成為吾人所期望的電阻値的方式，進行調整。
注入雜質離子IM2的步驟與注入雜質離子IM3的步驟，無論其中哪一方先實行均可，亦可同時實行其中一方與另一方，惟仍宜在注入p型雜質離子IM3的步驟之前，實行注入雜質離子IM2的步驟。藉此，由於可將雜質離子IM2確實地注入到膜層CF1的從頂面TS到底面BS的任何深度位置，故無論在膜層CF1的從頂面TS到底面BS的任何深度位置，均可確實地抑制結晶粒成長。
較佳的態樣為，膜部CF12在厚度方向上的雜質離子IM2（亦即雜質IM21）的濃度分布，在膜部CF12的頂面TS與膜部CF12的底面BS之間具有峰值，峰值，配置在比位於頂面TS與底面BS的中間的中間面MS更靠底面BS側之處。藉此，便可對在膜部CF12的厚度方向上配置在比中間面MS更靠底面BS側的部分的膜部CF12，也充分導入雜質IM21。然後，在膜部CF12的厚度方向上配置在比中間面MS更靠底面BS側的部分的膜部CF12，便亦可確實地抑制多晶矽膜的結晶粒的成長。
這是因為，電阻元件形成區域RR，與電阻元件形成區域RR以外的區域不同，在膜層CF1之下，形成了具有比絶緣膜IFL的膜厚更厚的膜厚的元件分離區域STI，所注入的雜質離子IM2，並無穿越元件分離區域STI之虞。
之後，將形成了圖案的光阻膜PR2，利用例如灰化處理除去。
接著，如圖12所示的，在記憶體形成區域MR，形成p型井PWM（圖5的步驟S7）。
在該步驟S7中，首先，如圖12所示的，對半導體基板SB的頂面PS塗布光阻膜PR3，並使用微影技術令所塗布的光阻膜PR3形成圖案。光阻膜PR3，以在低耐壓MISFET形成區域LR、功率電晶體形成區域PWR以及電阻元件形成區域RR，膜層CF1被光阻膜PR3所覆蓋，且在記憶體形成區域MR，膜層CF1從光阻膜PR3露出的方式，形成圖案。
在該步驟S7中，接著，以形成了圖案的光阻膜PR3作為遮罩，利用蝕刻技術，在記憶體形成區域MR，將從光阻膜PR3露出的部分的膜層CF1以及絶緣膜IFL除去。藉此，在記憶體形成區域MR，p－ 型磊晶層EP從光阻膜PR3露出。另外，在低耐壓MISFET形成區域LR以及功率電晶體形成區域PWR，殘留導電膜層CF11，在電阻元件形成區域RR，殘留膜部CF12。
接著，以形成了圖案的光阻膜PR3作為遮罩，利用離子注入法，對從光阻膜PR3露出的部分的p－ 型磊晶層EP，導入例如硼（B）等的p型雜質IM41。亦即，對從光阻膜PR3露出的部分的p－ 型磊晶層EP，注入p型雜質離子IM4。藉此，在記憶體形成區域MR，在p－ 型磊晶層EP內，形成p型井PWM。亦即，在記憶體形成區域MR，於半導體基板SB的頂面PS側，形成p型井PWM作為p型半導體區域。
再者，對p型井PWM，注入例如砷（As）等的n型雜質離子，或是硼（B）等的p型雜質離子。藉此，在記憶體形成區域MR，在p型井PWM的上層部（亦即形成通道區域的部分），形成p型半導體區域VMG。p型半導體區域VMG，係用來調整MONOS型電晶體的閾値電壓的構件。之後，將形成了圖案的光阻膜PR3，利用例如灰化處理除去。
像這樣，當在注入了雜質離子IM2之後，欲在記憶體形成區域MR將膜層CF1以及絶緣膜IFL除去時，便可將用來注入p型雜質離子IM4的遮罩（亦即光阻膜PR3），形成在平坦的膜層CF1上，進而令形成了圖案的光阻膜PR3的形狀精度提高。
接著，如圖13所示的，形成絶緣膜IFG（圖5的步驟S8）。在該步驟S8中，首先，在記憶體形成區域MR、低耐壓MISFET形成區域LR、功率電晶體形成區域PWR以及電阻元件形成區域RR，於半導體基板SB的頂面PS形成（沉積）絶緣膜IF1，在絶緣膜IF1上形成（沉積）電荷累積膜EC，並在電荷累積膜EC上形成（沉積）絶緣膜IF2。利用絶緣膜IF1、電荷累積膜EC以及絶緣膜IF2形成絶緣膜IFG。亦即，絶緣膜IFG，係包含絶緣膜IF1、電荷累積膜EC以及絶緣膜IF2，而在內部具有作為電荷累積部的電荷累積膜EC的絶緣膜。
絶緣膜IF1，在低耐壓MISFET形成區域LR以及功率電晶體形成區域PWR，形成在導電膜層CF11上（較佳的態樣為形成於導電膜層CF11的表面），在電阻元件形成區域RR，形成在膜部CF12上。絶緣膜IF1，例如係由氧化矽所構成。較佳的態樣為，利用ISSG氧化法形成絶緣膜IF1，藉此，便可形成由緻密且膜質良好的氧化矽所構成的絶緣膜IF1。絶緣膜IF1的厚度，例如為4nm左右。
電荷累積膜EC，例如係由氮化矽所構成。例如，可利用CVD（Chemical Vapor Deposition，化學氣相沉積）法形成電荷累積膜EC。電荷累積膜EC的厚度，例如為10nm左右。
絶緣膜IF2，例如係由氧化矽所構成。較佳的態樣為，利用例如HTO（High Temperature Oxide，高溫氧化）法形成絶緣膜IF2，藉此，便可形成由緻密且膜質良好的氧化矽所構成的絶緣膜IF2。絶緣膜IF2的厚度，例如為5nm左右。
以上述方式，便可於半導體基板SB的頂面PS，形成緻密、絶緣耐性優異且膜質良好的絶緣膜IFG作為堆疊絶緣膜。絶緣膜IFG，亦稱為ONO（Oxide Nitride Oxide，氧化物-氮化物-氧化物）膜。在形成絶緣膜IFG的過程，為了藉由膜質以及界面特性的改善而令記憶體元件的可靠度提高，會以1050～1150℃左右的高溫實施10分鐘～2小時左右的熱處理。例如，亦可在沉積了絶緣膜IFG之後，對半導體基板SB進行熱處理。或者，亦可沉積絶緣膜IFG並一併（亦即與沉積絶緣膜IFG同時）對半導體基板SB進行熱處理。例如，在沉積了絶緣膜IF1之後，且在沉積電荷累積膜EC之前，對半導體基板SB進行熱處理，為更佳的態樣。
另外，絶緣膜IFG，只要至少形成於記憶體形成區域MR即可，並未形成於低耐壓MISFET形成區域LR、功率電晶體形成區域PWR以及電阻元件形成區域RR也無所謂。
接著，如圖13所示的，形成導電膜CF2（圖5的步驟S9）。在該步驟S9中，在記憶體形成區域MR、低耐壓MISFET形成區域LR以及功率電晶體形成區域PWR，在絶緣膜IFG上，形成低耐壓MISFETQ1（參照後述的圖20）以及功率電晶體Q2（參照後述的圖21）的閘極電極用的導電膜CF2。
較佳的態樣為，導電膜CF2，係由多晶矽（亦即聚矽）所構成。可用CVD法等形成該等導電膜CF2。可將導電膜CF2的厚度設置成足以覆蓋絶緣膜IFG的厚度。另外，亦可在導電膜CF2成膜時將導電膜CF2形成為非晶矽膜，並在之後的熱處理令非晶矽膜變成多晶矽膜。
作為導電膜CF2，宜使用導入了例如磷（P）或砷（As）等的n型雜質或是硼（B）等的p型雜質而形成低電阻率者，為較佳的態樣。雜質，可在導電膜CF2成膜時或是成膜後導入。當欲在導電膜CF2成膜之際導入雜質時，藉由令摻雜氣體含有導電膜CF2的成膜用氣體，便可形成導入了雜質的導電膜CF2。
另一方面，當欲在形成了多晶矽膜或者非晶矽膜之後才導入雜質時，藉由刻意地先不導入雜質，而係在形成了矽膜之後，再以離子注入法等將雜質導入該矽膜，如是亦可形成導入了雜質的導電膜CF2。
接著，如圖14所示的，令導電膜CF2形成圖案（圖5的步驟S10）。
在該步驟S10中，首先，在半導體基板SB的頂面PS上塗布光阻膜PR4，並使用微影技術令所塗布的光阻膜PR4形成圖案。光阻膜PR4，以記憶體形成區域MR之中的配置在閘極電極CG形成區域的部分的導電膜CF2被光阻膜PR4所覆蓋，且記憶體形成區域MR之中的配置在閘極電極CG形成區域以外的區域的部分的導電膜CF2從光阻膜PR4露出的方式，形成圖案。另外，光阻膜PR4，以在低耐壓MISFET形成區域LR以及功率電晶體形成區域PWR導電膜CF2從光阻膜PR4露出的方式，形成圖案。
接著，以形成了圖案的光阻膜PR4作為遮罩使用，利用例如乾蝕刻等蝕刻導電膜CF2，令其形成圖案。藉此，在記憶體形成區域MR，形成由導電膜CF2所構成的閘極電極CG。之後，將形成了圖案的光阻膜PR4，利用例如灰化處理除去。
在該步驟S10中，較佳的態樣為，回蝕導電膜CF2。藉此，在邊界區域BR，於導電膜層CF11的側面，隔著絶緣膜IFG殘留導電膜CF2，而形成作為側壁部的殘渣部LFT3，將隔著絶緣膜IFG形成於導電膜層CF11的頂面的部分的導電膜CF2除去，並將隔著絶緣膜IFG形成在膜部CF12上的部分的導電膜CF2除去。
接著，如圖15所示的，將從導電膜CF2露出的部分的絶緣膜IFG除去（圖6的步驟S11）。在該步驟S11中，在記憶體形成區域MR，以由導電膜CF2所構成的閘極電極CG作為遮罩使用，將從導電膜CF2露出的部分的絶緣膜IFG（亦即絶緣膜IF2、電荷累積膜EC以及絶緣膜IF1），利用例如乾蝕刻等蝕刻除去。亦即，在該步驟S11中，在分別形成電阻體RB、閘極電極GE1以及GE2還有閘極絶緣膜GI1以及GI2的步驟的其中任一個步驟之前，將從導電膜CF2露出的部分的絶緣膜IFG除去。
藉此，在記憶體形成區域MR，形成由閘極電極CG與半導體基板SB的p型井PWM之間的部分的絶緣膜IFG所構成的閘極絶緣膜GIM。亦即，閘極電極CG，在記憶體形成區域MR，隔著閘極絶緣膜GIM形成在半導體基板SB的p型井PWM上。
另一方面，在邊界區域BR，形成了由配置在作為側壁部的殘渣部LFT3與導電膜層CF11之間以及殘渣部LFT3與半導體基板SB（亦即元件分離區域STI）之間的部分的絶緣膜IFG所構成的殘渣部LFT2。
接著，如圖16所示的，令導電膜層CF11形成圖案（圖6的步驟S12）。
在該步驟S12中，首先，在半導體基板SB的頂面PS上塗布光阻膜PR5，並使用微影技術令所塗布的光阻膜PR5形成圖案。
光阻膜PR5，以在記憶體形成區域MR 閘極電極CG、閘極絶緣膜GIM以及p型井PWM被光阻膜PR5所覆蓋的方式，形成圖案。另外，光阻膜PR5，以在低耐壓MISFET形成區域LR配置在閘極電極GE1形成區域的部分的導電膜層CF11被光阻膜PR5所覆蓋，且配置在閘極電極GE1形成區域以外的區域的部分的導電膜層CF11從光阻膜PR5露出的方式，形成圖案。
另外，光阻膜PR5，以在功率電晶體形成區域PWR配置在閘極電極GE2形成區域的部分的導電膜層CF11被光阻膜PR5所覆蓋，且配置在閘極電極GE2形成區域以外的區域的部分的導電膜層CF11從光阻膜PR5露出的方式，形成圖案。再者，光阻膜PR5，以在電阻元件形成區域RR配置在電阻體RB形成區域的部分的膜部CF12被光阻膜PR5所覆蓋，且配置在電阻體RB形成區域以外的區域的部分的膜部CF12從光阻膜PR5露出的方式，形成圖案。
接著，以形成了圖案的光阻膜PR5作為遮罩使用，利用例如乾蝕刻等蝕刻導電膜層CF11以及膜部CF12，令其形成圖案。藉此，在低耐壓MISFET形成區域LR，形成由導電膜層CF11所構成的閘極電極GE1，並形成由閘極電極GE1與半導體基板SB之間的部分的絶緣膜IFL所構成的閘極絶緣膜GI1。另外，在功率電晶體形成區域PWR，形成由導電膜層CF11所構成的閘極電極GE2，並形成由閘極電極GE2與半導體基板SB之間的部分的絶緣膜IFL所構成的閘極絶緣膜GI2。另外，在電阻元件形成區域RR，形成由膜部CF12所構成的電阻體RB，並利用電阻體RB形成電阻元件R1。亦即，電阻體RB，係由膜層CF1所構成。
另一方面，在邊界區域BR，形成由導電膜層CF11所構成的作為模擬電極的殘渣部LFT1。其結果，在邊界區域BR，於殘渣部LFT1的側面，隔著殘渣部LFT2，形成了作為側壁部的殘渣部LFT3，而殘存了由殘渣部LFT1、LFT2以及LFT3所構成的殘渣圖案LFT。
之後，形成了圖案的光阻膜PR5，利用灰化處理除去。
接著，如圖17所示的，形成n－ 型半導體區域LDM（圖6的步驟S13）。
在該步驟S13中，首先，在半導體基板SB的頂面PS上塗布光阻膜PR6，並使用微影技術令所塗布的光阻膜PR6形成圖案。光阻膜PR6，以在低耐壓MISFET形成區域LR、功率電晶體形成區域PWR以及電阻元件形成區域RR半導體基板SB的頂面PS被光阻膜PR6所覆蓋的方式，形成圖案。另一方面，光阻膜PR6，以在記憶體形成區域MR半導體基板SB的頂面PS從光阻膜PR6露出的方式，形成圖案。
接著，以形成了圖案的光阻膜PR6作為遮罩使用，利用離子注入法，將例如砷（As）或者磷（P）等的n型雜質，導入半導體基板SB。此時，會在記憶體形成區域MR，以閘極電極CG作為遮罩，對半導體基板SB，注入n型雜質離子。
藉此，在記憶體形成區域MR，在俯視下，在夾著閘極電極CG位於兩側的部分的p型井PWM的上層部，分別形成了n－ 型半導體區域LDM。n－ 型半導體區域LDM，以分別依閘極電極CG的兩側面排列的方式形成。亦即，在俯視下，在與閘極電極CG相鄰的部分的p型井PWM的上層部，形成了導電型與p型井PWM的導電型相反的n－ 型半導體區域LDM。之後，將形成了圖案的光阻膜PR6，利用例如灰化處理除去。
接著，如圖18所示的，形成n－ 型半導體區域LDL（圖6的步驟S14）。
在該步驟S14中，首先，在半導體基板SB的頂面PS上塗布光阻膜PR7，並使用微影技術令所塗布的光阻膜PR7形成圖案。光阻膜PR7，以在記憶體形成區域MR、功率電晶體形成區域PWR以及電阻元件形成區域RR半導體基板SB的頂面PS被光阻膜PR7所覆蓋的方式，形成圖案。另一方面，光阻膜PR7，以在低耐壓MISFET形成區域LR半導體基板SB的頂面PS從光阻膜PR7露出的方式，形成圖案。
接著，以形成了圖案的光阻膜PR7作為遮罩使用，利用離子注入法，將例如砷（As）或者磷（P）等的n型雜質，導入半導體基板SB。此時，會在低耐壓MISFET形成區域LR，以閘極電極GE1作為遮罩，對半導體基板SB，注入n型雜質離子。
藉此，於低耐壓MISFET形成區域LR，在俯視下，在夾著閘極電極GE1位於兩側的部分的p型井PWL的上層部，分別形成了n－ 型半導體區域LDL。n－ 型半導體區域LDL，以分別依閘極電極GE1的兩側面排列的方式形成。亦即，在俯視下，在與閘極電極GE1相鄰的部分的p型井PWL的上層部，形成了導電型與p型井PWL的導電型相反的n－ 型半導體區域LDL。之後，將形成了圖案的光阻膜PR7，利用例如灰化處理除去。
接著，如圖19所示的，形成側壁間隔件SW（圖6的步驟S15）。
在該步驟S15中，首先，於半導體基板SB的頂面PS全面，形成側壁間隔件用的絶緣膜IFS。絶緣膜IFS，例如，係由以下膜層所構成：由氧化矽所構成的絶緣膜、由氮化矽所構成的絶緣膜，或是該等膜層的堆疊膜等。
接著，利用例如異向性蝕刻，回蝕絶緣膜IFS。像這樣，藉由在記憶體形成區域MR，於閘極電極CG的兩側面選擇性地殘留絶緣膜IFS，以於閘極電極CG的兩側面，分別形成由絶緣膜IFS所構成的側壁間隔件SW。另外，側壁間隔件SW，亦形成於閘極絶緣膜GIM的兩側面。
另外，藉由在低耐壓MISFET形成區域LR，於閘極電極GE1的兩側面選擇性地殘留絶緣膜IFS，以於閘極電極GE1的兩側面，分別形成由絶緣膜IFS所構成的側壁間隔件SW。另外，各側壁間隔件SW，亦形成於閘極絶緣膜GI1的各側面。
另外，藉由在功率電晶體形成區域PWR，於閘極電極GE2的兩側面選擇性地殘留絶緣膜IFS，以於閘極電極GE2的兩側面，分別形成由絶緣膜IFS所構成的側壁間隔件SW。另外，各側壁間隔件SW，亦形成於閘極絶緣膜GI2的側面。
再者，藉由在電阻元件形成區域RR，於電阻體RB的兩側面選擇性地殘留絶緣膜IFS，以於電阻體RB的兩側面，分別形成由絶緣膜IFS所構成的側壁間隔件SW。另外，於殘渣圖案LFT的側面，亦形成由絶緣膜IFS所構成的側壁間隔件SW。
接著，如圖20所示的，形成n＋ 型半導體區域NDM、NDL以及NDF（圖6的步驟S16）。
在該步驟S16中，首先，在半導體基板SB的頂面PS上塗布光阻膜PR8，並使用微影技術令所塗布的光阻膜PR8形成圖案。光阻膜PR8，以在電阻元件形成區域RR半導體基板SB的頂面PS被光阻膜PR8所覆蓋，且在記憶體形成區域MR、低耐壓MISFET形成區域LR以及功率電晶體形成區域PWR半導體基板SB的頂面PS從光阻膜PR8露出的方式，形成圖案。
接著，以形成了圖案的光阻膜PR8作為遮罩使用，利用離子注入法，將例如砷（As）或者磷（P）等的n型雜質，導入半導體基板SB。此時，會在記憶體形成區域MR、低耐壓MISFET形成區域LR以及功率電晶體形成區域PWR，以閘極電極CG、GE1以及GE2以及側壁間隔件SW作為遮罩，對半導體基板SB，注入n型雜質離子。
藉此，在記憶體形成區域MR，在俯視下，在夾著側壁間隔件SW位於閘極電極CG的相反側的部分的p型井PWM的上層部，形成了n＋ 型半導體區域NDM。另外，在低耐壓MISFET形成區域LR，在俯視下，在夾著側壁間隔件SW位於閘極電極GE1的相反側的部分的p型井PWL的上層部，形成了n＋ 型半導體區域NDL。再者，在功率電晶體形成區域PWR，在俯視下，在夾著側壁間隔件SW位於閘極電極GE2的相反側的部分的n型井NW的上層部，形成了n＋ 型半導體區域NDF。另外，在功率電晶體形成區域PWR，在俯視下，在夾著側壁間隔件SW位於閘極電極GE2的相反側的部分的p型井PW的上層部，形成了n＋ 型半導體區域NDF。
n＋ 型半導體區域NDM，在記憶體形成區域MR，以依側壁間隔件SW排列的方式形成。另外，n＋ 型半導體區域NDL，在低耐壓MISFET形成區域LR，以依側壁間隔件SW排列的方式形成，n＋ 型半導體區域NDF，在功率電晶體形成區域PWR，以依側壁間隔件SW排列的方式形成。n＋ 型半導體區域NDM中的n型雜質濃度，比n－ 型半導體區域LDM中的n型雜質濃度更高。n＋ 型半導體區域NDL中的n型雜質濃度，比n－ 型半導體區域LDL中的n型雜質濃度更高。n＋ 型半導體區域NDF中的n型雜質濃度，比n型井NW中的n型雜質濃度更高。
藉此，如圖20所示的，在記憶體形成區域MR，利用p型井PWM、閘極絶緣膜GIM、閘極電極CG、側壁間隔件SW、n－ 型半導體區域LDM，以及n＋ 型半導體區域NDM，形成MONOS型電晶體MC。另外，利用MONOS型電晶體MC，形成作為非揮發性記憶體的記憶體單元。
另一方面，如圖20所示的，在低耐壓MISFET形成區域LR，利用p型井PWL、閘極絶緣膜GI1、閘極電極GE1、側壁間隔件SW、n－ 型半導體區域LDL，以及n＋ 型半導體區域NDL，形成低耐壓MISFETQ1。
像這樣，在本實施態樣中，將MONOS型電晶體MC的n＋ 型半導體區域NDM、低耐壓MISFETQ1的n＋ 型半導體區域NDL，以及功率電晶體Q2的n＋ 型半導體區域NDF，一併形成。藉此，便不需要增設用來新形成MONOS型電晶體的n＋ 型半導體區域NDM的額外遮罩。因此，若根據本實施態樣，便可省略為了混合搭載MONOS型電晶體而另外增設的額外遮罩。
之後，將形成了圖案的光阻膜PR8，利用例如灰化處理除去。
接著，如圖21所示的，形成p＋ 型半導體區域PDF（圖6的步驟S17）。
在該步驟S17中，首先，在半導體基板SB的頂面PS上塗布光阻膜PR9，並使用微影技術令所塗布的光阻膜PR9形成圖案。光阻膜PR9，以在電阻元件形成區域RR半導體基板SB的頂面PS被光阻膜PR9所覆蓋，且在記憶體形成區域MR以及低耐壓MISFET形成區域LR半導體基板SB的頂面PS從光阻膜PR9露出的方式，形成圖案。另外，光阻膜PR9，以在功率電晶體形成區域PWR之中的p＋ 型半導體區域PDF形成區域半導體基板SB的頂面PS從光阻膜PR9露出，且在p＋ 型半導體區域PDF形成區域以外的區域半導體基板SB的頂面PS被光阻膜PR9所覆蓋的方式，形成圖案。
接著，以形成了圖案的光阻膜PR9作為遮罩，利用離子注入法，將例如硼（B）等的p型雜質，導入半導體基板SB。此時，會在功率電晶體形成區域PWR，以形成了圖案的光阻膜PR9作為遮罩，對半導體基板SB，注入p型雜質離子。
藉此，在功率電晶體形成區域PWR，在p型井PW的上層部之中的與n＋ 型半導體區域NDF相鄰的部分，形成了p＋ 型半導體區域PDF。然後，在功率電晶體形成區域PWR，利用n型井NWL、n型井NW、p型井PW、閘極絶緣膜GI2、閘極電極GE2、側壁間隔件SW、n＋ 型半導體區域NDF，以及p＋ 型半導體區域PDF，形成n通道型的功率電晶體Q2。形成於n型井NW的上層部的n＋ 型半導體區域NDF，係功率電晶體Q2的汲極區域。另外，p型井PW，係功率電晶體Q2的本體區域，形成於p型井PW的上層部的n＋ 型半導體區域NDF，係功率電晶體Q2的源極區域，形成於p型井PW的上層部的p＋ 型半導體區域PDF，係本體接觸區域。
在此，為了令在圖19～圖21利用離子注入所導入的n型雜質以及p型雜質活性化，會以1000～1050℃左右的高溫進行熱處理。為了防止雜質過度擴散，而導致電晶體的短通道特性劣化，高溫保持時間必須在1秒以下的極短時間。為了恢復離子注入所造成的損害，有時會在圖19～圖20所示的離子注入後實行熱處理，惟當以1000～1050℃左右的高溫實行熱處理時，高溫保持時間必須在1秒以下的極短時間，當高溫保持時間在10分鐘～1小時以內時，溫度必須降低到850～950℃。
此時，例如，形成n＋ 型半導體區域NDL以及NDF的步驟，包含：注入n型雜質離子的步驟，以及，之後對半導體基板SB進行熱處理以令所注入的雜質離子活性化的步驟。另外，形成絶緣膜IFG（參照圖13）的步驟中的熱處理溫度，比形成n＋ 型半導體區域NDL以及NDF的步驟中的熱處理溫度更高。另外，形成絶緣膜IFG（參照圖13）的步驟中的熱處理時間，比形成n＋ 型半導體區域NDL以及NDF的步驟中的熱處理時間更長。
接著，如圖22所示的，形成深溝分離區域DTI（圖6的步驟S18）。在該步驟S18中，於區劃出功率電晶體形成區域PWR的元件分離區域STI，形成貫通p－ 型磊晶層EP並到達n型埋入區域NBR的深溝分離區域DTI。
接著，如圖3所示的，形成層間絶緣膜IL1以及栓塞PG（圖6的步驟S19）。
在該步驟S19中，首先，於半導體基板SB的頂面PS全面，以覆蓋MONOS型電晶體MC、低耐壓MISFETQ1、功率電晶體Q2以及電阻體RB的方式，形成層間絶緣膜IL1。層間絶緣膜IL1，例如，係由以下膜層所構成：由氧化矽所構成的絶緣膜，或者，由氮化矽所構成的絶緣膜與由氧化矽所構成的絶緣膜的堆疊膜等。在利用例如CVD法形成層間絶緣膜IL1之後，令層間絶緣膜IL1的頂面平坦化。
在該步驟S19中，接著，形成貫通層間絶緣膜IL1的栓塞PG。首先，以用微影形成在層間絶緣膜IL1上的光阻圖案（圖中未顯示）作為蝕刻遮罩，對層間絶緣膜IL1進行乾蝕刻，藉此於層間絶緣膜IL1形成接觸孔CNT。接著，在接觸孔CNT內，例如，形成由鎢（W）等所構成的導電性栓塞PG作為導電體部。
欲形成栓塞PG，例如，係在包含接觸孔CNT內部在內的層間絶緣膜IL1上，例如，形成由鈦（Ti）膜、氮化鈦（TiN）膜或是該等膜層的堆疊膜所構成的障蔽導體膜。然後，在該障蔽導體膜上，以填埋接觸孔CNT的方式形成例如由鎢（W）膜等所構成的主導體膜，並將層間絶緣膜IL1上的不要的主導體膜以及障蔽導體膜利用CMP法或者回蝕法等除去。藉此，便可形成栓塞PG。另外，為了簡化圖式，在圖3中，係將構成栓塞PG的障蔽導體膜以及主導體膜顯示成一體。
接觸孔CNT以及埋入於其的栓塞PG，分別形成在n＋ 型半導體區域NDM、NDL以及NDF還有p＋ 型半導體區域PDF之上，圖式雖省略，惟亦分別形成在閘極電極CG、GE1以及GE2還有電阻體RB之上等處。
接著，如圖3所示的，形成層間絶緣膜IL2以及配線ML1（圖6的步驟S20）。
在該步驟S20中，首先，如圖3所示的，在形成了栓塞PG的層間絶緣膜IL1上，形成例如由氧化矽所構成的層間絶緣膜IL2。然後，使用微影技術以及蝕刻技術，於層間絶緣膜IL2形成配線溝。之後，在包含配線溝內部在內的層間絶緣膜IL2上形成銅（Cu）膜。之後，將配線溝內部以外的層間絶緣膜IL2上所露出的銅膜，以例如CMP法研磨除去，藉此僅在形成於層間絶緣膜IL2的配線溝內殘留銅膜。如是，便可形成配線ML1。像這樣，便可形成作為本實施態樣的半導體裝置的半導體晶片CHP。
另外，本實施態樣，係針對膜層CF1，在電阻元件形成區域RR，與低耐壓MISFET形成區域LR以及功率電晶體形成區域PWR之間，形成一體的例子進行説明。然而，膜層CF1，亦可並未在電阻元件形成區域RR，與低耐壓MISFET形成區域LR以及功率電晶體形成區域PWR之間，形成一體。因此，在低耐壓MISFET形成區域LR以及功率電晶體形成區域PWR，相當於膜層CF1的膜層，亦可由與在電阻元件形成區域RR形成膜層CF1的步驟不同的步驟所形成。
然而，當膜層CF1，在電阻元件形成區域RR，與低耐壓MISFET形成區域LR以及功率電晶體形成區域PWR之間，形成一體時，比起膜層CF1並未形成一體的態樣而言，更可減少半導體裝置的製造步驟的步驟數。
另外，本實施態樣，係針對形成由銅膜所構成的配線ML1的例子進行説明，惟亦可形成例如由鋁（Al）膜所構成的配線ML1。
＜電阻元件的失配特性＞ 接著，針對電阻元件的失配特性，一邊與比較例1以及比較例2的半導體裝置作對比一邊進行説明。在此，比較例1的半導體裝置的製造方法，除了並未實行注入雜質離子IM2的步驟此點以外，其他均與實施態樣的半導體裝置的製造方法相同。另外，比較例2的半導體裝置，在並未具有非揮發性記憶體（亦即記憶體形成區域MR，參照圖3）此點，與比較例1的半導體裝置以及實施態樣的半導體裝置不同。亦即，比較例2的半導體裝置，並未利用非揮發性記憶體構成附加電路。
圖23，係表示比較例1以及比較例2的半導體裝置的電阻元件的失配特性圖。圖23的縱軸，係並聯連接的N個電阻元件間的電阻差的標準偏差σ。圖23的縱軸所表示的電阻差，係電阻差ΔR以一定的電阻値R規格化而以百分率表示者。另一方面，圖23的横軸，係N個電阻元件R1的面積的總和的平方根的倒數。當將俯視下的電阻元件R1的電阻體RB的長度以及寬度分別設為L（μm）以及W（μm）時，N個電阻元件R1的面積的總和的平方根的倒數，以1／（L・W・N）1 ／ 2 表示。另外，將並聯連接的N個電阻元件R1間的電阻差稱為失配特性，將像圖23那樣的圖稱為貝氏（Pelgrom）圖。
圖24，係將比較例1的MONOS型電晶體以及電阻元件的周邊放大表示的剖面圖。圖25，係將實施態樣的MONOS型電晶體以及電阻元件的周邊放大表示的剖面圖。在圖24以及圖25中，分別將二點鏈線所包圍的區域RG1以及RG2放大表示。
如圖23所示的，比較例1，比起比較例2而言，電阻元件R1的電阻差異較大，失配特性劣化。吾人認為，這是因為，比較例1，比起比較例2而言，更增設了形成非揮發性記憶體時的熱處理，因此電阻元件R1的電阻體RB所包含的由多晶矽所構成的膜部CF12的結晶粒成長而粒徑變大的關係。
比較例1，比起比較例2而言，半導體裝置的製造步驟中的熱處理溫度的最高溫度較高。當半導體裝置的製造步驟中的熱處理溫度的最高溫度較高時，會促進多晶矽膜的結晶粒的成長。亦即，熱處理溫度，會對多晶矽膜的結晶粒的成長造成影響。
如前所述的，形成絶緣膜IFG的步驟中的熱處理溫度，比形成n＋ 型半導體區域NDL以及NDF的步驟中的熱處理溫度更高。因此，從熱處理溫度的觀點來看，形成絶緣膜IFG的步驟中的熱處理對多晶矽膜的結晶粒的成長所造成的影響，比形成n＋ 型半導體區域NDL以及NDF（亦即電晶體的源極區域以及汲極區域）的步驟中的熱處理對多晶矽膜的結晶粒的成長所造成的影響更大。
尤其，當形成MONOS型電晶體MC的閘極絶緣膜用的絶緣膜IF1、電荷累積膜EC以及絶緣膜IF2時，會以例如1150℃左右的高溫實施2小時左右的熱處理，故會促進電阻元件R1的電阻體RB所包含的多晶矽膜的結晶粒的成長。如圖24所示的，在比較例1中，電阻元件R1的電阻體RB所包含的膜部CF12中的多晶矽的結晶粒GRN2的粒徑，與低耐壓MISFETQ1的閘極電極GE1所包含的導電膜層CF11中的多晶矽的結晶粒GRN1的粒徑，大小相同。
另一方面，若半導體裝置的製造步驟中的熱處理時間較長，則會促進多晶矽膜的結晶粒的成長。亦即熱處理時間，會對多晶矽膜的結晶粒的成長造成影響。另外，如前所述的，形成絶緣膜IFG的步驟中的熱處理時間，比形成n＋ 型半導體區域NDL以及NDF的步驟中的熱處理時間更長。因此，從熱處理時間的觀點來看，形成絶緣膜IFG的步驟中的熱處理對多晶矽膜的結晶粒的成長所造成的影響，比形成n＋ 型半導體區域NDL以及NDF（亦即電晶體的源極區域以及汲極區域）的步驟中的熱處理對多晶矽膜的結晶粒的成長所造成的影響更大。
當促進了電阻元件R1的電阻體RB所包含的由多晶矽所構成的膜部CF12的結晶粒GRN2的成長時，便無法防止或抑制在由並聯連接的N個（N為複數）電阻元件R1所構成的各組中，N個電阻元件R1間的電阻差參差不齊的情況（亦即所謂電阻的失配特性的劣化）。因此，半導體裝置的性能會降低。
或者，為了防止或抑制電阻的失配特性的劣化，亦可考慮增大電阻體RB的長度L以及寬度W。然而，當增大電阻體RB的長度L以及寬度W時，便無法輕易地令半導體裝置小型化或積體化。
另一方面，本實施態樣，在形成絶緣膜IFG之前，會對膜層CF1實行注入雜質離子IM2的步驟。由注入了雜質IM21的膜層CF1所構成的膜部CF12，比起並未注入雜質IM21的膜層CF1（例如導電膜層CF11）而言，更可抑制結晶粒的成長。因此，在由並聯連接的N個（N為複數）電阻元件R1所構成的各組中，可防止或抑制N個電阻元件R1間的電阻差參差不齊的情況，而可防止或抑制所謂電阻的失配特性的劣化，進而可令半導體裝置的性能提高。
如圖25所示的，在本實施態樣中，電阻元件R1的電阻體RB所包含的膜部CF12中的多晶矽的結晶粒GRN2的粒徑，比低耐壓MISFETQ1的閘極電極GE1所包含的導電膜層CF11中的多晶矽的結晶粒GRN1的粒徑更小。
雜質離子IM2，與為了對多晶矽膜賦與導電性而注入的雜質離子，亦即由磷（P）或砷（As）所構成的n型雜質，或是由硼（B）所構成的p型雜質不同。如前所述的，作為用來抑制結晶粒的成長的雜質，可使用從第14族元素、氮（N）以及第18族元素所構成的群組選出的至少一種元素。
如前所述的，形成絶緣膜IFG的步驟中的熱處理溫度，比形成n＋ 型半導體區域NDL的步驟中的熱處理溫度更高。另外，形成絶緣膜IFG的步驟中的熱處理時間，比形成n＋ 型半導體區域NDL以及NDF的步驟中的熱處理時間更長。因此，在本實施態樣的半導體裝置的製造方法（亦即具有MONOS型電晶體MC的半導體裝置的製造方法）中抑制多晶矽的結晶粒的成長的效果，比在並未包含MONOS型電晶體MC的半導體裝置的製造方法中抑制多晶矽的結晶粒的成長的效果更大。
另外，在本實施態樣中，亦可不為了防止或抑制電阻的失配特性的劣化而增大電阻元件R1的電阻體RB的長度L以及寬度W。因此，比起增大電阻元件R1的長度L以及寬度W的態樣而言，便更容易令半導體裝置小型化或者積體化。
＜與低耐壓MISFET的閘極電極形成於同一層的電阻體＞ 接著，針對電阻元件R1的電阻體與低耐壓MISFETQ1的閘極電極GE1形成於同一層的優點，一邊與比較例3的半導體裝置作對比一邊進行説明。在比較例3的半導體裝置中，形成於電阻元件形成區域RR的電阻元件R101的電阻體RB100，並未與形成於低耐壓MISFET形成區域LR的閘極電極GE1形成於同一層，而係與形成於記憶體形成區域MR的閘極電極CG形成於同一層，此點與實施態樣的半導體裝置有所不同。
圖26，係比較例3的半導體裝置的主要部位俯視圖。圖27，係實施態樣的半導體裝置的主要部位俯視圖。另外，沿著圖27的A－A線、B－B線以及C－C線的剖面圖，分別相當於圖3的記憶體形成區域MR、低耐壓MISFET形成區域LR以及電阻元件形成區域RR的剖面圖。另外，在圖26以及圖27中，省略殘渣圖案LFT之中的殘渣部LFT2以及LFT3還有元件分離區域STI（參照圖3）的圖示。另外，在圖26中，將實施態樣的電阻體RB以二點鏈線表示，在圖27中，將比較例3的電阻體RB100以及殘渣部LFT101以二點鏈線表示。
如圖26以及圖27所示的，在比較例3的半導體裝置以及實施態樣的半導體裝置中，均以包圍記憶體形成區域MR的方式，設置了邊界區域BR，並於邊界區域BR，形成了殘渣部LFT1。亦即，殘渣部LFT1，以包圍MONOS型電晶體MC的方式形成。
這是因為，形成在記憶體形成區域MR的內部的閘極電極CG所包含的導電膜CF2的形成步驟，比形成在記憶體形成區域MR的外部的例如閘極電極GE1所包含的導電膜層CF11的形成步驟更晚實行的關係（MONOS－LAST）。
如前述用圖7～圖22所説明的，稱為MONOS－LAST的製造方法，在主電路形成區域AR形成低耐壓MISFETQ1以及功率電晶體Q2等的井以及閘極電極用的導電膜，之後，在記憶體形成區域MR形成MONOS型電晶體MC的的井以及閘極絶緣膜用的絶緣膜。藉此，便可避免在主電路形成區域AR形成井或者閘極電極用的導電膜時對MONOS型電晶體MC施加過量的熱負荷。
另一方面，比較例3的半導體裝置，與實施態樣不同，係以包圍電阻元件形成區域RR的方式，設置邊界區域BR100，並於邊界區域BR100，形成殘渣部LFT101。亦即，殘渣部LFT101，以包圍電阻元件R101的電阻體RB100的方式形成。
這是因為，比較例3與實施態樣不同，電阻元件R101的電阻體RB100所包含的由多晶矽所構成的膜部CF112，與MONOS型電晶體MC的閘極電極CG所包含的導電膜CF2形成於同一層的關係。亦即，在比較例3中，形成在電阻元件形成區域RR的內部的電阻元件R101的電阻體RB100所包含的膜部CF112的形成步驟，比形成在電阻元件形成區域RR的外部的例如低耐壓MISFETQ1的閘極電極GE1所包含的導電膜層CF11的形成步驟更晚實行。
在比較例3的半導體裝置中，由於以包圍電阻元件R101的方式，形成殘渣部LFT101，故會增加在電阻元件R101的周圍配置殘渣部LFT101的部分的面積。因此，無法將比較例3的半導體裝置輕易地小型化或者積體化。
另一方面，如圖27所示的，在實施態樣的半導體裝置中，由於電阻體RB與低耐壓MISFETQ1的閘極電極GE1形成於同一層，故與比較例3的半導體裝置不同，在電阻元件R1的周圍並未形成殘渣部。因此，實施態樣的半導體裝置，比起比較例3的半導體裝置而言，更可防止在電阻元件R1的周圍配置殘渣部而導致面積增加。因此，可實行稱為MONOS－LAST的製造方法，以避免對MONOS型電晶體施加過量的熱負荷，同時輕易地令實施態樣的半導體裝置小型化或者積體化。
另外，在圖27中雖省略圖式，惟電阻體RB與功率電晶體Q2的閘極電極GE2形成於同一層的優點，亦和電阻體RB與低耐壓MISFETQ1的閘極電極GE1形成於同一層的優點相同。
以上，係根據實施態樣具體説明本發明人的發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
4‧‧‧類比電路
5‧‧‧非揮發性記憶體
6‧‧‧I／O電路
7‧‧‧邏輯電路
8‧‧‧驅動電路
10‧‧‧記憶體陣列
11‧‧‧直接周邊電路部
12‧‧‧間接周邊電路部
A-A、B-B、C-C‧‧‧剖面線
AR‧‧‧主電路形成區域
BR、BR100‧‧‧邊界區域
BS‧‧‧底面
CF1‧‧‧膜層
CF11、CF2‧‧‧導電膜
CF12、CF112‧‧‧膜部
CG‧‧‧閘極電極
CHP‧‧‧半導體晶片
CNT‧‧‧接觸孔
CT1～CT8‧‧‧單元電晶體
DL1～DL4‧‧‧資料線
DTI‧‧‧深溝分離區域
EC‧‧‧電荷累積膜
EP‧‧‧p－型磊晶層
F‧‧‧浮動狀態
GE1、GE2‧‧‧閘極電極
GI1、GI2、GIM‧‧‧閘極絶緣膜
GRN1、GRN2‧‧‧結晶粒
IF1、IF2、IFG、IFL、IFS‧‧‧絶緣膜
IL1、IL2‧‧‧層間絶緣膜
IM1、IM2、IM3、IM4‧‧‧雜質離子
IM11、IM21、IM31、IM41‧‧‧雜質
LDL、LDM‧‧‧n－型半導體區域
LFT‧‧‧殘渣圖案
LFT1、LFT2、LFT3、LFT101‧‧‧殘渣部
LR‧‧‧低耐壓MISFET形成區域
MC‧‧‧MONOS型電晶體
ML1‧‧‧配線
MR‧‧‧記憶體形成區域
MS‧‧‧中間面
NBR‧‧‧n型埋入區域
NDF、NDL、NDM‧‧‧n＋ 型半導體區域
NW、NWL‧‧‧n型井
OIF‧‧‧偏置絶緣膜
PDF‧‧‧p＋型半導體區域
PG‧‧‧栓塞
PR1～PR9‧‧‧光阻膜
PS‧‧‧頂面
PW、PWL、PWM‧‧‧p型井
PWR‧‧‧功率電晶體形成區域
Q1‧‧‧低耐壓MISFET
Q2‧‧‧功率電晶體
R1、R101‧‧‧電阻元件
RB、RB100‧‧‧電阻體
RG1、RG2‧‧‧區域
RR‧‧‧電阻元件形成區域
S1~S20‧‧‧步驟
SB‧‧‧半導體基板
SL1～SL4‧‧‧源極線
STI‧‧‧元件分離區域
SW‧‧‧側壁間隔件
TS‧‧‧頂面
VMG‧‧‧p型半導體區域
WE1、WE2‧‧‧井
WL1、WL2‧‧‧字元線
[圖1] 係表示實施態樣的半導體晶片的布局構造例的圖式。 [圖2] 係表示非揮發性記憶體的電路區塊構造的一例的圖式。 [圖3] 係實施態樣的半導體裝置的主要部位剖面圖。 [圖4] 係表示非揮發性記憶體的記憶體陣列構造與動作條件的一例的説明圖。 [圖5] 係表示實施態樣的半導體裝置的製造步驟的一部分的流程圖。 [圖6] 係表示實施態樣的半導體裝置的製造步驟的一部分的流程圖。 [圖7] 係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖8] 係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖9] 係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖10] 係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖11] 係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖12] 係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖13] 係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖14] 係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖15] 係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖16] 係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖17] 係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖18] 係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖19] 係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖20] 係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖21] 係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖22] 係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖23] 係表示比較例1以及比較例2的半導體裝置中的電阻元件的失配特性圖。 [圖24] 係將比較例1的MONOS型電晶體以及電阻元件的周邊放大表示的剖面圖。 [圖25] 係將實施態樣的MONOS型電晶體以及電阻元件的周邊放大表示的剖面圖。 [圖26] 係比較例3的半導體裝置的主要部位俯視圖。 [圖27] 係實施態樣的半導體裝置的主要部位俯視圖。
AR‧‧‧主電路形成區域
BR‧‧‧邊界區域
CF1‧‧‧膜層
CF11、CF2‧‧‧導電膜
CF12‧‧‧膜部
EC‧‧‧電荷累積膜
EP‧‧‧p型磊晶層
IF1、IF2、IFG、IFL‧‧‧絶緣膜
LR‧‧‧低耐壓MISFET形成區域
MR‧‧‧記憶體形成區域
NBR‧‧‧n型埋入區域
NW、NWL‧‧‧n型井
OIF‧‧‧偏置絶緣膜
PS‧‧‧頂面
PW、PWL、PWM‧‧‧p型井
PWR‧‧‧功率電晶體形成區域
RR‧‧‧電阻元件形成區域
SB‧‧‧半導體基板
STI‧‧‧元件分離區域
VMG‧‧‧p型半導體區域

Claims (14)

  1. 一種半導體裝置的製造方法，包含： （a）準備半導體基板的步驟； （b）在該半導體基板的主面的第1區域，於該半導體基板的該主面，形成第1絶緣膜的步驟； （c）在該半導體基板的該主面的第2區域，於該半導體基板的該主面，形成第2絶緣膜的步驟； （d）在該第1絶緣膜上以及該第2絶緣膜上，形成由矽所構成的第1膜層的步驟； （e）對形成在該第2絶緣膜上的部分的該第1膜層，注入第1導電型的第1雜質離子，而形成由注入了該第1雜質離子的部分的該第1膜層所構成的第1導電膜的步驟； （f）對形成在該第1絶緣膜上的部分的該第1膜層，注入第2雜質離子，而形成由注入了該第2雜質離子的部分的該第1膜層所構成的第1膜部的步驟； （g）於該（f）步驟之後，在該半導體基板的該主面的第3區域，於該半導體基板的該主面，形成內部具有電荷累積部的第3絶緣膜的步驟； （h）在該第3絶緣膜上，形成第2導電膜的步驟； （i）令該第2導電膜形成圖案，而形成由該第2導電膜所構成的第1閘極電極，並形成由該第1閘極電極與該半導體基板之間的部分的該第3絶緣膜所構成的第1閘極絶緣膜的步驟； （j）令該第1膜部形成圖案，而形成由該第1膜部所構成的電阻體的步驟；以及 （k）令該第1導電膜形成圖案，而形成由該第1導電膜所構成的第2閘極電極，並形成由該第2閘極電極與該半導體基板之間的部分的該第2絶緣膜所構成的第2閘極絶緣膜的步驟； 在該（a）步驟中，準備該半導體基板，該半導體基板在該第2區域具有形成於該半導體基板的該主面側之第2導電型的第1半導體區域； 該半導體裝置的製造方法，更包含： （l）在俯視下，在與該第2閘極電極相鄰的部分的該第1半導體區域的上層部，形成與該第2導電型相反的第3導電型之第2半導體區域的步驟； 該（g）步驟包含： （g1）在該第3區域，於該半導體基板的該主面，沉積該第3絶緣膜的步驟；以及 （g2）對該半導體基板進行熱處理的步驟； 該（l）步驟包含： （l1）在俯視下，對與該第2閘極電極相鄰的部分的該第1半導體區域的上層部，注入該第3導電型的第3雜質離子的步驟；以及 （l2）在該（l1）步驟之後，對該半導體基板進行熱處理的步驟； 該第2雜質，係由從第14族元素以及第18族元素所構成的群組選出的至少一種元素所形成； 該（g2）步驟中的熱處理溫度，比該（l2）步驟中的熱處理溫度更高。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該（g2）步驟中的熱處理時間，比該（l2）步驟中的熱處理時間更長。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 於該（d）步驟中，在該第3區域，在該半導體基板上，形成該第1膜層； 於該（g）步驟中，在該第1膜部上以及該第1導電膜上，形成該第3絶緣膜； 該半導體裝置的製造方法，更包含： （m）在該（f）步驟之後，且在該（g）步驟之前，在該第3區域將該第1膜層除去，在該第1區域殘留該第1膜部，並在該第2區域殘留該第1導電膜的步驟。
  4. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該（f）步驟所形成的該第1膜部的厚度方向上之該第2雜質的濃度分布，在該第1膜部的頂面與該第1膜部的底面之間具有峰值； 該峰值係配置在比該第1膜部的該頂面與該第1膜部的該底面之中間更靠該第1膜部的該底面側之處。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中更包含： （n）在該（f）步驟之後，且在該（g）步驟之前，對該第1膜部，注入第4導電型的第4雜質離子的步驟。
  6. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第2雜質，係由從碳、矽、鍺以及氬所構成的群組選出的至少一種元素所形成。
  7. 如申請專利範圍第3項之半導體裝置的製造方法，其中， 於該（g）步驟中，在該第1導電膜的表面形成該第3絶緣膜； 於該（i）步驟中，在該第3區域，形成該第1閘極電極； 於該（i）步驟中，藉由回蝕該第2導電膜，而於該第1導電膜的側面，隔著該第3絶緣膜殘留該第2導電膜，以形成側壁部，將隔著該第3絶緣膜形成於該第1導電膜的頂面的部分的該第2導電膜除去，並將隔著該第3絶緣膜形成在該第1膜部上的部分的該第2導電膜除去； 該半導體裝置的製造方法，更包含： （o）在該（i）步驟之後，且在該（j）步驟以及該（k）步驟的其中任一步驟之前，將從該第2導電膜露出的部分的該第3絶緣膜除去的步驟。
  8. 如申請專利範圍第7項之半導體裝置的製造方法，其中更包含： （p）於該（g）步驟之前，在該第3區域，於該半導體基板的該主面側，形成第5導電型的第2半導體區域的步驟；以及 （q）於俯視下，在與該第1閘極電極相鄰的部分的該第2半導體區域的上層部，形成與該第5導電型相反的第6導電型的第3半導體區域的步驟。
  9. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第3絶緣膜包含：第1氧化矽膜；該第1氧化矽膜上的氮化矽膜；以及該氮化矽膜上的第2氧化矽膜； 該（g1）步驟包含： （g3）在該第3區域，於該半導體基板的該主面，沉積該第1氧化矽膜的步驟； （g4）在該第1氧化矽膜上，沉積該氮化矽膜的步驟；以及 （g5）在該氮化矽膜上，沉積該第2氧化矽膜的步驟。
  10. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該半導體裝置，具有電阻元件、電晶體以及非揮發性記憶體； 該電阻元件，係由該電阻體所形成； 該電晶體，係由該第2閘極電極以及該第2閘極絶緣膜所形成； 該非揮發性記憶體，係由該第1閘極電極以及該第1閘極絶緣膜所形成。
  11. 如申請專利範圍第10項之半導體裝置的製造方法，其中， 該電晶體為LDMOSFET（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor，橫向擴散金屬氧化物半導體場效電晶體）。
  12. 一種半導體裝置的製造方法，其特徵為包含： （a）準備半導體基板的步驟； （b）在該半導體基板的主面的第1區域，於該半導體基板的該主面，形成第1絶緣膜的步驟； （c）在該半導體基板的該主面的第2區域，於該半導體基板的該主面，形成第2絶緣膜的步驟； （f）在該第1絶緣膜上形成由矽所構成的第1膜層，之後，對該第1膜層注入第2雜質離子，以形成由注入了該第2雜質離子的部分的該第1膜層所構成的第1膜部的步驟； （g）在該（f）步驟之後，在該半導體基板的該主面的第3區域，於該半導體基板的該主面，形成內部具有電荷累積部的第3絶緣膜的步驟； （h）在該第3絶緣膜上，形成第2導電膜的步驟； （i）令該第2導電膜形成圖案，以形成由該第2導電膜所構成的第1閘極電極，並形成由該第1閘極電極與該半導體基板之間的部分的該第3絶緣膜所構成的第1閘極絶緣膜的步驟；以及 （j）令該第1膜部形成圖案，以形成由該第1膜部所構成的電阻體的步驟； 該（g）步驟包含： （g1）在該第3區域，於該半導體基板的該主面，沉積該第3絶緣膜的步驟；以及 （g2）對該半導體基板進行熱處理的步驟。
  13. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 該第2雜質，係由從第14族元素以及第18族元素所構成的群組選出的至少一種元素所形成。
  14. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 該第2雜質，係由從碳、矽、鍺以及氬所構成的群組選出的至少一種元素所形成。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6556556B2 (ja) * 2015-08-20 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20170084628A1 (en) * 2015-09-18 2017-03-23 Qualcomm Incorporated Substrate-transferred, deep trench isolation silicon-on-insulator (soi) semiconductor devices formed from bulk semiconductor wafers
CN107785420B (zh) * 2016-08-29 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
JP2019079845A (ja) * 2017-10-20 2019-05-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7267786B2 (ja) * 2019-03-13 2023-05-02 エイブリック株式会社 半導体装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4032494B2 (ja) 1998-04-15 2008-01-16 ソニー株式会社 半導体装置およびその製造方法
SE513116C2 (sv) 1998-11-13 2000-07-10 Ericsson Telefon Ab L M Polykiselresistor och sätt att framställa sådan
JP4451594B2 (ja) * 2002-12-19 2010-04-14 株式会社ルネサステクノロジ 半導体集積回路装置及びその製造方法
JP2006196650A (ja) * 2005-01-13 2006-07-27 Sharp Corp 半導体不揮発性メモリ装置およびその消去方法
KR100648283B1 (ko) * 2005-03-16 2006-11-23 삼성전자주식회사 비휘발성 메모리 장치를 형성하는 방법 및 그에 의해형성된 비휘발성 메모리 장치
CN101702408A (zh) * 2005-03-30 2010-05-05 富士通微电子株式会社 半导体装置及其制造方法
KR100684899B1 (ko) * 2005-05-18 2007-02-20 삼성전자주식회사 비휘발성 기억 장치
JP5086558B2 (ja) 2006-04-04 2012-11-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8772905B2 (en) * 2008-12-30 2014-07-08 Micron Technology, Inc. Integration of resistors and capacitors in charge trap memory device fabrication
JP2011222745A (ja) * 2010-04-09 2011-11-04 Renesas Electronics Corp 半導体装置の製造方法
US8921946B2 (en) * 2011-11-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit resistor
US8987096B2 (en) * 2012-02-07 2015-03-24 United Microelectronics Corp. Semiconductor process
CN103855094A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 半导体器件及其制造方法
JP6120609B2 (ja) * 2013-02-25 2017-04-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9076681B2 (en) * 2013-09-27 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of fabricating same
CN104022121B (zh) * 2014-06-23 2017-05-03 中国科学院微电子研究所 三维半导体器件及其制造方法
CN106298671A (zh) * 2015-05-11 2017-01-04 联华电子股份有限公司 具sonos存储单元的非挥发性存储器的制造方法
JP6556556B2 (ja) 2015-08-20 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

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