JP4560100B2 - 半導体装置 - Google Patents
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Description
本発明の実施の形態1による半導体装置について、その低耐圧MISトランジスタ群の平面構成を図1に示す。さらに図1におけるA−A線に沿う縦断面を図2に、B−B線に沿う縦断面を図3に示す。ここで、低耐圧MISトランジスタは、例えばNAND型フラッシュメモリ等の不揮発性半導体記憶装置の周辺回路の一部である信号生成用ロジック回路、センスアンプ等において、例えば2.5Vというように低電圧で駆動されるトランジスタである。
比較例1による半導体装置について、その低耐圧MISトランジスタ群の平面構成を図4に示す。さらに図4におけるA−A線に沿う縦断面を図5に、B−B線に沿う縦断面を図6に示す。
本発明の実施の形態2による半導体装置について、その高耐圧MISトランジスタ群の平面構成を図7に示す。さらに図7におけるA−A線に沿う縦断面を図8に、B−B線に沿う縦断面を図9に示す。ここで、高耐圧MISトランジスタは、例えばNAND型フラッシュメモリ等の不揮発性半導体記憶装置の周辺回路の一部であるローデコーダ回路等において、例えばプログラム電圧として30Vというように高電圧で駆動されるトランジスタである。このようなMISトランジスタでは、上述したようにチャネル領域における不純物濃度を低耐圧MISトランジスタよりも低くする必要がある。
比較例2による半導体装置について、その低耐圧MISトランジスタ群の平面構成を図12に示す。さらに図12におけるA−A線に沿う縦断面を図13に、B−B線に沿う縦断面を図14に示す。
本発明の実施の形態3による半導体装置について、そのローデコーダ回路に含まれる高耐圧MISトランジスタ群の平面構成を図15に示す。さらに図15におけるA−A線に沿う縦断面を図16に、B−B線に沿う縦断面を図17に、さらにB−B線に沿う縦断面を図18にそれぞれ示す。ここで上記実施の形態2と同様に、高耐圧MISトランジスタはチャネル領域における不純物濃度を低耐圧MISトランジスタよりも低くする必要がある。
比較例3による半導体装置について、そのデコーダ回路における高耐圧MISトランジスタ群の平面構成を図19に示し、図19におけるA−A線に沿う縦断面を図20に、B−B線に沿う縦断面を図21に、C−C線に沿う縦断面を図22に示す。
12a、12b 素子分離領域
21 N型拡散層
35 ゲート電極
38 P型拡散層
51 P型ウェル
Claims (3)
- 半導体基板の表面部分に形成された複数のMISトランジスタを含む半導体装置において、
各々の前記MISトランジスタの素子領域を分離する素子分離領域が、
各々の前記MISトランジスタのそれぞれの前記素子領域を囲むように形成された第1のトレンチ溝内に塗布型絶縁膜が埋め込まれて形成された第1の素子分離領域と、各々の前記第1の素子分離領域と所定間隔を空けて少なくとも一つの前記第1の素子分離領域を囲むように形成された第2のトレンチ溝内に前記塗布型絶縁膜が埋め込まれて形成された第2の素子分離領域を備え、前記第1の素子分離領域と前記第2の素子分離領域との間に、前記半導体基板が存在し、
前記第1の素子分離領域と前記第2の素子分離領域との間に存在する前記半導体基板の下部に、前記半導体基板と同一導電型の拡散層をさらに備えることを特徴とする半導体装置。 - 前記第2の素子分離領域は、隣接する少なくとも2つの前記MISトランジスタがそれぞれ有する前記第1の素子分離領域、あるいはアレイ状に配置された少なくとも4つの前記MISトランジスタがそれぞれ有する前記第1の素子分離領域を囲むように形成されていることを特徴とする請求項1記載の半導体装置
- 前記拡散層が、前記MISトランジスタが形成された同一導電型のウェル、又は前記半導体基板に電気的に接続されていることを特徴とする請求項1記載の半導体装置。
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Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63168032A (ja) * | 1986-12-22 | 1988-07-12 | テキサス インスツルメンツ インコーポレイテツド | 集積回路分離方法 |
JP2000223665A (ja) * | 1999-02-02 | 2000-08-11 | Denso Corp | 半導体装置 |
JP2002033382A (ja) * | 2000-05-11 | 2002-01-31 | Denso Corp | 半導体装置及びその製造方法 |
JP2003017704A (ja) * | 2001-06-29 | 2003-01-17 | Denso Corp | 半導体装置 |
JP2006339446A (ja) * | 2005-06-02 | 2006-12-14 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2007317839A (ja) * | 2006-05-25 | 2007-12-06 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63168032A (ja) * | 1986-12-22 | 1988-07-12 | テキサス インスツルメンツ インコーポレイテツド | 集積回路分離方法 |
JP2000223665A (ja) * | 1999-02-02 | 2000-08-11 | Denso Corp | 半導体装置 |
JP2002033382A (ja) * | 2000-05-11 | 2002-01-31 | Denso Corp | 半導体装置及びその製造方法 |
JP2003017704A (ja) * | 2001-06-29 | 2003-01-17 | Denso Corp | 半導体装置 |
JP2006339446A (ja) * | 2005-06-02 | 2006-12-14 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2007317839A (ja) * | 2006-05-25 | 2007-12-06 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
JP2008066580A (ja) * | 2006-09-08 | 2008-03-21 | Hitachi Ltd | 誘電体分離型半導体装置及びその製造方法 |
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