JP6613183B2 - 半導体装置の製造方法 - Google Patents
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本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ(不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置)と、容量素子と、低耐圧トランジスタと、高耐圧トランジスタとを備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、nチャネル型MISFET(MISFET:Metal Insulator Semiconductor Field Effect Transistor)を基本としたメモリセルをもとに説明を行う。
本実施の形態の半導体装置の製造方法を、図1〜図22を参照して説明する。
次に、不揮発性メモリの動作例について、図24を参照して説明する。
以下に、比較例の半導体装置、つまり、スプリットゲート型のMONOSメモリ、溝型の容量素子、高抵抗トランジスタおよび低抵抗トランジスタを有する半導体装置であって、溝型容量素子の電極間の絶縁膜と、高耐圧トランジスタのゲート絶縁膜とを別々の工程で形成する場合の問題点を説明し、本実施の形態の効果について説明する。ここでは図26〜図32に、比較例の半導体装置の製造工程中の断面図を示し、図33に、比較例の半導体装置の製造工程中の平面図を示す。
以下に、本実施の形態の半導体装置の変形例について、図23を用いて説明する。図23は、本実施の形態の変形例である半導体チップの製造工程中の平面図である。
以下に、実施の形態2の半導体装置の製造工程について、図25を用いて説明する。図25は、本実施の形態である半導体装置の製造工程中の断面図である。図25では、図1〜図21と同様に、メモリセル領域1A、容量素子領域1B、高耐圧トランジスタ領域1C、境界領域1Dおよび低耐圧トランジスタ領域1Eの断面を示している。
1B 容量素子領域
1C 高耐圧トランジスタ領域
1D 境界領域
1E 低耐圧トランジスタ領域
CG 制御ゲート電極
D1、D2 溝
EI 素子分離領域
G1 ゲート電極
IF1〜IF8 絶縁膜
GI1〜GI3 ゲート絶縁膜
NW ウェル
ON ONO膜
PS1〜PS3 ポリシリコン膜
PW1、PW2 ウェル
SB 半導体基板
UE 上部電極
Claims (13)
- (a)主面に沿って並ぶ第1領域、第2領域、第3領域および第4領域を有する半導体基板を用意する工程、
(b)前記第2領域の前記半導体基板の前記主面に第1溝を形成する工程、
(c)前記第1溝の側壁および底面を含む前記半導体基板の前記主面を、第1絶縁膜により覆う工程、
(d)前記第1領域の前記第1絶縁膜を除去した後、前記第1領域の前記半導体基板の前記主面上に、前記第1絶縁膜より膜厚が小さい第2絶縁膜を形成する工程、
(e)前記(d)工程の後、前記半導体基板上に第1導体膜を形成することで、前記第1溝内に前記第1絶縁膜を介して前記第1導体膜を埋め込む工程、
(f)前記第1領域、前記第2領域および前記第3領域の前記第1導体膜を加工することで、前記第1領域において、前記第2絶縁膜からなる第1ゲート絶縁膜と、前記第1導体膜からなる制御ゲート電極とを形成し、前記第2領域において、前記第1溝を埋め込む前記第1導体膜からなる上部電極を形成し、前記第3領域において、前記第1絶縁膜からなる第2ゲート絶縁膜と、前記第1導体膜からなる第1ダミーゲート電極とを形成し、前記第4領域の前記半導体基板の前記主面上に第2ダミーゲート電極を形成する工程、
(g)前記制御ゲート電極の側壁に、内部に電荷蓄積部を有する第3絶縁膜を介してメモリゲート電極を形成する工程、
(h)前記制御ゲート電極と前記メモリゲート電極とを含むパターン、前記第1ダミーゲート電極および前記第2ダミーゲート電極のそれぞれを挟む一対のソース・ドレイン領域を、前記第1領域、前記第3領域および前記第4領域のそれぞれに形成する工程、
(i)前記(h)工程の後、前記半導体基板の前記主面上に、前記制御ゲート電極、前記上部電極、前記第1ダミーゲート電極および前記第2ダミーゲート電極を覆う第4絶縁膜を形成する工程、
(j)前記第4絶縁膜の上面を研磨することで、前記第1ダミーゲート電極および前記第2ダミーゲート電極のそれぞれの上面を露出させる工程、
(k)前記(j)工程の後、前記第1ダミーゲート電極を、第1金属膜を含む第1ゲート電極に置換し、前記第2ダミーゲート電極を、第2金属膜を含む第2ゲート電極に置換する工程、
を有し、
前記第1領域の前記制御ゲート電極、前記メモリゲート電極および前記ソース・ドレイン領域は、不揮発性メモリのメモリセルを構成し、前記第2領域の前記半導体基板、前記上部電極および前記第1絶縁膜は、容量素子を構成し、前記第3領域の前記第1ゲート電極および前記ソース・ドレイン領域は、第1トランジスタを構成し、前記第4領域の前記第2ゲート電極および前記ソース・ドレイン領域は、第2トランジスタを構成し、
前記第1トランジスタは、前記第2トランジスタよりも高い電圧で駆動し、
前記(f)工程は、
(f1)前記第1ゲート絶縁膜、前記制御ゲート電極、前記上部電極、前記第2ゲート絶縁膜および前記第1ダミーゲート電極を形成し、前記第4領域の前記第1導体膜を除去する工程、
(f2)前記(f1)工程の後、前記第4領域の前記半導体基板の前記主面上に、窒化シリコン膜よりも誘電率が高い第6絶縁膜と、前記第6絶縁膜上の前記第2ダミーゲート電極とを形成する工程、
を有する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(b)工程では、前記第1溝および第2溝を前記半導体基板の前記主面に形成し、
(b1)前記(c)工程の前に、前記第2溝内に第5絶縁膜を埋め込むことで、前記第2溝内の前記第5絶縁膜を含む素子分離領域を形成する工程をさらに有し、
前記(d)工程では、前記第1領域および前記第4領域の前記第1絶縁膜を除去することで前記素子分離領域の上面を露出させ、その後、前記第2絶縁膜を形成する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
(e1)前記(e)工程の後、前記(f)工程の前に、前記第1導体膜に対して第1導電型または第2導電型の不純物を導入する、半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記(g)工程は、
(g1)前記第3絶縁膜を形成し、その際に生じる熱により、前記不純物を前記第1導体膜中に拡散させる工程、
(g2)前記(g1)工程の後、前記メモリゲート電極を形成する工程、
を有する、半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記(e1)工程では、前記第2領域内の第7領域の前記第1導体膜に前記第1導電型の不純物を導入し、前記第2領域内の第8領域の前記第1導体膜に前記第2導電型の不純物を導入する、半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記(a)工程では、主面に沿って並ぶ前記第1領域、前記第2領域、前記第3領域、前記第4領域および第9領域を有する前記半導体基板を用意し、
前記(b)工程では、前記第1溝と、前記第9領域の前記第2溝とを形成し、
前記第9領域に形成された前記素子分離領域は、平面視において、前記第1領域、前記第2領域および前記第3領域のうちの複数の領域を囲んでいる、半導体装置の製造方法。 - (a)主面に沿って並ぶ第1領域、第2領域、第3領域および第4領域を有する半導体基板を用意する工程、
(b)前記第2領域の前記半導体基板の前記主面に第1溝を形成する工程、
(c)前記第1溝の側壁および底面を含む前記半導体基板の前記主面を、第1絶縁膜により覆う工程、
(d)前記第1領域の前記第1絶縁膜を除去した後、前記第1領域の前記半導体基板の前記主面上に、前記第1絶縁膜より膜厚が小さい第2絶縁膜を形成する工程、
(e)前記(d)工程の後、前記半導体基板上に第1導体膜を形成することで、前記第1溝内に前記第1絶縁膜を介して前記第1導体膜を埋め込む工程、
(f)前記第1領域、前記第2領域および前記第3領域の前記第1導体膜を加工することで、前記第1領域において、前記第2絶縁膜からなる第1ゲート絶縁膜と、前記第1導体膜からなる制御ゲート電極とを形成し、前記第2領域において、前記第1溝を埋め込む前記第1導体膜からなる上部電極を形成し、前記第3領域において、前記第1絶縁膜からなる第2ゲート絶縁膜と、前記第1導体膜からなる第1ゲート電極とを形成し、前記第4領域の前記半導体基板の前記主面上に第1ダミーゲート電極を形成する工程、
(g)前記制御ゲート電極の側壁に、内部に電荷蓄積部を有する第3絶縁膜を介してメモリゲート電極を形成する工程、
(h)前記制御ゲート電極と前記メモリゲート電極とを含むパターン、前記第1ゲート電極および前記第1ダミーゲート電極のそれぞれを挟む一対のソース・ドレイン領域を、前記第1領域、前記第3領域および前記第4領域のそれぞれに形成する工程、
(i)前記(g)工程の後、前記半導体基板の前記主面上に、前記制御ゲート電極、前記上部電極、前記第1ゲート電極および前記第1ダミーゲート電極を覆う第4絶縁膜を形成する工程、
(j)前記第4絶縁膜の上面を研磨することで、前記第1ダミーゲート電極の上面を露出させる工程、
(k)前記(j)工程の後、前記第1ダミーゲート電極を、金属膜を含む第2ゲート電極に置換する工程、
を有し、
前記第1領域の前記制御ゲート電極、前記メモリゲート電極および前記ソース・ドレイン領域は、不揮発性メモリのメモリセルを構成し、前記第2領域の前記半導体基板、前記上部電極および前記第1絶縁膜は、容量素子を構成し、前記第3領域の前記第1ゲート電極および前記ソース・ドレイン領域は、第1トランジスタを構成し、前記第4領域の前記第2ゲート電極および前記ソース・ドレイン領域は、第2トランジスタを構成し、
前記第1トランジスタは、前記第2トランジスタよりも高い電圧で駆動し、
前記(f)工程は、
(f1)前記第1ゲート絶縁膜、前記制御ゲート電極、前記上部電極、前記第2ゲート絶縁膜および前記第1ゲート電極を形成し、前記第4領域の前記第1導体膜を除去する工程、
(f2)前記(f1)工程の後、前記第4領域の前記半導体基板の前記主面上に、窒化シリコン膜よりも誘電率が高い第6絶縁膜と、前記第6絶縁膜上の前記第1ダミーゲート電極とを形成する工程、
を有する、半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記(b)工程では、前記第1溝および第2溝を前記半導体基板の前記主面に形成し、
(b1)前記(c)工程の前に、前記第2溝内に第5絶縁膜を埋め込むことで、前記第2溝内の前記第5絶縁膜を含む素子分離領域を形成する工程をさらに有し、
前記(d)工程では、前記第1領域および前記第4領域の前記第1絶縁膜を除去することで前記素子分離領域の上面を露出させ、その後、前記第2絶縁膜を形成する、半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
(e1)前記(e)工程の後、前記(f)工程の前に、前記第1導体膜に対して第1導電型または第2導電型の不純物を導入する、半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記(g)工程は、
(g1)前記第3絶縁膜を形成し、その際に生じる熱により、前記不純物を前記第1導体膜中に拡散させる工程、
(g2)前記(g1)工程の後、前記メモリゲート電極を形成する工程、
を有する、半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記(e1)工程では、前記第3領域内の第5領域の前記第1導体膜に前記第1導電型の不純物を導入し、前記第3領域内の第6領域の前記第1導体膜に前記第2導電型の不純物を導入し、
前記第5領域の前記第1トランジスタは、前記第1導電型のチャネルを有し、前記第6領域の前記第1トランジスタは、前記第2導電型のチャネルを有する、半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記(e1)工程では、同一の注入工程により、前記第2領域および前記第3領域内のそれぞれの前記第1導体膜に前記不純物を導入する、半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記(a)工程では、主面に沿って並ぶ前記第1領域、前記第2領域、前記第3領域、前記第4領域および第9領域を有する前記半導体基板を用意し、
前記(b)工程では、前記第1溝と、前記第9領域の前記第2溝とを形成し、
前記第9領域に形成された前記素子分離領域は、平面視において、前記第1領域、前記第2領域および前記第3領域のうち、複数の領域を囲んでいる、半導体装置の製造方法。
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