KR100891426B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 반도체 기판의 활성 영역에 형성된 제1 및 제2 접합 영역과, 상기 제1 및 제2 접합 영역 사이에 형성되고, 상기 제1 접합 영역의 가장자리와 중첩되도록 굴절되어 상기 반도체 기판의 소자 분리 영역까지 연장되며, 연장된 부분의 단부가 굴절된 게이트를 포함한다. 여기서, 게이트는 제1 접합 영역의 가장자리와 중첩되는 영역의 반대 방향에서 활성 영역의 가장자리로부터 소자 분리 영역까지 연장된다.
페이지 버퍼, 트랜지스터, 게이트, 액티브 폭, 게이트의 길이, 오버랩

Description

반도체 소자{A semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히, 페이지 버퍼(page buffer)의 면적을 감소시켜 셀(cell) 면적을 더 확보하기 위한 반도체 소자에 관한 것이다.
플래시 메모리 소자에서는 고용량화, 고집적화가 이루어짐에 따라 동일한 칩 사이즈 내에서 셀 영역이 차지하는 면적은 증가하고 있는데 반해, 셀 이외의 영역인 코어(core)와 주변 회로 영역이 차지하는 면적은 감소하고 있다. 그중 코어에 해당하는 페이지 버퍼 내의 저전압 엔모스(LVN)와 저전압 피모스(LVP)의 단위 트랜지스터가 셀의 비트 라인을 제어하고 있다. 그러나, 셀 1개당 트랜지스터 1개를 정의할 수 없으므로 16개 또는 32개의 비트 라인 피치(pitch) 내에 트랜지스터를 1개 정의한 후 Y축 방향으로 16개 또는 32개의 트랜지스터를 쌓아서 비트 라인 1개당 트랜지스터 1개를 매치한다.
그러나, 소자가 축소화되어 감에 따라 비트 라인 피치가 감소하여 일반적인 방법과 같이 16개의 비트 라인 피치에 트랜지스터 1개를 정의할 수 없다. 16개의 비트 라인 피치에 트랜지스터 1개를 정의하기 위해 Y축 방향으로 트랜지스터 개수를 증가시켜야 하나, 이는 결국 전체 칩 면적에서 페이지 버퍼가 차지하는 면적을 증가시키게 된다.
따라서, 감소된 비트 라인 피치에 트랜지스터 1개를 정의하기 위해서는 트랜지스터의 액티브(active) 영역의 폭(width)을 감소시켜야 한다. 그러나, 액티브 영역의 폭 감소는 트랜지스터의 누설 전류를 증가시키는 요인이 된다.
본 발명은 게이트를 액티브 영역 끝 부분에서 액티브 영역과 오버랩(overlap)되게 형성하여 게이트의 최종 길이를 감소시킴으로써 소자의 축소화로 비트 라인 피치(pitch)가 감소하더라도 16개의 비트 라인 피치에 트랜지스터 1개를 정의할 수 있을 뿐만 아니라 페이지 버퍼가 차지하는 면적을 감소시킬 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자는, 반도체 기판의 활성 영역에 형성된 제1 및 제2 접합 영역과, 제1 및 제2 접합 영역 사이에 형성되고, 제1 접합 영역의 가장자리와 중첩되도록 굴절되어 반도체 기판의 소자 분리 영역까지 연장되며, 연장된 부분의 단부가 굴절된 게이트를 포함한다.
상기에서, 제1 접합 영역에 소스 콘택 플러그 또는 드레인 콘택 플러그가 형성된다. 제2 접합 영역에 소스 콘택 플러그 또는 드레인 콘택 플러그가 형성된다. 제1 또는 제2 접합 영역에 형성된 소스 콘택 플러그 또는 드레인 콘택 플러그는 서로 비대칭을 이룬다. 제1 또는 제2 접합 영역에 형성된 소스 콘택 플러그 또는 드레인 콘택 플러그는 서로 대칭을 이룬다.
제1 접합 영역의 가장자리와 중첩되는 영역의 반대 방향에서 게이트가 활성 영역의 가장자리에서 소자 분리 영역까지 연장된다. 게이트가 연장된 폭은 0.2um 내지 0.5um이다. 게이트의 길이는 게이트를 활성 영역의 가장자리에서 소자 분리 영역까지 연장한 폭과 활성 영역의 폭을 더한 값에 제1 접합 영역의 가장자리와 중첩되도록 굴절된 영역의 폭을 뺀 값 내지 활성 영역의 가장자리에서 소자 분리 영역까지 연장한 폭과 활성 영역의 폭과 제1 접합 영역의 가장자리와 중첩되도록 굴절된 영역의 폭을 더한 값이다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 게이트를 제1 접합 영역의 가장자리와 중첩되도록 굴절되어 소자 분리 영역까지 연장되고, 연장된 부분의 단부가 굴절되게 형성하여 게이트의 최종 길이를 감소시킴으로써 소자의 축소화로 비트 라인 피치(pitch)가 감소하더라도 16개의 비트 라인 피치에 트랜지스터 1개를 정의할 수 있다.
둘째, 소자의 축소화로 비트 라인 피치가 감소하더라도 16개의 비트 라인 피치에 트랜지스터 1개를 정의함으로써 누설 전류가 증가하지 않고 페이지 버퍼가 차지하는 면적을 감소시킬 수 있다.
셋째, 페이지 버퍼가 차지하는 면적을 감소시킴으로써 전체 칩에서 셀 면적을 더 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자에 대해 설명하기 위한 소자의 레이아웃도이다.
복수 개의 페이지 버퍼 블록들은 비트 라인을 통해 메모리 셀 어레이(100)에 연결된다. 각각의 페이지 버퍼 블록 내에 복수 개의 트랜지스터들(200)이 구성되고, 하나의 트랜지스터(202)에 16개의 비트 라인이 연결된다.
메모리 셀 어레이(100)는 다수의 메모리 셀 블록(102; 편의상 하나만 도시함)을 포함한다. 각각의 메모리 셀 블록(102)은 데이터를 저장하기 위한 다수의 셀이 직렬 연결된 셀 스트링(string), 셀 스트링과 드레인 및 셀 스트링과 소스 사이에 각각 형성된 드레인 셀렉트 트랜지스터(Drain Select Transistor) 및 소스 셀렉트 트랜지스터(Source Select Transistor)를 포함하여 구성된다. 그리고, 드레인 셀렉트 트랜지스터는 드레인 셀렉트 라인(Drain Select Line; DSL)에 연결되고, 소스 셀렉트 트랜지스터는 소스 셀렉트 라인(Source Select Line; SSL)에 연결되도록 구성된다. 여기서, 드레인은 셀 스트링당 하나씩 존재하여, 드레인 콘택(Drain Contact)을 통해 비트 라인(BL)과 연결된다.
또한, 모든 셀 스트링이 하나의 공통 소스 라인(Common Source Line)을 공유한다. 한편, 동일 워드 라인(WL)을 공유하는 다수의 셀이 하나의 페이지(page)를 구성한다. 또한, 셀 스트링은 비트 라인(BLe 및 BLo)의 수만큼 구성되며, 이에 따라 드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터도 그만큼 구성된다.
16개의 비트 라인(BL)이 연결된 하나의 트랜지스터(202)는 활성 영역(AC), 소자 분리 영역(F), 활성 영역(AC)에 형성된 제1 접합 영역(I-1) 및 제2 접합 영 역(I-2), 제1 접합 영역(I-1) 및 제2 접합 영역(I-2) 내에 서로 대칭 또는 비대칭으로 형성된 소스 콘택 플러그 및 드레인 콘택 플러그(CT1 및 CT2), 제1 접합 영역(I-1) 및 제2 접합 영역(I-2) 사이에 형성된 게이트(G)를 포함하여 구성된다.
게이트(G)는 제1 접합(I-1) 영역 및 제2 접합 영역(I-2) 사이에 형성되고, 제1 접합 영역(I-1)의 가장자리와 중첩되도록 굴절되어 반도체 기판의 소자 분리 영역(F)까지 연장되며, 연장된 부분의 단부가 굴절된다. 또한, 제1 접합 영역(I-1)의 가장자리와 중첩되는 영역의 반대 방향에서 게이트(G)가 활성 영역(AC)의 가장자리에서 소자 분리 영역(F)까지 연장된다. 이렇게 게이트(G)가 연장된 폭(A)은 0.2um 내지 0.5um으로 한다. 이로 인해 제1 접합 영역(I-1)과 게이트(G) 사이를 연결해주는 영역의 폭(H)과 소자 분리 영역(F) 상부에 형성된 게이트(G)의 폭(즉, 제1 접합 영역(I-1)의 가장자리와 중첩되도록 굴절된 게이트(G)의 폭(C); C-1) 만큼 게이트 길이(E)가 감소한다. 즉, 게이트 길이(E)는 기존에 형성된 게이트(G-1)의 길이에 비해 H(제1 접합 영역(I-1)과 게이트(G) 사이를 연결해주는 영역의 폭) + C-1(소자 분리 영역(F) 상부에 형성된 게이트(G)의 폭) 영역만큼 감소한다. 여기서, 점선 부분으로 표시된 부분은 기존에 형성된 게이트(G-1)를 나타낸다.
제1 접합 영역(I-1)의 가장자리와 중첩되도록 굴절된 게이트(G)의 최종 길이(E)는 게이트(G)를 활성 영역(AC)의 가장자리에서 소자 분리 영역(F)까지 연장한 폭(A)과 활성 영역(AC)의 폭(B)을 더한 값에서 제1 접합 영역(I-1)의 가장자리와 중첩되도록 굴절된 영역의 폭(C)을 뺀 값 내지 활성 영역(AC)의 가장자리에서 소자 분리 영역(F)까지 연장한 폭(A)과 활성 영역(AC)의 폭(B)과 제1 접합 영역(I-1)의 가장자리와 중첩되도록 굴절된 영역의 폭(C)을 더한 값이다. 즉, 게이트(G)의 최종 길이(E)는 A(게이트를 활성 영역의 가장자리에서 소자 분리 영역까지 연장한 폭) + B(활성 영역의 폭) - C(제1 접합 영역의 가장자리와 중첩되도록 굴절된 영역의 폭) 내지 A(게이트를 활성 영역의 가장자리에서 소자 분리 영역까지 연장한 폭) + B(활성 영역의 폭) + C(제1 접합 영역의 가장자리와 중첩되도록 굴절된 영역의 폭)이다.
게이트(G)가 제1 접합 영역(I-1)의 가장자리와 중첩되도록 굴절됨으로써 소스 콘택 플러그 또는 드레인 콘택 플러그(CT1)와 대칭을 이루는 소스 콘택 플러그 또는 드레인 콘택 플러그(CT2)가 제1 접합 영역(I-1)의 가장자리와 중첩되도록 굴절되는 방향의 반대 방향으로 이동할 수 있다. 이로 인하여 소스 콘택 플러그 또는 드레인 콘택 플러그(CT1)와 대칭을 이루는 소스 콘택 플러그 또는 드레인 콘택 플러그(CT2)가 비대칭을 이룰 수 있다. 여기서, 소스 콘택 플러그 또는 드레인 콘택 플러그(CT1)는 비트 라인과 연결되고, 소스 콘택 플러그 또는 드레인 콘택 플러그(CT2)는 페이지 버퍼와 연결된다.
도면에 도시된 CT3은 제1 접합 영역(I-1)의 가장자리와 중첩되도록 굴절되어 소자 분리 영역(F)까지 연장되고, 연장된 부분의 단부가 굴절된 게이트(G)의 영역에 형성된 콘택 플러그이다. 이는 고전압 트랜지스터로 인가된다. D는 게이트(G)와 게이트(G) 사이의 거리를 나타낸 것이다. 여기서, D는 비트 라인(BL)과 비트 라인(BL) 사이의 거리(P)의 반으로 정의된다.
상기와 같이, 게이트(G)를 제1 접합 영역(I-1)의 가장자리와 중첩되도록 굴 절되어 소자 분리 영역(F)까지 연장되고, 연장된 부분의 단부가 굴절되게 형성하여 게이트(G)의 최종 길이(E)를 감소시킴으로써 소자의 축소화로 비트 라인(BL) 피치(pitch)가 감소하더라도 16개의 비트 라인(BL) 피치에 트랜지스터 1개를 정의할 수 있다. 이로 인하여 누설 전류가 증가하지 않고 페이지 버퍼가 차지하는 면적을 감소시킬 수 있다. 페이지 버퍼가 차지하는 면적을 감소시킴으로써 전체 칩에서 셀 면적을 더 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자에 대해 설명하기 위해 나타낸 레이아웃도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 메모리 셀 어레이 102 : 메모리 셀 블록
200 : 복수 개의 트랜지스터들 202 : 하나의 트랜지스터
DSL : 드레인 셀렉트 라인 SSL : 소스 셀렉트 라인
BL : 비트 라인 WL : 워드 라인
AC : 액티브 영역 F : 필드 영역
A : 액티브 영역의 시작 부분에서 필드 영역으로 연장한 게이트의 폭
B : 액티브 영역의 폭 D : 게이트와 게이트 사이의 거리
C : 액티브 영역 끝 부분에서 액티브 영역과 오버랩되게 형성된 게이트의 폭
C-1 : 필드 영역 상부에 형성된 게이트의 폭
E : 게이트 길이
H : 액티브 영역과 게이트 사이를 연결해주는 영역의 폭
G : 게이트 G-1 : 기존에 형성된 게이트
I-1 : 제1 접합 영역 I-2 : 제2 접합 영역
CT1, CT2 : 소스 또는 드레인 콘택 플러그
CT3 : 콘택 플러그

Claims (8)

  1. 반도체 기판의 활성 영역에 형성된 제1 및 제2 접합 영역; 및
    상기 제1 및 제2 접합 영역 사이에 형성되고, 상기 제1 접합 영역의 가장자리와 중첩되도록 굴절되어 상기 반도체 기판의 소자 분리 영역까지 연장되며, 연장된 부분의 단부가 굴절된 게이트를 포함하며,
    상기 게이트는 상기 제1 접합 영역의 가장자리와 중첩되는 영역의 반대 방향에서 상기 활성 영역의 가장자리로부터 상기 소자 분리 영역까지 연장되는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 접합 영역에 소스 콘택 플러그 또는 드레인 콘택 플러그가 형성되는 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 접합 영역에 소스 콘택 플러그 또는 드레인 콘택 플러그가 형성되는 반도체 소자.
  4. 제2항 또는 제3항에 있어서,
    상기 제1 또는 제2 접합 영역에 형성된 상기 소스 콘택 플러그 또는 드레인 콘택 플러그는 서로 비대칭을 이루는 반도체 소자.
  5. 제2항 또는 제3항에 있어서,
    상기 제1 또는 제2 접합 영역에 형성된 상기 소스 콘택 플러그 또는 드레인 콘택 플러그는 서로 대칭을 이루는 반도체 소자.
  6. 삭제
  7. 제1항에 있어서,
    상기 게이트가 연장된 폭은 0.2um 내지 0.5um인 반도체 소자.
  8. 제1항에 있어서,
    상기 게이트의 길이는 상기 게이트를 상기 활성 영역의 가장자리에서 상기 소자 분리 영역까지 연장한 폭과 상기 활성 영역의 폭을 더한 값에 상기 제1 접합 영역의 가장자리와 중첩되도록 굴절된 영역의 폭을 뺀 값 내지 상기 활성 영역의 가장자리에서 상기 소자 분리 영역까지 연장한 폭과 상기 활성 영역의 폭과 상기 제1 접합 영역의 가장자리와 중첩되도록 굴절된 영역의 폭을 더한 값인 반도체 소자.
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