KR20090076138A - 광 근접 보정 방법 - Google Patents
광 근접 보정 방법 Download PDFInfo
- Publication number
- KR20090076138A KR20090076138A KR1020080001898A KR20080001898A KR20090076138A KR 20090076138 A KR20090076138 A KR 20090076138A KR 1020080001898 A KR1020080001898 A KR 1020080001898A KR 20080001898 A KR20080001898 A KR 20080001898A KR 20090076138 A KR20090076138 A KR 20090076138A
- Authority
- KR
- South Korea
- Prior art keywords
- drain contact
- contact hole
- drain
- layout
- pattern
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
- G03F7/70441—Optical proximity correction [OPC]
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 드레인 콘택 홀을 지그재그 패턴으로 구현하여 단일 노광 공정으로 패터닝할 수 있는 광 근접 보정(Optical Proximity Correction; OPC)을 개시한다. 이를 위해 드레인 콘택 홀을 지그재그 패턴으로 구현한다. 따라서, SPT 또는 DPT 등의 복잡한 기술을 구현하기 위한 고가의 노광 장비를 필요하지 않기 때문에 저가의 노광 장비를 이용하여 구현 가능하며, SPT 또는 DPT 등의 복잡한 기술을 사용하지 않고 단일 노광으로 반도체 소자를 구현할 수 있기 때문에 개발 시간이 절약된다.
플래시 메모리, 단일 노광 공정, OPC, 드레인 콘택, 지그재그
Description
본 발명은 광 근접 보정 방법에 관한 것으로, 더욱 상세하게는 드레인 콘택 홀을 지그재그 패턴으로 구현하여 단일 노광 공정으로 패터닝할 수 있는 광 근접 보정(Optical Proximity Correction; OPC) 방법에 관한 것이다.
최근 전자 기기에서의 휴대성, 계산 능력, 기억 용량 및 에너지 효율에 대한 요구가 증가함에 따라 집적 회로들은 계속하여 더 작게 만들어지고 있다. 따라서, 전자 소자들 및 상호 연결선의 폭과 같은 집적회로 패턴의 크기가 계속하여 감소한다.
또한, DRAM(dynamic random access memory), 플래시 메모리(flash memory), SRAM(static random access memory), 강유전체 메모리(ferro electric memory), 로직 게이트 어레이들(logic gate arrays) 등과 같은 장치들 또는 메모리 회로들에서의 패턴 크기가 감소하고 있다.
통상적으로 플래시 메모리는 한번에 바이트가 아닌 블럭 단위로 삭제되고 재 프로그램되는 메모리이다.
플래시 메모리는 메모리 어레이를 포함하며, 메모리 어레이는 많은 메모리 셀들을 포함한다. 메모리 셀들 각각은 전하를 보유할 수 있는 부유 게이트 전계 효과 트랜지스터(floating gate field effect transistor)를 포함한다.
셀의 데이터는 부유 게이트에 전하의 존재 유무에 의해서 결정된다. 셀들은 일반적으로 소거 블럭(erase blocks)이라 지칭되는 섹션들(sections)로 그룹화된다.
플래시 메모리 어레이의 메모리 셀들은 통상적으로 NOR 형(각각의 셀이 비트 라인에 직접 연결됨) 또는 NAND 형(셀들은 스트링(string)에 연결되고, 각각의 셀들이 스트링을 통해 비트 라인에 간접적으로 연결됨)으로 배치된다.
소거 블럭 내의 셀들은 부유 게이트를 충전함으로써 랜덤하게 전기적으로 프로그램될 수 있다. 소거 블럭 내의 모든 부유 게이트 메모리 셀이 단일 동작으로 소거되는 블럭 소거동작에 의해 전하가 부유 게이트로부터 제거될 수 있다.
일반적으로 플래시 메모리의 프로그램은 드레인 접합 근방에서 발생시킨 열전자를 부유 게이트에 주입하는 것에 의해서 실행하고, 소거는 부유 게이트와 소스 사이에 높은 전계(electric field)를 발생시키고, 전하가 얇은 게이트 산화막을 통과하는 터널현상을 이용해서 부유 게이트에 축적된 전자를 소스로 빼내는 것에 의해서 실행한다. 프로그램 동작에 의해 메모리 셀의 제어 게이트 문턱 전압(threshold voltage)이 프로그램 동작을 실행하지 않았던 소거 상태의 메모리 셀에 비해서 높게 된다.
워드 라인에서 제어 게이트에 인가되는 워드 라인 선택 레벨에 대해서 프로그램 상태의 문턱 전압은 높게 되고, 소거상태의 문턱 전압은 낮게 된다. 따라서, 선택 트랜지스터를 사용하지 않고 1개의 트랜지스터로 메모리 셀을 구성할 수 있다.
일반적인 플래시 메모리의 메모리 셀은 적층된 게이트(stacked gate) 구조를 갖는 셀 트랜지스터들로 이루어진다. 적층된 게이트 구조는 터널 산화막, 부유 게이트 전극, 게이트 간 절연막(IPD; Inter-Poly Dielectric) 및 제어 게이트 전극이 셀 트랜지스터의 채널영역 위에서 순차적으로 적층되는 구조를 의미한다. 이와 같은 적층된 게이트 구조의 플래시 메모리소자는 제어 게이트 전극에 소정 크기의 전압을 인가함으로써 게이트 간 절연막을 거쳐서 부유 게이트 전극에 전압이 인가되는 커플링비(coupling ratio)를 이용한다.
통상적으로 게이트 간 절연막(IPD)은 ONO(Oxide-Nitride-Oxide) 구조로 이루어진다. 즉 부유 게이트 전극 위에 하부 산화막이 배치되고, 그 위에 질화막이 배치되며, 그리고 질화막 위에 상부 산화막이 배치된다. 이와 같은 ONO 구조의 게이트 간 절연막(IPD)은 단일 산화막으로 이루어진 게이트 간 절연막(IPD)에 비하여 플래시 메모리 소자의 커플링비 증대에 더 큰 기여를 하는 것으로 알려져 있다.
또한, 일반적인 플래시 메모리는 반도체 기판 상부에 형성된 드레인 선택 라인(drain select line) 및 드레인 콘택 홀을 포함한다.
드레인 콘택 홀 목표 레이아웃을 참조하면, 40nm 이하 반도체 소자에서는 드레인 콘택 홀의 가로 방향은 직경 40nm이며 세로 방향은 70nm 이상 확보되어야 한 다. 그리고, 드레인 콘택 홀과 인접한 드레인 콘택 홀과의 간격(bar)은 40nm를 유지해야 한다.
하지만, 일반적인 목표 레이아웃의 드레인 콘택 홀을 단일 노광(single exposure)을 위한 광 근접 보정(Optical Proximity Correction; OPC)을 하는 경우 디자인 룰(design rule)이나 마스크 룰(mask rule)을 위배하여 정상적인 패터닝이 어려운 문제점이 있다.
이를 극복하기 위해, 40nm 이하 반도체 소자에서는 SPT(Spacer Patterning Technology) 또는 DPT(Double Patterning Technology)를 이용하여 패터닝한다.
그러나, SPT 또는 DPT 공정에 대한 OPC의 경우 공정 기술이 까다롭고 고가의 노광 장비가 필요하여 많은 비용이 드는 문제점이 있다.
본 발명은 드레인 콘택 홀 패턴을 지그재그로 배열하여 단일 노광 공정으로 패터닝할 수 있는 광 근접 보정(Optical Proximity Correction; OPC) 방법을 제공하는 것을 목적으로 한다.
본 발명은 SPT 또는 DPT 등의 복잡한 기술을 구현하기 위한 고가의 노광 장비를 필요하지 않아 저가의 노광 장비를 이용하여 구현 가능한 광 근접 보정(Optical Proximity Correction; OPC) 방법을 제공하는 것을 목적으로 한다.
본 발명은 SPT 또는 DPT 등의 복잡한 기술을 사용하지 않고 단일 노광으로 반도체 소자를 구현할 수 있기 때문에 개발 시간이 절약되는 광 근접 보정(Optical Proximity Correction; OPC) 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 광 근접 보정 방법은
플래시 메모리 소자를 구현하는 레이아웃을 설계하는 단계;
상기 레이아웃을 광 근접 보정(Optical Proximity Correction; OPC)하는 단계를 포함하고,
상기 레이아웃은
소스 선택 라인 및 드레인 선택 라인을 포함하는 게이트 라인;
상기 드레인 선택 라인에 인접하여 지그재그로 배열되는 드레인 콘택 홀 패턴; 및
상기 드레인 콘택의 충분한 장측 길이를 확보하고, 상기 게이트 라인과의 충분한 이격 거리를 확보하기 위하여 상기 드레인 콘택 홀 패턴의 길이 방향에 연결되는 보조 패턴을 포함한다.
또한, 상기 게이트 라인은 터널 산화막, 부유 게이트 전극, 게이트 간 절연막(IPD; Inter-Poly Dielectric) 및 제어 게이트 전극이 채널 영역 위에 순차적으로 적층되는 스택 구조를 갖는 것을 특징으로 한다.
본 발명은 광 근접 보정(Optical Proximity Correction; OPC)된 드레인 콘택 홀을 지그재그 패턴으로 구현하여 단일 노광 공정으로 패터닝할 수 있는 효과가 있다.
본 발명은 SPT 또는 DPT 등의 복잡한 기술을 구현하기 위한 고가의 노광 장비를 필요하지 않아 저가의 노광 장비를 이용하여 구현 가능한 효과가 있다.
본 발명은 SPT 또는 DPT 등의 복잡한 기술을 사용하지 않고 단일 노광으로 반도체 소자를 구현할 수 있기 때문에 개발 시간이 절약되는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
본 발명의 일실시예는 드레인 콘택을 형성하기 위한 드레인 콘택 홀 패턴을 설계하고, 디자인 룰과 마스크 룰에 따라 드레인 콘택 홀 패턴을 지그재그로 배열하여 광 근접 보정(Optical Proximity Correction; OPC)을 수행하여 단일 공정으로 드레인 콘택을 패터닝할 수 있는 기술을 개시한다.
도 1a는 본 발명의 일실시예에 따른 반도체 소자의 레이아웃을 나타낸 평면도이다.
도 1a를 참조하면, 제어 게이트(control gate)(101), 소스 선택 라인(source select line) 또는 드레인 선택 라인(drain select line)(102)이 평행하게 배열되고, 드레인 선택 라인(102)과 인접하여 드레인 콘택 홀 패턴(103)이 지그재그로 배열된다. 여기서, 드레인 콘택 홀 패턴(103)은 광 근접 보정(Optical Proximity Correction; OPC)된 패턴을 나타낸다.
도 1b는 도 1a에 도시된 반도체 소자의 레이아웃을 시뮬레이션하여 드레인 콘택 홀 패턴(103)에 드레인 콘택 홀의 윤곽선(contour)(105)을 나타낸 평면도로써, 드레인 콘택 홀의 윤곽선(105)은 드레인 선택 라인(102)과의 이격 거리가 28nm 이며, 단축 길이가 40nm이고, 장축 길이가 48nm로 형성된다.
도 1c는 도 1a에 도시된 반도체 소자의 드레인 콘택 홀의 윤곽선(105)에 대한 에이리얼 이미지(arial image)를 나타낸 사진도이다.
한편, 본 발명의 다른 실시예는 드레인 콘택 홀 패턴 사이에 보조 패턴(assist feature)을 삽입하여 드레인 콘택 홀의 장축 마진을 확보하고, 드레인 콘택 홀 패턴과 보조 패턴을 서로 연결하여 드레인 선택 라인과의 이격 마진을 확보할 수 있다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 소자의 레이아웃을 나타낸 평면도이다. 여기서는 드레인 콘택 홀 패턴 사이에 보조 패턴을 삽입한 경우를 예를 들어 설명한다.
도 2a를 참조하면, 제어 게이트(control gate)(201), 소스 선택 라인(source select line) 또는 드레인 선택 라인(drain select line)(202)이 배열되고, 드레인 선택 라인(202)에 인접하여 드레인 콘택 홀 패턴(203)이 지그재그로 배열되고 드레인 콘택 홀 패턴(203) 사이에 드레인 콘택 홀의 장축 길이를 충분히 확보하고, 드레인 선택 라인(202)과의 이격 거리를 충분히 확보하기 위한 보조 패턴(204)이 배치된다. 이때, 드레인 콘택 홀 패턴(203)과 보조 패턴(204)은 서로 연결된다.
도 2b는 도 2a에 도시된 반도체 소자의 레이아웃을 시뮬레이션하여 드레인 콘택 홀 패턴(203)에 드레인 콘택 홀의 윤곽선(contour)(205)을 나타낸 평면도로써, 드레인 콘택 홀의 윤곽선(205)은 드레인 선택 라인(202)과의 이격 거리(A)가 40nm 정도이며, 단축 길이가 40nm 이고, 장축 길이가 80nm로 디자인 룰(design rule) 및 마스크 룰(mask rule)을 만족하는 충분한 마진 확보가 가능하다.
도 2c는 도 2a에 도시된 반도체 소자의 드레인 콘택 홀의 윤곽선(205)에 대한 에이리얼 이미지(arial image)를 나타낸 사진도로써, 명암비(contrast)를 충분히 확보할 수 있는 것을 알 수 있다.
상기한 본 발명의 실시예에서는 40nm 이하 플래시 메모리 소자의 드레인 콘택 홀을 형성하기 위한 광 근접 보정 방법을 예를 들어 설명하였지만 이에 한정되지 않는다.
본 발명은 드레인 콘택 홀을 지그재그 패턴으로 구현하여 단일 노광 공정으로 패터닝할 수 있는 광 근접 보정(Optical Proximity Correction; OPC) 방법을 개시한다. 따라서, SPT 또는 DPT 등의 복잡한 기술을 구현하기 위한 고가의 노광 장비를 필요하지 않기 때문에 저가의 노광 장비를 이용하여 구현 가능하며, SPT 또는 DPT 등의 복잡한 기술을 사용하지 않고 단일 노광으로 40nm 이하 반도체 소자를 구 현할 수 있기 때문에 개발 시간이 절약된다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a는 본 발명의 일실시예에 따른 반도체 소자의 레이아웃을 나타낸 평면도이다.
도 1b는 도 1a에 도시된 반도체 소자의 레이아웃을 시뮬레이션하여 드레인 콘택 홀 패턴(103)에 드레인 콘택 홀의 윤곽선(contour)(105)을 나타낸 평면도이다.
도 1c는 도 1a에 도시된 반도체 소자의 드레인 콘택 홀의 윤곽선(105)에 대한 에이리얼 이미지(arial image)를 나타낸 사진도이다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 소자의 레이아웃을 나타낸 평면도이다.
도 2b는 도 2a에 도시된 반도체 소자의 레이아웃을 시뮬레이션하여 드레인 콘택 홀 패턴(203)에 드레인 콘택 홀의 윤곽선(contour)(205)을 나타낸 평면도이다.
도 2c는 도 2a에 도시된 반도체 소자의 드레인 콘택 홀의 윤곽선(205)에 대한 에이리얼 이미지(arial image)를 나타낸 사진도이다.
<도면의 주요 부분에 대한 부호 설명>
101, 201: 제어 게이트 라인 102, 202: 드레인 선택 라인
103, 203: 드레인 콘택 홀 패턴 204: 보조 패턴
105, 205: 드레인 콘택 홀의 윤곽선
Claims (2)
- 플래시 메모리 소자를 구현하는 레이아웃을 설계하는 단계;상기 레이아웃을 광 근접 보정(Optical Proximity Correction; OPC)하는 단계를 포함하고,상기 레이아웃은소스 선택 라인 및 드레인 선택 라인을 포함하는 게이트 라인;상기 드레인 선택 라인에 인접하여 지그재그로 배열되는 드레인 콘택 홀 패턴; 및상기 드레인 콘택의 충분한 장측 길이를 확보하고, 상기 게이트 라인과의 충분한 이격 거리를 확보하기 위하여 상기 드레인 콘택 홀 패턴의 길이 방향에 연결되는 보조 패턴을 포함하는 것을 특징으로 하는 광 근접 보정 방법.
- 제 1 항에 있어서,상기 게이트 라인은 터널 산화막, 부유 게이트 전극, 게이트 간 절연막(IPD; Inter-Poly Dielectric) 및 제어 게이트 전극이 채널 영역 위에 순차적으로 적층되는 스택 구조를 갖는 것을 특징으로 하는 플래시 메모리 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080001898A KR20090076138A (ko) | 2008-01-07 | 2008-01-07 | 광 근접 보정 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080001898A KR20090076138A (ko) | 2008-01-07 | 2008-01-07 | 광 근접 보정 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090076138A true KR20090076138A (ko) | 2009-07-13 |
Family
ID=41333284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080001898A KR20090076138A (ko) | 2008-01-07 | 2008-01-07 | 광 근접 보정 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090076138A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8029949B2 (en) | 2009-06-15 | 2011-10-04 | Hynix Semiconductor Inc. | Photomask for forming contact hole in semiconductor device |
| US8716779B2 (en) * | 2009-07-30 | 2014-05-06 | Hynix Semiconductor Inc. | Flash memory device and mask for fabricating the same |
| CN111965934A (zh) * | 2020-06-22 | 2020-11-20 | 上海华力微电子有限公司 | Opc修正通孔的选择方法 |
-
2008
- 2008-01-07 KR KR1020080001898A patent/KR20090076138A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8029949B2 (en) | 2009-06-15 | 2011-10-04 | Hynix Semiconductor Inc. | Photomask for forming contact hole in semiconductor device |
| US8716779B2 (en) * | 2009-07-30 | 2014-05-06 | Hynix Semiconductor Inc. | Flash memory device and mask for fabricating the same |
| CN111965934A (zh) * | 2020-06-22 | 2020-11-20 | 上海华力微电子有限公司 | Opc修正通孔的选择方法 |
| CN111965934B (zh) * | 2020-06-22 | 2024-01-23 | 上海华力微电子有限公司 | Opc修正通孔的选择方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004241558A (ja) | 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム | |
| US9741729B2 (en) | Nonvolatile memory cells, nonvolatile memory cell arrays including the same, and methods of fabricating the same | |
| US8530309B2 (en) | Memory device and method for fabricating the same | |
| US7813179B2 (en) | Semiconductor memory device having plural word lines arranged at narrow pitch and manufacturing method thereof | |
| US20160293616A1 (en) | Semiconductor transistor and flash memory, and manufacturing method thereof | |
| US20150303204A1 (en) | Nonvolatile memory devices having charge trapping layers and methods of fabricating the same | |
| US8258569B2 (en) | Non-volatile semiconductor memory device | |
| US9431503B2 (en) | Integrating transistors with different poly-silicon heights on the same die | |
| KR20070026431A (ko) | 웰 콘택트를 갖는 ｅｅｐｒｏｍ 어레이 | |
| US7542320B2 (en) | Semiconductor memory device | |
| KR20090076138A (ko) | 광 근접 보정 방법 | |
| JP2012174762A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| KR20140020146A (ko) | 반도체 메모리 장치 및 이의 제조방법 | |
| JP2011192898A (ja) | 半導体記憶装置及びその製造方法 | |
| KR100761409B1 (ko) | 플래시 메모리 소자 및 그 제조방법 | |
| KR20130039795A (ko) | 낸드 플래시 메모리 소자 | |
| KR100799860B1 (ko) | 플래쉬 메모리 소자 및 그의 제조방법 | |
| JP2007013078A (ja) | Ｎａｎｄフラッシュメモリ素子およびその製造方法 | |
| KR20060082945A (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| JP2006310687A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR100731059B1 (ko) | 플래시 메모리 소자의 게이트 패터닝 방법 | |
| KR100875023B1 (ko) | 플래쉬 메모리 소자 및 그 제조 방법 | |
| KR20100013965A (ko) | 반도체 메모리 소자의 금속 배선 및 이의 제조 방법 | |
| JP2011082384A (ja) | 半導体記憶装置 | |
| KR20090070709A (ko) | 반도체 소자의 콘택홀 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |