KR100875023B1 - 플래쉬 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자 및 그 제조 방법에 관한 것으로 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판 내에 형성된 트리플 웰 구조; 상기 셀 영역 및 상기 주변 회로 영역의 사이에 형성된 소자 분리막; 상기 셀 영역의 반도체 기판 상에 형성된 터널 산화막 및 플로팅 게이트; 상기 소자 분리막 하부에 위치하는 상기 트리플 웰 구조의 N웰 가장 자리와 교차하지 않도록 상기 트리플 웰 구조 중 상기 셀 영역에 형성된 P웰 영역 내에서, 상기 플로팅 게이트를 포함하는 상기 반도체 기판 상에 형성된 유전체막 및 콘트롤 게이트를 포함하여 콘트롤 게이트가 주변 회로 영역까지 연장되어 형성되지 않도록 함으로써 주변 회로 기생 PMOS 트랜지스터의 생성을 원천적으로 방지할 수 있어 누설 전류를 방지할 수 있는 플래쉬 메모리 소자 및 그 제조 방법이 개시된다.
NAND 플래쉬, 기생 PMOS 트랜지스터, 누설 전류, 콘트롤 게이트
Description
도 1은 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 단면도.
도 2(a) 내지 도 2(d)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : N웰
103 : P웰 104 : 소자 분리막
105 : 터널 산화막 106 : 플로팅 게이트
107 : 유전체막 108 : 콘트롤 게이트
109 : 층간 절연막 110 : 콘택 플러그
111 : 금속 배선
본 발명은 플래쉬 메모리 소자에 관한 것으로, 특히 콘트롤 게이트가 주변 회로 영역까지 연장되어 형성됨으로써 생성되는 기생 PMOS 트랜지스터에 의한 누설 전류에 의해 발생되는 소거 페일을 방지할 수 있는 플래쉬 메모리 소자 및 그 제조 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 파울러-노드하임(Fowler-Nordheim; FN) 터널링 현상을 이용하여 플로팅 게이트에 전자를 주입함으로써 데이터 프로그램을 수행하며, 대용량 및 높은 집적도를 제공한다.
NAND형 플래쉬 메모리 소자는 다수의 셀 블럭으로 구성되는데, 하나의 셀 블럭은 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 하나의 스트링을 구성하는 다수의 셀 스트링, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 형성된 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터로 구성된다. 그리고, 셀의 프로그램, 소거 및 독출 동작을 위한 소정의 바이어스를 생성하고 이를 전달하는 다수의 회로 소자가 형성된 주변 회로 영역이 존재한다. 또한, 서로 다른 셀 스트링을 구성하며 동일한 워드라인에 의해 구동되는 셀들이 페이지(page)를 구성하며, 다수의 드레인 선택 트랜지스터의 게이트는 드레인 선택 라인(DSL)에 공통 접속되어 드레인 선택 라인의 전위에 따라 구동되고, 다수의 소오스 선택 트랜지스터의 게이트는 소오스 선택 라인에 공통 접속되어 소오스 선택 라인의 전위에 따라 구동된다. 여기서, NAND형 플래쉬 메모리 셀은 반도체 기판 상부의 소정 영역에 터 널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트와 게이트 양측의 반도체 기판상에 형성된 접합부로 구성된다. 또한, 하나의 페이지를 구성하는 다수의 셀은 각각의 플로팅 게이트가 소자 분리막에 의해 서로 격리되고, 워드라인은 셀 영역을 지나 주변 회로 영역까지 형성되는 구조를 갖는다.
상기와 같이 구성되는 NAND형 플래쉬 메모리 소자는 전기적인 프로그램/소거(Program/Erase)가 가능한 소자로써 얇은 터널 산화막을 통해 강한 전기장에 의해 전자가 이동하면서 문턱 전압을 변화시켜 프로그램 및 소거 기능을 수행한다. 이러한 NAND형 플래쉬 메모리 소자는 블럭 단위로 소거를 실시하는데, 소거를 위해서는 선택된 셀 블럭의 모든 워드라인에 접지 전압(Vss)을 인가하고, 웰에 20V의 고전압을 인가한다.
상기한 바와 같이 NAND형 플래쉬 메모리 소자는 웰에 20V 정도의 고전압을 인가하여 소거를 실시하기 때문에 셀 영역의 반도체 기판이 트리플 웰(triple well) 구조로 형성되어야 한다. 즉, P형 반도체 기판상에 N웰을 형성하고, N웰상의 소정 영역에 P웰을 형성하여 트리플 웰을 형성한다.
그런데, 상기한 바와 같이 구성된 NAND형 플래쉬 메모리 소자는 셀 영역의 에지(edge) 부분에서 소자 분리막 상부를 통해 주변 회로 영역, 예컨데 로우 디코더(row decoder)가 형성된 영역까지 콘트롤 게이트, 즉 워드라인이 지나게 된다. 또한, 주변 회로 영역의 고전압 펌프에서 생성된 고전압이 고전압 트랜지스터를 통해 로우 디코더에 전달되기 위해 로우 디코더 영역까지 연장된 워드라인에 콘택 및 배선이 형성되어 고전압 트랜지스터와 연결되게 된다.
이렇게 구성된 상태에서 소거를 위해 워드라인에 접지 전압(Vss)을 인가하고, N웰 및 P웰에 20V의 고전압을 인가하면 반도체 기판, N웰, P웰, 소자 분리막 및 워드라인 사이에 기생 PMOS 트랜지스터가 구성된다. 즉, N웰이 바디 역할을 하며, P웰 및 반도체 기판이 각각 소오스 및 드레인 역할을 하고, 소자 분리막이 게이트 산화막, 워드라인이 게이트 역할을 하는 기생 PMOS 트랜지스터가 구성된다. 이에 따라 P웰로부터 반도체 기판으로 누설 전류가 증가하게 되고, 이로 인해 소거 전압이 강하되는 현상이 발생되는데, 특히 셀 영역과 주변 회로 영역의 경계에서 누설 전류가 많이 발생하게 된다. 이러한 누설 전류는 소거 전압을 강하(drop)시키는 원인이 되므로 소거 동작 페일을 유발시키게 된다.
본 발명의 목적은 소거시 기생 PMOS 트랜지스터에 의해 셀 영역과 주변 회로 영역 사이의 누설 전류로 인한 소거 전압 강하를 방지할 수 있는 플래쉬 메모리 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 콘트롤 게이트가 주변 회로 영역까지 연장되지 않도록 형성하여 기생 PMOS 트랜지스터의 생성을 방지함으로써 셀 영역과 주변 회로 영역 사이의 누설 전류로 인한 소거 전압 강하를 방지할 수 있는 플래쉬 메모리 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자는 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판 내에 형성된 트리플 웰 구조; 상기 셀 영역 및 상기 주변 회로 영역의 사이에 형성된 소자 분리막; 상기 셀 영역의 반도체 기판 상에 형성된 터널 산화막 및 플로팅 게이트; 상기 소자 분리막 하부에 위치하는 상기 트리플 웰 구조의 N웰 가장 자리와 교차하지 않도록 상기 트리플 웰 구조 중 상기 셀 영역에 형성된 P웰 영역 내에서, 상기 플로팅 게이트를 포함하는 상기 반도체 기판 상에 형성된 유전체막 및 콘트롤 게이트를 포함한다.
상기 트리플 웰 구조는 상기 반도체 기판에 형성된 상기 N웰 및 상기 N웰 내에 형성된 상기 P웰을 포함한다.
상기 콘트롤 게이트는 상기 셀 영역 내에만 형성된다.
상기 소자 분리막은 상기 셀 영역에서보다 상기 주변 회로 영역에서 더 넓은 폭을 갖는다.
상기 콘트롤 게이트는 상기 반도체 기판에 형성된 상기 P웰의 끝단까지만 형성된다.
상기 콘트롤 게이트와 콘택 플러그를 통해 연결되며 상기 주변 회로 영역까지 연장되는 금속 배선을 더 포함한다.
또한, 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 셀 영역 및 주변 회로 영역이 확정된 반도체 기판이 제공되는 단계; 상기 반도체 기판 상부에 터널 산화막 및 제 1 도전층을 형성하는 단계; 전체 구조 상부에 유전체막 및 제 2 도전층을 형성하는 단계; 및 상기 제 2 도전층 및 유전체막을 상기 제 1 도전층 및 소자 분리막과 직교하도록 라인 형태로 패터닝하는 동시에 상기 셀 영역을 벗어나지 않도록 패터닝하고 노출된 상기 제 1 도전층을 식각하는 단계를 포함한다.
상기 반도체 기판상에 불순물 이온 주입 공정으로 N웰을 형성하는 단계; 및 상기 N웰 내에 불순물 이온 주입 공정으로 P웰을 형성하는 단계를 더 포함한다.
상기 제 1 도전층을 형성한 후 제 1 도전층, 터널 산화막 및 반도체 기판의 필드 영역을 식각하여 트렌치를 형성하는 단계; 및 상기 트렌치가 매립되도록 절연막을 형성하여 상기 소자 분리막을 형성하는 단계를 더 포함한다.
상기 소자 분리막은 상기 셀 영역에서보다 상기 주변 회로 영역에서 더 넓은 폭으로 형성된다.
상기 제 2 도전층은 상기 반도체 기판에 형성된 상기 P웰의 끝단을 벗어나지 않도록 패터닝된다.
상기 제 2 도전층을 패터닝한 후 전체 구조 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 식각하여 상기 제 2 도전층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 매립되도록 도전층을 형성하여 콘택 플러그를 형성하는 단계; 및 상기 콘택 플러그와 연결되며, 상기 주변 회로 영역으로 연장되는 금속 배선을 형성하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한 다.
도 1은 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 단면도로서, 셀 영역과 주변 회로 영역의 경계 부분을 도시한 것이다.
도 1을 참조하면, 셀 영역(A) 및 주변 회로 영역(B)이 확정된 반도체 기판(101) 상의 소정 영역에 N웰(102)이 형성되고, N웰(102)내의 소정 영역에 P웰(103)이 형성되어 트리플 구조의 웰이 형성된다. 이러한 트리플 구조의 웰은 셀 영역(A)에 형성된다. 반도체 기판(101)의 소정 영역에 트렌치가 형성되고, 트렌치에 절연막이 매립되어 소자 분리막(104)이 형성되어 액티브 영역과 필드 영역이 확정된다. 소자 분리막(104)은 셀 영역에서보다 주변 회로 영역에서 그 폭이 더 넓게 형성된다. 소자 분리막(104) 사이의 반도체 기판(101) 상부에 터널 산화막(105) 및 플로팅 게이트(106)가 형성된다. 소자 분리막(104) 및 이들 사이에 형성된 플로팅 게이트(106)와 직교되도록 라인 형태로 유전체막(107) 및 콘트롤 게이트(108)가 형성된다. 그런데, 콘트롤 게이트(108)는 종래와는 달리 주변 회로 영역까지 연장되어 형성되지 않고 셀 영역(A)까지만 형성된다. 즉, 콘트롤 게이트(108)는 P웰(103)이 형성된 반도체 기판(101)까지만 형성된다. 이때, 주변 회로 영역(B)에는 로우 디코더 및 고전압 트랜지스터등의 회로 소자가 형성된다. 이후 전체 구조 상부에 층간 절연막(109)이 형성되고, 층간 절연막(109)의 소정 영역을 식각하여 콘트롤 게이트(108)를 노출시키는 콘택홀이 형성된 후 콘택홀이 매립되도록 콘택 플러그(110)가 형성된다. 그리고, 콘택 플러그(110)와 연결되어 주변 회로 영역까지 연장되어 금속 배선(111)이 형성된다.
상기한 바와 같이 콘트롤 게이트(108)가 주변 회로 영역(B)까지 연장되어 형성되지 않기 때문에 기생 PMOS 트랜지스터의 생성을 원천적으로 방지할 수 있어 누설 전류의 발생을 방지할 수 있다.
도 2(a) 내지 도 2(d)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 셀 영역(A) 및 주변 회로 영역(B)이 확정된 반도체 기판(201) 상부에 제 1 감광막(도시안됨)을 형성한 후 반도체 기판(201)의 소정 영역, 예컨데 셀 영역(A)을 노출시키는 마스크를 이용한 사진 및 현상 공정으로 제 1 감광막(도시안됨)을 패터닝한다. 이에 의해 셀 영역(A)의 반도체 기판(201)이 노출된다. 그리고, N형 불순물, 예컨데 인(P) 이온을 소정의 에너지 및 도우즈로 주입하여 N웰(202)을 형성한다. 제 1 감광막(도시안됨)을 제거한 후 전체 구조 상부에 제 2 감광막(도시안됨)을 형성한다. 소정의 마스크를 이용한 사진 및 현상 공정을 제 2 감광막(도시안됨)을 패터닝한다. 여기서, 제 2 감광막(도시안됨)은 N웰(202)이 형성된 반도체 기판(201)의 소정 영역이 노출되도록 패터닝된다. 제 2 감광막(도시안됨)을 마스크로 P형 불순물, 예컨데 불소(B) 이온을 주입하여 P웰(203)을 형성한다. 이렇게 하여 트리플 구조의 웰이 형성된다. 그리고, 제 2 감광막(도시안됨)을 제거한 후 전체 구조 상부에 터널 산화막(204), 플로팅 게이트용 제 1 도전층(205) 및 제 1 하드 마스크막(206)을 형성한다.
도 2(b)를 참조하면, 전체 구조 상부에 제 3 감광막(도시안됨)을 형성한 후 소자 분리 마스크를 이용한 노광 및 현상 공정으로 제 3 감광막(도시안됨)을 패터닝한다. 패터닝된 제 3 감광막(도시안됨)을 마스크로 제 1 하드 마스크막(206)을 식각한 후 제 3 감광막(도시안됨)을 제거한다. 패터닝된 제 1 하드 마스크막(206)을 마스크로 제 1 도전층(205) 및 터널 산화막(204)을 식각한 후 반도체 기판(201)을 소정 깊이로 식각하여 트렌치를 형성한다. 그리고, 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성한다. 제 1 하드 마스크막(206)이 노출되도록 절연막을 연마하여 소자 분리막(207)을 형성한 후 제 1 하드 마스크막(206)을 제거한다. 여기서, 소자 분리막(207)은 셀 영역(A)에서보다 주변 회로 영역(B)에서 보다 넓은 폭으로 형성된다. 그리고, 소자 분리막(207)을 소정 두께로 식각하여 소자 분리막(207)의 EFH(Effective Field oxide Height)를 조절한다. 이렇게 하여 라인 형태로 소자 분리막(207)과 평행하게 플로팅 게이트 패턴이 형성된다.
도 2(c)를 참조하면, 전체 구조 상부에 유전체막(208), 콘트롤 게이트용 제 2 도전층(209) 및 제 2 하드 마스크막(210)을 순차적으로 형성한다. 그리고, 콘트롤 게이트 마스크를 이용한 사진 및 식각 공정으로 제 2 하드 마스크막(210)을 패터닝한다. 제 2 하드 마스크막(210)은 소자 분리막(207) 및 플로팅 게이트와 직교하는 방향으로 패터닝되고, 셀 영역(A)의 끝단, 바람직하게는 P웰(203)의 끝단에서 하부의 제 2 도전층(209)이 노출되도록 패터닝된다. 제 2 하드 마스크(210)을 마스크로 제 2 도전층(209), 유전체막(208) 및 플로팅 게이트 패턴의 일부를 식각하여 소자 분리막(207) 사이에 고립된 플로팅 게이트를 형성하고, 소자 분리막(207)과 플로팅 게이트와 직교하도록 라인 형태로 콘트롤 게이트를 형성한다. 이에 따라 플 로팅 게이트와 콘트롤 게이트가 적층된 게이트를 형성한다. 여기서, 콘트롤 게이트는 셀 영역(A)의 끝단, 바람직하게는 P웰(203)의 끝단까지 형성되어 주변 회로 영역(B)까지 연장되지 않도록 형성한다. 이후 불순물 이온 주입 공정에 의해 접합 영역(도시안됨)을 형성한다.
도 2(d)를 참조하면, 전체 구조 상부에 층간 절연막(211)을 형성한 후 층간 절연막(211)의 소정 영역을 식각하여 콘트롤 게이트의 일부, 즉 제 2 도전층(209)의 일부를 노출시키는 콘택홀을 형성한다. 콘택홀이 매립되도록 도전층을 형성한 후 패터닝하여 콘택 플러그(212)를 형성한다. 그리고, 콘택 플러그(212)와 연결되도록 전체 구조 상부에 도전층을 형성한 후 패터닝하여 금속 배선(213)을 형성한다. 금속 배선(213)은 셀 영역의 콘트롤 게이트와 주변 회로 영역의 로우 디코더와 연결되도록 형성되는데, 주변 회로 영역의 고전압 펌프에서 생성된 고전압이 고전압 트랜지스터 및 로우 디코더를 통해 셀 영역에 전달되도록 하는 역할을 한다.
상기한 바와 같이 본 발명에 의하면 콘트롤 게이트가 주변 회로 영역까지 연장되어 형성되지 않도록 함으로써 주변 회로 기생 PMOS 트랜지스터의 생성을 원천적으로 방지할 수 있어 누설 전류를 방지할 수 있다.
Claims (12)
- 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판 내에 형성된 트리플 웰 구조;상기 셀 영역 및 상기 주변 회로 영역의 사이에 형성된 소자 분리막;상기 셀 영역의 반도체 기판 상에 형성된 터널 산화막 및 플로팅 게이트;상기 소자 분리막 하부에 위치하는 상기 트리플 웰 구조의 N웰 가장 자리와 교차하지 않도록 상기 트리플 웰 구조 중 상기 셀 영역에 형성된 P웰 영역 내에서, 상기 플로팅 게이트를 포함하는 상기 반도체 기판 상에 형성된 유전체막 및 콘트롤 게이트를 포함하는 플래쉬 메모리 소자.
- 제 1 항에 있어서, 상기 트리플 웰 구조는 상기 반도체 기판에 형성된 상기 N웰 및 상기 N웰 내에 형성된 상기 P웰을 포함하는 플래쉬 메모리 소자.
- 제 1 항에 있어서, 상기 콘트롤 게이트는 상기 셀 영역 내에만 형성되는 플래쉬 메모리 소자.
- 제 1 항 또는 제 3 항에 있어서, 상기 소자 분리막은 상기 셀 영역에서보다 상기 주변 회로 영역에서 더 넓은 폭을 갖는 플래쉬 메모리 소자.
- 삭제
- 제 1 항에 있어서, 상기 콘트롤 게이트와 콘택 플러그를 통해 연결되며 상기 주변 회로 영역까지 연장되는 금속 배선을 더 포함하는 플래쉬 메모리 소자.
- 셀 영역 및 주변 회로 영역이 확정된 반도체 기판이 제공되는 단계;상기 반도체 기판 상부에 터널 산화막 및 제 1 도전층을 형성하는 단계;전체 구조 상부에 유전체막 및 제 2 도전층을 형성하는 단계; 및상기 제 2 도전층 및 유전체막을 상기 제 1 도전층 및 소자 분리막과 직교하도록 라인 형태로 패터닝하는 동시에 상기 셀 영역을 벗어나지 않도록 패터닝하고 노출된 상기 제 1 도전층을 식각하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 7 항에 있어서, 상기 반도체 기판상에 불순물 이온 주입 공정으로 N웰을 형성하는 단계; 및상기 N웰 내에 불순물 이온 주입 공정으로 P웰을 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 7 항에 있어서, 상기 제 1 도전층을 형성한 후 상기 제 1 도전층, 터널 산화막 및 반도체 기판의 필드 영역을 식각하여 트렌치를 형성하는 단계; 및상기 트렌치가 매립되도록 절연막을 형성하여 상기 소자 분리막을 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 7 항 또는 제 9항에 있어서, 상기 소자 분리막은 상기 셀 영역에서보다 상기 주변 회로 영역에서 더 넓은 폭으로 형성되는 플래쉬 메모리 소자의 제조 방법.
- 제 8 항에 있어서, 상기 제 2 도전층은 상기 반도체 기판에 형성된 상기 P웰의 끝단을 벗어나지 않도록 패터닝되는 플래쉬 메모리 소자의 제조 방법.
- 제 7 항에 있어서, 상기 제 2 도전층을 패터닝한 후 전체 구조 상부에 층간 절연막을 형성하는 단계;상기 층간 절연막을 식각하여 상기 제 2 도전층을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀이 매립되도록 도전층을 형성하여 콘택 플러그를 형성하는 단계; 및상기 콘택 플러그와 연결되며, 상기 주변 회로 영역으로 연장되는 금속 배선을 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |