KR20100013965A - 반도체 메모리 소자의 금속 배선 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 금속 배선 및 이의 제조 방법에 관한 것으로, 반도체 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에 다수의 비트라인을 형성하는 단계와, 상기 다수의 비트라인 측벽에 스페이서를 형성하는 단계와, 상기 다수의 비트라인 및 스페이서를 포함하는 상기 층간 절연막 상에 도전막을 형성하는 단계와, 평탄화 공정을 실시하여 상기 다수의 비트라인과 이격되는 더미 배선을 형성하는 단계, 및 상기 더미 배선과 공통 소스 라인을 연결하는 단계를 포함하는 반도체 메모리 소자의 금속 배선 및 이의 제조 방법을 개시한다.
비트라인, 커플링, 캐패시턴스, 독출, 검증
Description
본 발명은 반도체 메모리 소자의 금속 배선 및 이의 제조 방법에 관한 것으로, 특히 인접한 비트라인간의 커플링 효과에 의한 프로그램 오류를 방지할 수 있는 반도체 메모리 소자의 금속 배선 및 이의 제조 방법에 관한 것이다.
최근 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터를 재작성하는 리프레쉬(refresh) 기능이 필요없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀(memory cell)의 고집적화 기술이 개발되고 있다. 메모리 셀의 고집적화를 위해 복 수개의 셀들이 직렬로 연결되어 한 개의 스트링(string)을 구성하는 NAND형 플래시 메모리(NAND type flash memory) 소자가 개발되었다.
이러한 NAND형 플래시 메모리 소자는 F-N 터널링(tunneling) 방식을 이용하 여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압(Vt)을 제어함으로써 프로그램 및 소거를 실시한다.
도 1은 일반적인 반도체 메모리 소자 중 플래시 메모리 소자의 메모리 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 플래시 메모리 소자의 메모리 셀 어레이는 다수의 메모리 셀(MC0 내지 MCn)이 직렬로 연결되어 있는 다수의 비트라인 쌍(BLe, BLo)으로 구성된다. 이러한 구성의 메모리 셀 어레이는 독출 또는 검증 동작시 비트라인 쌍(BLe, BLo) 중 어느 하나를 선택하여 연결된 메모리 셀에 따른 비트라인 전위의 변화를 센싱한다. 그러나 소자가 점차 집접화됨에 따라 비트라인 간의 간격이 점차 좁아 지게 되고 이에 따라 인접한 비트라인간의 커플링 효과에 캐패시턴스가 증가하게 된다. 이로 인하여 독출 또는 검증 동작시 잘못된 데이터를 얻을 수 있다.
본 발명이 이루고자 하는 기술적 과제는 인접한 비트라인 사이에 더미 배선을 형성한 후, 더미 배선을 접지 전압과 연결함으로써, 인접한 비트라인 사이의 커플링 캐패시턴스를 차단하여 소자의 독출 동작 및 검증 동작시 안정적인 데이터를 얻을 수 있는 반도체 메모리 소자의 금속 배선 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 금속 배선은 반도체 기판 상에 형성된 층간 절연막과, 상기 층간 절연막 상에 형성된 다수의 비트라인들과, 상기 다수의 비트라인들 측벽에 형성된 스페이서, 및 다수의 비트라인들 사이의 상기 층간 절연막 상에 형성된 더미 배선을 포함하며, 상기 더미 배선은 공통 소스 라인과 연결된다.
상기 더미 배선은 금속 물질 또는 폴리 실리콘으로 형성된다. 상기 스페이서는 산화막 또는 질화막으로 형성된다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 금속 배선 형성 방법은 반도체 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에 다수의 비트라인을 형성하는 단계와, 상기 다수의 비트라인 측벽에 스페이서를 형성하는 단계와, 상기 다수의 비트라인 및 스페이서를 포함하는 상기 층간 절연막 상에 도전막을 형성하는 단계와, 평탄화 공정을 실시하여 상기 다수의 비트라인과 이격되는 더미 배선을 형성하는 단계, 및 상기 더미 배선과 공통 소스 라인을 연결하는 단계를 포함한다.
상기 더미 배선은 상기 다수의 비트라인들 사이의 공간에 형성된다. 상기 더미 배선은 금속 물질 또는 폴리 실리콘으로 형성한다. 상기 스페이서는 질화막 또는 산화막으로 형성한다.
본 발명의 일실시 예에 따르면, 인접한 비트라인 사이에 더미 배선을 형성한 후, 더미 배선을 접지 전압과 연결함으로써, 인접한 비트라인 사이의 커플링 캐패시턴스를 차단하여 소자의 독출 동작 및 검증 동작시 안정적인 데이터를 얻을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 금속 배선을 형성하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 층간 절연막(101)을 형성한다. 이 후, 통상적인 금속 배선 공정을 진행하여 셀 어레이의 비트 라인(102)들을 다수개 형성한다.
도 3을 참조하면, 비트 라인(102)의 측벽에 스페이서(103)를 형성한다. 이를 좀더 상세하게 설명하면, 비트 라인(102)을 포함하는 층간 절연막(101) 상에 절연막을 증착한다. 이 후, 식각 공정을 실시하여 절연막을 비트 라인(102) 측벽에만 잔류시켜 스페이서(103)를 형성한다. 스페이서(103)는 산화막 또는 질화막으로 형성하는 것이 바람직하다.
도 4를 참조하면, 비트 라인(102) 및 스페이서(103)를 포함한 층간 절연막(101) 상에 도전막(104)을 형성한다. 도전막(104)은 금속 물질 또는 폴리 실리콘으로 형성하는 것이 바람직하다.
도 5를 참조하면, 비트 라인(102)의 상부가 노출되도록 평탄화 공정을 실시하여 도전막이 비트 라인(102) 사이의 공간에 잔류하도록 더미 배선(104)을 형성한다. 이때, 평탄화 공정은 스페이서(103)에 의해 더미 배선(104)과 비트 라인(102)이 전기적으로 분리되도록 제어하여 실시하는 것이 바람직하다.
이 후, 더미 배선(104)을 반도체 소자의 공통 소스 라인에 연결하여 접지 전압이 인가되도록 형성한다.
상술한 바와 강이 접지 전압이 인가되는 더미 배선(104)이 인접한 비트라인(102) 사이에 형성됨으로써, 인접한 비트라인(102) 간의 커플링 캐패시턴스가 방 지되어 소자의 독출 동작 및 검증 동작시의 오류를 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 반도체 메모리 소자의 셀 어레이를 나타내는 회로도이다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 금속 배선을 형성하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 층간 절연막
102 : 비트 라인 103 : 스페이서
104 : 더미 배선
Claims (8)
- 반도체 기판 상에 형성된 다수의 비트 라인들;상기 다수의 비트라인들 사이에 형성된 더미 배선을 포함하며,상기 더미 배선은 공통 소스 라인과 연결된 반도체 메모리 소자의 금속 배선.
- 반도체 기판 상에 형성된 층간 절연막;상기 층간 절연막 상에 형성된 다수의 비트라인들;상기 다수의 비트라인들 측벽에 형성된 스페이서; 및다수의 비트라인들 사이의 상기 층간 절연막 상에 형성된 더미 배선을 포함하며,상기 더미 배선은 공통 소스 라인과 연결된 반도체 메모리 소자의 금속 배선.
- 제 1 항 또는 제 2 항에 있어서,상기 더미 배선은 금속 물질 또는 폴리 실리콘으로 형성된 반도체 메모리 소자의 금속 배선.
- 제 2 항에 있어서,상기 스페이서는 산화막 또는 질화막으로 형성된 반도체 메모리 소자의 금속 배선.
- 반도체 기판 상에 층간 절연막을 형성하는 단계;상기 층간 절연막 상에 다수의 비트라인을 형성하는 단계;상기 다수의 비트라인 측벽에 스페이서를 형성하는 단계;상기 다수의 비트라인 및 스페이서를 포함하는 상기 층간 절연막 상에 도전막을 형성하는 단계;평탄화 공정을 실시하여 상기 다수의 비트라인과 이격되는 더미 배선을 형성하는 단계; 및상기 더미 배선과 공통 소스 라인을 연결하는 단계를 포함하는 반도체 메모리 소자의 금속 배선 형성 방법.
- 제 5 항에 있어서,상기 더미 배선은 상기 다수의 비트라인들 사이의 공간에 형성되는 반도체 메모리 소자의 금속 배선 형성 방법.
- 제 5 항에 있어서,상기 더미 배선은 금속 물질 또는 폴리 실리콘으로 형성하는 반도체 메모리 소자의 금속 배선 형성 방법.
- 제 5 항에 있어서,상기 스페이서는 질화막 또는 산화막으로 형성하는 반도체 메모리 소자의 금속 배선 형성 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9117696B2 (en) | 2013-04-01 | 2015-08-25 | Samsung Electronics Co., Ltd. | Semiconductor devices having balancing capacitor and methods of forming the same |
-
2008
- 2008-08-01 KR KR1020080075729A patent/KR20100013965A/ko not_active Application Discontinuation
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