JP5221172B2 - Ｎａｎｄ混載型半導体時限スイッチ - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 90
- 239000004020 conductor Substances 0.000 claims description 107
- 239000000758 substrate Substances 0.000 claims description 39
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 4
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- 229910052802 copper Inorganic materials 0.000 claims 1
- 239000010949 copper Substances 0.000 claims 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 claims 1
- 230000032683 aging Effects 0.000 description 49
- 238000000034 method Methods 0.000 description 23
- 238000010586 diagram Methods 0.000 description 18
- 230000008878 coupling Effects 0.000 description 16
- 238000010168 coupling process Methods 0.000 description 16
- 238000005859 coupling reaction Methods 0.000 description 16
- 238000012545 processing Methods 0.000 description 5
- 239000002784 hot electron Substances 0.000 description 4
- 238000012795 verification Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 101100203179 Drosophila melanogaster Sgs5 gene Proteins 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 241000255777 Lepidoptera Species 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Read Only Memory (AREA)
Description
本発明は、ＮＡＮＤフラッシュメモリに混載に適した半導体時限スイッチ（エージングデバイス）に関する。
２つの機能ブロックの間に介在若しくは接続し、所定の時間経過後に、２つの機能ブロック間の相互アクセスを不能にする無電源半導体時限スイッチ（エージングデバイス）は、特許文献１で既に開示されている。また、複数のエージングデバイスを並列若しくは直列、直並列接続して、時限スイッチの寿命精度を向上させる技術も特許文献２で開示されている。
上記のエージングデバイスの基本形はＭＯＳ構造のトランジスタであるが、典型的には浮遊ゲートと制御ゲートを有する２重ゲート構造で構成される。従って、同じく２重ゲート構造を有する電気的書換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）との混載に適している。
一方、近年ＮＡＮＤフラッシュメモリが、大量なデータを記憶可能なため、携帯機器分野を中心として賞用されている。ＮＡＮＤフラッシュメモリにおいて、従来のエージングデバイスを混載しようとした場合、ＮＡＮＤ特有の製造工程に適合しない部分があるため、エージングデバイスを別工程で作らねばならないという問題があった。
特開２００４−９４９２２号公報
特許第３９５９３４０号公報
上記のように、従来のエージングデバイスは、ＮＡＮＤフラッシュメモリと共通プロセスで製造することができないという問題があった。本発明は上記事情に鑑みてなされたもので、ＮＡＮＤフラッシュメモリと同一工程で製造でき、かつ寿命精度が高いエージングデバイスを実現することを目的とする。
上記課題を解決するために、本発明の半導体時限スイッチの第１は、半導体基板と、前記半導体基板上に設けられ、第１と第２の入出力端子、擬似制御ゲート端子を備えるセル部と、前記半導体基板上に設けられ、前記擬似制御ゲート端子に接続される電子ブースタとを具備し、前記セル部は、前記半導体基板上に、第1の方向に平行に形成され、アクティブエリアとなる複数の線状半導体層と、前記線状半導体層上に第1のゲート絶縁膜を介して平行に形成され、前記第１の方向に交差する第２の方向に延在し、制御ゲートとなる複数の第1の線状導電体層と、前記線状半導体層上に前記第1のゲート絶縁膜を介して平行に形成され、前記第２の方向に延在し、前記第1の線状導電体層と交互に配列された複数の第２の線状導電体層と、前記線状半導体層と前記第１の線状導電体層との各々の交点部に挿入され、前記第１のゲート絶縁膜上に設けられ、ゲート間絶縁膜を介して前記第１の線状導電体層と接続する浮遊ゲートとを具備し、前記電子ブースタは、前記半導体基板上に形成された第１のソース領域及び第１のドレイン領域と、前記第1のソース領域と前記第1のドレイン領域の間の半導体領域上に第２のゲート絶縁膜を介して形成されたブースタゲート電極とを有するＭＯＳトランジスタを含み、前記ＭＯＳトランジスタのブースタゲート電極は、前記セル部の前記擬似制御ゲート端子を介して前記第２の線状導電体層に接続され、前記セル部において、前記線状半導体層の一方の端部が前記第１の入出力端子に接続され、他方の端部が前記第２の入出力端子に接続されることを特徴とする。
また、本発明の時限スイッチの第２は、半導体基板と、前記半導体基板上に設けられ、第１と第２の入出力端子、擬似制御ゲート端子を備えるセル部と、前記半導体基板上に設けられ、前記擬似制御ゲート端子に接続される電子ブースタとを具備し、前記セル部は、前記半導体基板上に、第1の方向に形成され、アクティブエリアとなる複数の線状半導体層と、前記線状半導体層上に第1のゲート絶縁膜を介して形成され、前記第１の方向に交差する第２の方向に延在し、制御ゲートとなる複数の第1の線状導電体層と、前記線状半導体層上に前記第1のゲート絶縁膜を介して形成され、前記第２の方向に延在し、前記第1の線状導電体層と隣接して配列された複数の第２の線状導電体層と、前記線状半導体層と前記第１の線状導電体層との各々の交点部に挿入され、前記第１のゲート絶縁膜の上に設けられ、ゲート間絶縁膜を介して前記第１の線状導電体層と接続する浮遊ゲートとを具備し、前記電子ブースタは、前記半導体基板上にコの字型に形成された第1のソース領域と、前記コの字型の内部に形成された第1のドレイン領域と、前記第1のソース領域と前記第1のドレイン領域間の半導体領域上に、第２のゲート絶縁膜を介して形成されたブースタゲート電極とを有するＭＯＳトランジスタを含み、前記ＭＯＳトランジスタのブースタゲート電極は、前記セル部の前記擬似制御ゲート端子を介して前記第２の線状導電体層に接続され、前記セル部において、前記線状半導体層の一方の端部が前記第１の入出力端子に接続され、他方の端部が前記第２の入出力端子に接続されることを特徴とする。
また、本発明の半導体時限スイッチの第３は、半導体基板と、前記半導体基板上に設けられ、第１と第２の入出力端子、擬似制御ゲート端子を備えるセル部と、前記半導体基板上に設けられ、前記擬似制御ゲート端子に接続される電子ブースタと、前記半導体基板表面のトレンチに埋め込まれた絶縁膜上に形成され、前記擬似制御ゲート端子に接続される導電体領域とを具備し、前記セル部は、前記半導体基板上に、第1の方向に形成され、アクティブエリアとなる複数の線状半導体層と、前記線状半導体層上に第1のゲート絶縁膜を介して形成され、前記第１の方向に交差する第２の方向に延在し、制御ゲートとなる複数の第1の線状導電体層と、前記線状半導体層上に前記第1の絶縁膜を介して形成され、前記第２の方向に延在し、前記第1の線状導電体層と隣接して配列された複数の第２の線状導電体層と、前記線状半導体層と前記第１の線状導電体層との各々の交点部に挿入され、前記第１のゲート絶縁膜上に設けられ、ゲート間絶縁膜を介して前記第１の線状導電体層と接続する浮遊ゲートとを具備し、前記電子ブースタは、前記半導体基板上に形成された第１導電型の第1のソース領域及び第1のドレイン領域と、前記第1のソース領域と前記第1のドレイン領域間の半導体領域上に第２のゲート絶縁膜を介して形成されたブースタゲート電極とを有するＭＯＳトランジスタを含み、前記ＭＯＳトランジスタのブースタゲート電極は、前記導電体領域に接続されるとともに、前記セル部の前記擬似制御ゲート端子を介して前記第２の線状導電体層に接続され、前記セル部において、前記線状半導体層の一方の端部は前記第１の入出力端子に接続され、他方の端部は前記第２の入出力端子に接続されることを特徴とする。
本発明によれば、ＮＡＮＤフラッシュメモリと同一工程で製造でき、寿命のばらつきを制御できるエージングデバイスを実現できる。
以下、本発明の実施形態を図面を参照しつつ説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものと異なる。従って、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれることに注意されたい。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るエージングデバイスを説明するための模式図で、ＮＡＮＤフラッシュメモリチップ（不図示）上に、セル部１と電子ブースタ部２が形成されている。セル部１のＰＣＧ（pseudo control gate）端子１２は、電子ブースタ２に電気的に接続されている。
図１は、本発明の第１の実施形態に係るエージングデバイスを説明するための模式図で、ＮＡＮＤフラッシュメモリチップ（不図示）上に、セル部１と電子ブースタ部２が形成されている。セル部１のＰＣＧ（pseudo control gate）端子１２は、電子ブースタ２に電気的に接続されている。
セル部１の内部には、マスク図面を重ね合わせた形で、セル部のレイアウトが摸式的に示されている。図のＹ方向に長いアクティブエリア（ｎ型線状半導体層）３がＸ方向に２２本平行に形成されている。図のＸ方向に長いゲート導体線（線状導電体層）４（４ｗ1、４ｗ2、４ｐ）がＹ方向に３２本平行に形成されている。但し、アクティブエリア、ゲート導体線の本数はこれに限るものではない。なお、ゲート導体線（線状導電体層）は、ポリシリコン（例えば、高不純物濃度のもの）や金属、あるいはそれらの積層体等で形成することができる。
複数本のゲート導体線４の並びの両端に選択ゲート線ＳＧＳ５とＳＧＤ６が形成され、ＳＧＳ５とＳＧＤ６がアクティブエリア３と交差する箇所には、ＮＡＮＤフラッシュメモリと同様に、夫々ソース側ｎチャネル型選択ゲートトランジスタ、ドレイン側ｎチャネル型選択ゲートトランジスタが形成されている。選択ゲートトランジスタの夫々の外側には、複数のアクティブエリア３を連結するｎ+型ソースコンタクト７とｎ+型ドレインコンタクト８が形成されている。ソースコンタクト７とドレインコンタクト８は、半導体時限スイッチ（エージングデバイス）の入出力端子である、共通ソース端子９と共通ドレイン端子１０に夫々接続されている。
さらに、エージングセルの構成として、ゲート導体線の接続方法がＮＡＮＤ型メモリセルアレイとは大きく異なる。即ち、セル部１の中に示すように、セル部１の共通ソース端子９に最も近いゲート導体線４（４Ｗ１，４Ｗ２）を先ず２本左端で接続し、次の１本（４ｐ）を右方向に引き出す。この配置形態をセル部１の共通ドレイン端子１０に向かって繰り返し、左側に引き出したゲート導体線４ｗ1，４ｗ2は、共通ワード線１１として、セル部１から引き出す。一方右側に引き出したゲート導体線４ｐは、纏めて擬似制御ゲート線としてＰＣＧ端子１２に引き出す。ＰＣＧ（pseudo control gate）の機能に付いては、後に説明する。
図２は、アクティブエリア３を長手方向（Ｙ方向）に切った断面図である。半導体基板１６上に、ｎ型のアクティブエリア３が形成されている（選択ゲートトランジスタは不図示）。アクティブエリア３上には、前述のように、共通ワード線１１に繋がれる２つ１組のセルと、ＰＣＧ線１２に繋がれるセルとが交互に形成されている。
共通ワード線１１に繋がれるセルは、通常のＮＡＮＤフラッシュメモリと同様に、アクティブエリア３上にトンネル（ゲート）絶縁膜１３を介して浮遊ゲート（ＦＧ）１７と、その上にゲート間絶縁膜１４を介して制御ゲート（ＣＧ）１８が形成されている。これらのセルが、後に説明するように、時限スイッチの寿命を決めるエージングセルである。
一方、ＰＣＧ線１２に接続されるセルには、浮遊ゲートが存在しない。２つのゲート１９，２０が存在するが、いずれもＰＣＧ（擬似制御ゲート）と表示されており、この２つのゲート１９，２０は、導電材１５で接続されている。
即ち、ＮＡＮＤフラッシュメモリとの共通プロセスを使用し、ゲート２０、ゲート間絶縁膜１４にコンタクトホールを開ける。このコンタクトホールに導電性の導電材１５を埋め込むことによって、上部のゲート２０と下部のゲート１９が接続される。ゲート１９上に予め導電材１５を形成しておき、この上にゲート２０を形成するようにしてもよい。このような手法は、一般のＮＡＮＤフラッシュメモリの選択ゲートトランジスタ（ＳＧＳやＳＧＤ）を作成する際によく行われる方法であるが、本実施形態では、ＰＣＧを作成する際にも応用する。
ただし、コンタクトホールを空けるために、ゲート導体線４ｐの幅は十分広くなければならない。そのため、ゲート導体線４ｐの幅（Ｌ）をセル間隔（Ｓ）より広く採らなければならない。これは、通常のＮＡＮＤフラッシュメモリのメモリセルには見られない特徴である。
セル間隔（Ｓ）が狭いため、ＰＣＧ１９と浮遊ゲート（ＦＧ）１７の間にセル間干渉が生まれる。本実施形態では、このセル間干渉（ＰＣＧ−ＦＧ干渉）を用いて、浮遊ゲート１７下のトンネル絶縁膜に印加される電界を制御し、エージングセルの寿命を制御する。
図３は、セル部１のマトリックス部分の拡大図である。ＰＣＧ１２に接続されるゲート導体線４ｐには、ゲート導体線４ｐに平行して左右に伸びたコンタクトホールが形成され（不図示）、導電材を充填することにより、ゲート導体線４ｐ下の導電体層（ＰＣＧ１９）とゲート導体線４ｐ（ＰＣＧ２０）とを接続している。
図４は、電子ブースタ部の構成を示す図で、図４（ａ）はＭＯＳトランジスタを４個並列接続したものである。２１はソース領域、２２はドレイン領域、２３は共通ソース線、２４は共通ドレイン線、２５は共通ブースタゲート線、２６はチャネル領域である。ＭＯＳトランジスタの数は４個に限るものではなく、５個以上仕様に応じて並列接続すれば良い。並列接続するのは、ゲート電極に持ち上げる（ブーストする）電子の量を確保するためである。電子ブースタの容量を大きくすれば、ゲート導体線４ｐに繋がるＰＣＧ１９に供給される電子が枯渇することが無く、ＰＣＧ１９の寿命をＦＧ１７の寿命より長くすることが出来るので、ＰＣＧ１９によるＦＧ１７の寿命の制御を最後まで継続して行なうことができる。
図４（ｂ）は、トランジスタのソース領域をドレイン領域の周りにリング状に配したもので、リングブースタと呼ぶことにする。この例では、並列接続したリングブースタを２個しか描いていないが、もちろん個数は２個に限らない。必要と用途に応じてリングブースタの大きさや数を調整することが出来る。
電子ブースタは、周辺回路の一部として作成されるが、本実施形態ではゲート電極はセル部１の擬似制御ゲート（ＰＣＧ）と同様な構成で形成される。即ち、上層のゲート導体線には、特に図示しないが、前述したようなコンタクトホールが空けてあり、その下の導電体層を連結している。
リングブースタ２では、アクティブエリアに直接コンタクトを設置している配線が共通ソース線２３となり、リング状のゲート導体線（点線で示す）にコンタクトを設置している配線が共通ブースタゲート配線２５となる。すなわち、リングブースタ２におけるブースタゲート電極は、このリング状のゲート導体層２５ａとその下の導電体層２５ｂを連結したものである（後述の図５参照）。共通ブースタゲート配線２５はセル部１のＰＣＧ端子１２と接続している。リング状ゲート導体線２５に囲まれた中央にはドレインコンタクト（ドレイン領域２２）が設置してあり、右側に引き出されてドレイン線２４に接続される。
次に、電子ブースタの動作について説明する。例えば、図５に示すように、ソース線２３に０Ｖ、ドレイン線２４に５Ｖを印加すると、ソース領域２１から電界によって集められた電子がドレイン領域２２付近でホットエレクトロンになる。ブースタをリング状に形成した場合は、外周の長いソース領域から、中央のドレイン領域の短い周囲に電子が集中するので、このホットエレクトロンの生成効率を高めることができる。この状態で、ゲート２５ａにＰＣＧ１２からの電圧を印加すると、ホットエレクトロンがゲート２５ｂ、２５ａに注入される。
ＰＣＧ１２に電圧を印加するには、セル部１の共通ワード線１１に電圧を印加すれば良い。図２からわかるように、これは、セル部１のＰＣＧ２０と共通ワード線１１に接続された制御ゲート（ＣＧ）１８の間のセル間干渉効果を利用している。ここで、設計上の注意点は、セル部１での、ＰＣＧ−ＣＧ容量結合の大きさと、電子ブースタ２でのゲート−チャネル間容量結合の大きさの関係である。この関係を適切に設定しないと、電子ブースタ２のゲート２５ｂ、２５ａへの電子の持ち上げが出来なくなる。例えば、ＰＣＧ−ＣＧ容量結合の方が、ゲート−チャネル間容量結合の大きさよりも大きいことが望ましい。
次に、図６に示すように、セル部１のアクティブエリア３の縦（Ｙ）方向に切った断面図を考えてみる。中央の二つの隣接する制御ゲート（ＣＧ）１８が共に共通ワード線１１に接続され、更に両サイドに擬似制御ゲート（ＰＣＧ）２０が設置されている。この例では、ＰＣＧ２０やＣＧ１８を構成するゲート導体幅（Ｌ）を９６ｎｍとし、３２ｎｍの導体間隔（Ｓ）の３倍とする。もちろん、Ｌ＞Ｓを満たしてさえいればこの比率は如何様にも変更可能である。
ここでの注意点は、ＰＣＧ１９−ＦＧ１７間の容量結合である。ゲート導体、アクティブエリア加工のプロセスばらつきが、この容量結合のばらつきを引き起こし、ひいては、ＦＧ１７に記録された情報の寿命ばらつきになる。
図７は、（ａ）にゲート導体線加工ばらつきの無い理想的なアクティブエリア３-ゲート導体線４のレイアウトパターンの模式図、（ｂ）に極端なばらつきの在る同じレイアウトパターンの模式図である。
ここでは、この加工ばらつきの内、ゲート導体線加工ばらつきに焦点を絞る。まず、図８（ａ）の右上図に示すように、短絡された２本のゲート導体線（４Ｗ１，４Ｗ２）が一方（この場合、共通ドレイン側とする）にずれるばらつきモードを考える。このとき、間隔の広がる共通ソース側のカップリングは小さくなり、間隔の狭まる共通ドレイン側のカップリングは大きくなる。これは、ばらつきモードを簡略した一例に過ぎないが、本実施形態の構造におけるばらつきの本質の一面を表わしている。
すなわち、（１）ゲート導体線が２本ずつ短絡している部分では、短絡しているゲート導体線間のカップリングは無視できる。（２）短絡した２個の制御ゲート（ＣＧ）のペアと擬似制御ゲート（ＰＣＧ）が交互に並んでいるので、どのようにばらついても、必ずどちらかの一方でカップリングが大きくなり、他方ではカップリングが小さくなる。浮遊ゲート（ＦＧ）に記録した情報を制御するセル間干渉は、大きい方のカップリングに支配されるので、図８（ｂ）に示されるように、カップリングが平均値より小さいばらつきモードは、本実施形態の構造によって自動的に排除される。
図９は、同じアクティブエリア３に連なる３個のセルの寿命について説明する図である。この場合、セルとは短絡された２本のゲート導体線４Ｗ１，４Ｗ２から構成されるペアをいう。図２に示すように、アクティブエリア３の表面にはｎ型拡散層を形成しておく。
まず、図９（ａ）に示すように、共通ソース側から共通ドレイン側に寿命が中、短、長の３対のエージングセルがあると仮定する。３対のエージングセルには、それぞれ二つずつ浮遊ゲート（ＦＧ）があり、寿命の長い方がそのエージングセルの寿命を決定している。続いて、３対のエージングセルの（６個の）ＦＧに同じ条件で電子を注入すると、アクティブエリア３の表面、３対のエージングセルの（６つの）ＦＧ下に形成された６つのチャネルは全てオフになり、アクティブエリア３にセル電流（Ｉcell）は一時的に流れなくなる。即ち、この時限スイッチは、電子チャージ後にオフとなり、寿命が尽きるとオンとなるスイッチを構成することになる。なお、後に読み出し法で説明するように、読み出し時にはＰＣＧに高電圧をかけて、ＰＣＧ下のチャネル領域を導通状態にするので、デバイスの寿命はエージングセルにより決定されている。そして、図９（ｂ）の上に示すように、３対のエージングセルの寿命に従って、時間と共にＩcellが増大する。
これら３対のセルは共に直列されているので、これらが連なったストリングの中では、最も寿命の長いものがストリングの寿命を決定する。こうして、図９（ｂ）の下図に示すように、Ｉcellはストリング内の長寿命セルが決定することになる。
本実施形態では、このようなストリングがさらに並列接続されている。図１０（ａ）に示すように、異なる寿命特性を示す３対のセルを含む５本のストリングを考えてみる。各ストリング内の長寿命セルが各ストリングの寿命を決定するので、これら長寿命セル間のばらつきが全体のばらつきとなる。すなわち、図１０（ｂ）の上図に示すように、中寿命セルと短寿命セルを各ストリング内で切り落としているので、この時点でばらつきはかなり小さくなっているはずである。しかも、本実施形態では、これら長寿命セルをストリング毎並列しているので、図１０（ｂ）の下図に示すように、その長寿命セルの中で最も寿命の短いものが全体の寿命を決定する。
図８に示したように、二つずつ束ねてゲート導体線の加工ばらつきの半分を切り落とした上に、図９に示したようにセル対を直列に接続することでストリング内の長寿命セル以外を切り落とし、図１０に示したように、更に並列接続することによって、残っていた長寿命セルの内最短寿命のセルが全体の寿命を決めていることになる。
これは、図１１に示すように、どのセルだか特定は出来ないが、セルアレイ上のたった一つのセル対２７が、本実施形態のエージングデバイスの寿命を決定することを示している。
図１２は、このセルが統計的集合の中でどこに位置しているかを示すものである。このセルがセルアレイ上のどのセルになるかは特定できなくとも、セルアレイ内のセル数が十分大きくなれば、図示したように分布曲線が滑らかになり、矢印で示したように、対応するセルの寿命特性が予測しやすくなる。セルアレイ内のセル数が少なくなると、この分布曲線がひずみ、対応するセルの寿命特性が予測し難くなる。
こうして、十分セル数の多いセルアレイ内の寿命を一度測定しておけば、このセルを繰り返し使用する場合には、このセルの寿命を望みの寿命になるようベリファイしてやれば良いことになる。
従来のエージングデバイスのベリファイ方法については、本発明者の先願（特願２００７−１８６３４４）に既に開示されている。その方法は、例えば図１３に示すように、書き込み電圧Ｖｃｇを次第に大きくし、浮遊ゲート内に注入する電荷量を制御するものである。矩形パルス１，２，３，４，５、…の間のインターバルには、読出しを行なうために、選択ゲートトランジスタをオンにするための電圧Ｖpassを印加する。このＶpassが印加されている間に、読出しパルスＶsdがソース・ドレイン間に印加する。読出しデータが期待値になった時に、書き込みを終了する。図１３の例では、書き込み電圧Ｖcgを次第に大きくしたが、電圧は一定で書き込みパルス幅を次第に大きくしても良い。
次に、本実施形態におけるベリファイの方法を説明する。擬似制御ゲート（ＰＣＧ）と浮遊ゲート（ＦＧ）の書き込み（Ｗ）、消去（Ｅ）、読み出し（Ｒ）を繰り返すことが必要であるが、ＰＣＧのＷ／Ｅ／ＲとＦＧのＷ／Ｅ／Ｒは、それぞれ独立に行っても良いし、同時に行っても良い。図１４はベリファイのレシピの一例であるが、ＰＣＧとＦＧのＷ／Ｅ／Ｒを混合して行った場合の一例である。
まず、ＦＧを消去し（Ｓ１）、ＰＣＧを消去する（Ｓ２）。続いて、ＦＧを書き込み（Ｓ３）、ＰＣＧを消去する（Ｓ４）。これは、ＦＧ書き込み時にＰＣＧも弱く書き込まれる可能性があるからである。ここでＰＣＧを消去するのであるから、Ｓ２のＰＣＧ消去は省略することが出来る。続いて、ＰＣＧを書き込み（Ｓ５）、ＰＣＧを読み出す（Ｓ６）。最後に、ＦＧを読み出す（Ｓ７）。ＦＧを先に読み出し、ＰＣＧを最後に読み出してもよい。このＳ３からＳ７の工程を、ＦＧ及びＰＣＧの閾値が所望の値になるまで繰り返す。
次に、上記ベリファイで用いられた、書き込み、消去、読出しの各方法について説明する。図１５は、ＰＣＧの書き込み方法を説明する図である。共通ワード線（ＷＬ）に４Ｖ、電子ブースタ２のソースに０Ｖ，ドレインに１０Ｖ、セルのソースに０Ｖ、セルのドレイン（ＢＬ）に０Ｖを印加している。但し、電子ブースタ２は、１つのＭＯＳトランジスタで表示している。
電子ブースタ２にリングブースタを使用したときには、リング外周部から集められた電子がリング内周部でホットエレクトロンになり、共通ＷＬ１１を通じてＣＧ１８−ＰＣＧ２０のカップリングでＰＣＧ２０に印加された電圧によって、このホットエレクトロンがブースタ２のゲートにブーストされ、ＰＣＧ線を通じて、ＰＣＧ２０（１９）に注入される。
図１６は、ＰＣＧの消去方法を説明する図である。共通ＷＬに０Ｖ，電子ブースタ２のソース、ドレイン、基板に１５Ｖ、セル部１のソースとドレインに０Ｖ印加している。こうして、電子ブースタ２におけるファウラー・ノルドハイムトンネリング（ＦＮトンネリング）によってＰＣＧ２０（１９）の電子を引き抜く。
図１７は、ＰＣＧの読み出し方法を説明する図である。電子ブースタ２を巨大キャパシタと見立て、図を簡略化してある。Ｖ2は、電子ブースタのソース、ドレイン、基板に共通に印加した電圧である。Ｖ1は共通ＷＬに印加した電圧である。まず、Ｖ1＝１０ＶとしてＦＧ（不図示）下のチャネルをオンにする。その状態でＶ2＝１２Ｖとして、ソース端子９とドレイン端子１０の間に１Ｖの電圧を印加し、セル電流（Ｉcell）をセンスする。こうしてＰＣＧ２０（１９）に蓄えられた電荷量を読み出す。
図１８は、ＦＧの書き込みを説明する図である。共通ＷＬに２０Ｖ、電子ブースタ２のソースとドレインに０Ｖ、セル部１のソース９とドレイン１０にも０Ｖを印加している。こうして、ＦＮトンネリングでセル部１のＦＧ１７に電子を注入する。
図１９は、ＦＧの消去方法を説明する図である。共通ＷＬに０Ｖ、電子ブースタ２のソースとドレインに０Ｖ、セル部１のソース９、ドレイン１０、基板１６に２０Ｖを印加し、ＦＮトンネリングでセル部１のＦＧ１７から電子を引き抜く。
図２０は、ＦＧ１７の読み出し方法を説明する図である。電子ブースタ２のソース、ドレイン、基板に１５Ｖを印加し、ＰＣＧ２０（１９）をオンにした状態で、共通ＷＬ１１に５Ｖを印加する。また、ソース端子９とドレイン端子１０との間に１Ｖの電圧を印加する。こうして、セル電流（Ｉcell）を読み出す。
以上、述べた方法を用いることにより、セルの寿命を所望の寿命にベリファイすることができる。これにより、ＮＡＮＤ型フラッシュメモリと共通プロセスで製造でき、寿命の精度が高いエージングデバイスを実現することができる。
（第２の実施形態）
図２１は、第２の実施形態に係るエージングデバイスのセル部１の共通ソース側の半分を説明する平面図である。ＰＣＧ導体線４ｐとゲート導体線４ｗが一本ずつ交互に並んでいる点が第１の実施形態と異なる。それ以外は、全て第１の実施形態と同じであるので、同一箇所には同一番号を付して詳細な説明は省略する。
図２１は、第２の実施形態に係るエージングデバイスのセル部１の共通ソース側の半分を説明する平面図である。ＰＣＧ導体線４ｐとゲート導体線４ｗが一本ずつ交互に並んでいる点が第１の実施形態と異なる。それ以外は、全て第１の実施形態と同じであるので、同一箇所には同一番号を付して詳細な説明は省略する。
図２２は、図２１のＡ−Ａ´線に沿った断面図である。このように、ゲート導体線４を２本束ねなくても良いが、３本以上束ねることはできない。なぜなら、ＰＣＧ２０（１９）の影響を受けないＣＧ１８が残ってしまうからである。ＰＣＧ２０（１９）とＣＧ１８は、必ず隣接する必要がある。
第２の実施形態に依れば、共通ワード線に繋がるゲート導体線４を２本束ねなくともよいので、実装密度の向上が図られる上、第１の実施形態と同様な効果を奏することができる。但し、コンタクトの形成に関して、第１の実施形態よりも技術を要する。
（第３の実施形態）
図２３は、第３の実施形態に係るエージングデバイスの摸式的な平面図である。セル部１、電子ブースタ２は、第１若しくは第２の実施形態に同じものであるが、セル部１の右に引き出したＰＣＧの配線に、更に右側に広い導体エリア３０が広がっている。これは、電子ブースタ２のゲートにブーストされた電子を蓄えておく電子浴（electron bath）である。
図２３は、第３の実施形態に係るエージングデバイスの摸式的な平面図である。セル部１、電子ブースタ２は、第１若しくは第２の実施形態に同じものであるが、セル部１の右に引き出したＰＣＧの配線に、更に右側に広い導体エリア３０が広がっている。これは、電子ブースタ２のゲートにブーストされた電子を蓄えておく電子浴（electron bath）である。
図２４は、図２３のＢ−Ｂ´線に沿った断面に相当するが、電子浴３０の下部は絶縁膜３２になっており、セル部１のアクティブエリア３との容量カップリングは存在しない。なお、図２４では、導体エリア３０が下部導体３０ａと上部導体３０ｂとが導電材３１で接続する形になっているが、これは第１の線状導体層４ｗのＦＧとＣＧを形成する層と同一工程で形成したものであるからである。勿論、下部導体３０ａだけでも良いし、或いは上部導体３０ｂだけでもよい。
第３の実施形態によれば、電子ブースタ２でブーストされた電子が電子浴３０に蓄えられているので、ＰＣＧ２０（１９）に注入する電子が枯渇することが無く、ＰＣＧセルの寿命をタイムセル（ＦＧセル）の寿命より長く保つことができ、エージングデバイスの信頼性が向上する。
なお、第１〜第３の実施形態で述べたゲート導体、電子浴等の導電体層は、ポリシリコン層、シリサイド層、或いは金属層の何れでも良い。また、前記シリサイド層とは、ニッケル、コバルト、タングステン、チタン、白金などの金属元素の珪化物からなる層である。
以上、本発明について実施形態を通じて説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。
１…セル部
２…電子ブースタ
３…アクティブエリア
４…ゲート導体線
５…選択ゲートソース（ＳＧＳ）端子
６…選択ゲートドレイン（ＳＧＤ）端子
７…ソースコンタクト
８…ドレインコンタクト
９…共通ソース端子（エージングデバイス第１のＩ／Ｏ端子）
１０…共通ドレイン端子（エージングデバイス第２のＩ／Ｏ端子）
１１…共通ワード線（端子）
１２…擬似制御ゲート（ＰＣＧ）端子
１３、２８…ゲート（トンネル）絶縁膜
１４、２９…ゲート間絶縁膜
１５、２７，３１…導電材（ヴィア）
１６…基板
１７…浮遊ゲート（ＦＧ）
１８…制御ゲート（ＣＧ）
１９…下側擬似制御ゲート（ＰＣＧ）
２０…上側擬似制御ゲート（ＰＣＧ）
２１…ブースタソース領域
２２…ブースタドレイン領域
２３…ブースタ共通ソース線
２４…ブースタ共通ドレイン線
２５…ブースタ共通ゲート線
２５ａ、２５ｂ…ブースタゲート
２６…ブースタチャネル領域
３０，３０ａ、３０ｂ…電子浴
３２…埋め込み絶縁膜
２…電子ブースタ
３…アクティブエリア
４…ゲート導体線
５…選択ゲートソース（ＳＧＳ）端子
６…選択ゲートドレイン（ＳＧＤ）端子
７…ソースコンタクト
８…ドレインコンタクト
９…共通ソース端子（エージングデバイス第１のＩ／Ｏ端子）
１０…共通ドレイン端子（エージングデバイス第２のＩ／Ｏ端子）
１１…共通ワード線（端子）
１２…擬似制御ゲート（ＰＣＧ）端子
１３、２８…ゲート（トンネル）絶縁膜
１４、２９…ゲート間絶縁膜
１５、２７，３１…導電材（ヴィア）
１６…基板
１７…浮遊ゲート（ＦＧ）
１８…制御ゲート（ＣＧ）
１９…下側擬似制御ゲート（ＰＣＧ）
２０…上側擬似制御ゲート（ＰＣＧ）
２１…ブースタソース領域
２２…ブースタドレイン領域
２３…ブースタ共通ソース線
２４…ブースタ共通ドレイン線
２５…ブースタ共通ゲート線
２５ａ、２５ｂ…ブースタゲート
２６…ブースタチャネル領域
３０，３０ａ、３０ｂ…電子浴
３２…埋め込み絶縁膜
Claims (11)
- 半導体基板と、
前記半導体基板上に設けられ、第１と第２の入出力端子、擬似制御ゲート端子を備えるセル部と、
前記半導体基板上に設けられ、前記擬似制御ゲート端子に接続される電子ブースタと、
を具備し、前記セル部は、
前記半導体基板上に、第1の方向に平行に形成され、アクティブエリアとなる複数の線状半導体層と、
前記線状半導体層上に第1のゲート絶縁膜を介して平行に形成され、前記第１の方向に交差する第２の方向に延在し、制御ゲートとなる複数の第1の線状導電体層と、
前記線状半導体層上に前記第1のゲート絶縁膜を介して平行に形成され、前記第２の方向に延在し、前記第1の線状導電体層と交互に配列された複数の第２の線状導電体層と、
前記線状半導体層と前記第１の線状導電体層との各々の交点部に挿入され、前記第１のゲート絶縁膜上に設けられ、ゲート間絶縁膜を介して前記第１の線状導電体層と接続する浮遊ゲートと、
を具備し、
前記電子ブースタは、前記半導体基板上に形成された第１のソース領域及び第１のドレイン領域と、前記第1のソース領域と前記第1のドレイン領域の間の半導体領域上に第２のゲート絶縁膜を介して形成されたブースタゲート電極とを有するＭＯＳトランジスタを含み、前記ＭＯＳトランジスタのブースタゲート電極は、前記セル部の前記擬似制御ゲート端子を介して前記第２の線状導電体層に接続され、
前記セル部において、前記線状半導体層の一方の端部が前記第１の入出力端子に接続され、他方の端部が前記第２の入出力端子に接続されることを特徴とする半導体時限スイッチ。 - 前記電子ブースタの前記ＭＯＳトランジスタは、前記第1のソース領域がコの字型に形成され、前記第1のドレイン領域が前記コの字型の内部に形成されていることを特徴とする請求項１に記載の半導体時限スイッチ。
- 半導体基板と、
前記半導体基板上に設けられ、第１と第２の入出力端子、擬似制御ゲート端子を備えるセル部と、
前記半導体基板上に設けられ、前記擬似制御ゲート端子に接続される電子ブースタと、
を具備し、前記セル部は、
前記半導体基板上に、第1の方向に形成され、アクティブエリアとなる複数の線状半導体層と、
前記線状半導体層上に第1のゲート絶縁膜を介して形成され、前記第１の方向に交差する第２の方向に延在し、制御ゲートとなる複数の第1の線状導電体層と、
前記線状半導体層上に前記第1のゲート絶縁膜を介して形成され、前記第２の方向に延在し、前記第1の線状導電体層と隣接して配列された複数の第２の線状導電体層と、
前記線状半導体層と前記第１の線状導電体層との各々の交点部に挿入され、前記第１のゲート絶縁膜の上に設けられ、ゲート間絶縁膜を介して前記第１の線状導電体層と接続する浮遊ゲートと、
を具備し、
前記電子ブースタは、前記半導体基板上にコの字型に形成された第1のソース領域と、前記コの字型の内部に形成された第1のドレイン領域と、前記第1のソース領域と前記第1のドレイン領域間の半導体領域上に、第２のゲート絶縁膜を介して形成されたブースタゲート電極とを有するＭＯＳトランジスタを含み、
前記ＭＯＳトランジスタのブースタゲート電極は、前記セル部の前記擬似制御ゲート端子を介して前記第２の線状導電体層に接続され、
前記セル部において、前記線状半導体層の一方の端部が前記第１の入出力端子に接続され、他方の端部が前記第２の入出力端子に接続されることを特徴とする半導体時限スイッチ。 - 前記半導体基板表面に形成されたトレンチに埋め込まれた絶縁膜と、
前記絶縁膜上に形成され、前記ブースタゲート電極に接続される導電体領域と、
をさらに具備する請求項１乃至３のいずれかに記載の半導体時限スイッチ。 - 半導体基板と、
前記半導体基板上に設けられ、第１と第２の入出力端子、擬似制御ゲート端子を備えるセル部と、
前記半導体基板上に設けられ、前記擬似制御ゲート端子に接続される電子ブースタと、
前記半導体基板表面のトレンチに埋め込まれた絶縁膜上に形成され、前記擬似制御ゲート端子に接続される導電体領域と、
を具備し、前記セル部は、
前記半導体基板上に、第1の方向に形成され、アクティブエリアとなる複数の線状半導体層と、
前記線状半導体層上に第1のゲート絶縁膜を介して形成され、前記第１の方向に交差する第２の方向に延在し、制御ゲートとなる複数の第1の線状導電体層と、
前記線状半導体層上に前記第1の絶縁膜を介して形成され、前記第２の方向に延在し、前記第1の線状導電体層と隣接して配列された複数の第２の線状導電体層と、
前記線状半導体層と前記第１の線状導電体層との各々の交点部に挿入され、前記第１のゲート絶縁膜上に設けられ、ゲート間絶縁膜を介して前記第１の線状導電体層と接続する浮遊ゲートと、
を具備し、
前記電子ブースタは、前記半導体基板上に形成された第１導電型の第1のソース領域及び第1のドレイン領域と、前記第1のソース領域と前記第1のドレイン領域間の半導体領域上に第２のゲート絶縁膜を介して形成されたブースタゲート電極とを有するＭＯＳトランジスタを含み、前記ＭＯＳトランジスタのブースタゲート電極は、前記導電体領域に接続されるとともに、前記セル部の前記擬似制御ゲート端子を介して前記第２の線状導電体層に接続され、
前記セル部において、前記線状半導体層の一方の端部は前記第１の入出力端子に接続され、他方の端部は前記第２の入出力端子に接続されることを特徴とする半導体時限スイッチ。 - 前記導電体領域が、前記浮遊ゲートと前記制御ゲートと同一層からなり、前記浮遊ゲートと前記制御ゲート層との前記同一層が第２の導電材で接続されていることを特徴とする請求項４または５に記載の半導体時限スイッチ。
- 前記第２の線状導電体層が、前記浮遊ゲートと前記制御ゲートと同一層からなり、前記浮遊ゲートと前記制御ゲート層との前記同一層が第１の導電材で接続されていることを特徴とする請求項１乃至６のいずれかに記載の半導体時限スイッチ。
- 前記複数の第１の線状導電体層の各々は、互いに隣接して平行する２本のサブ線状導電体層からなることを特徴とする請求項１乃至７のいずれかに記載の半導体時限スイッチ。
- 前記セル部は、前記線状半導体層の各々の両端部と前記第１及び第２の入出力端子の間に夫々挿入された第１と第２の選択トランジスタをさらに具備し、前記第１の選択トランジスタのソース領域が前記第１の入出力端子に接続され、前記第２の選択トランジスタのドレイン領域が前記第２の入出力端子に接続されることを特徴とする請求項１乃至８のいずれかに記載の半導体時限スイッチ。
- 前記電子ブースタの前記第２のゲート電極、及び前記第１及び第２の選択トランジスタの第３及び第４の各々のゲート電極は、前記セル部の前記浮遊ゲートと前記制御ゲートと同一層からなる積層電極であり、前記積層電極間が第３の導電材で接続されていることを特徴とする請求項１乃至９のいずれかに記載の半導体時限スイッチ。
- 前記第１及び第２の線状導電体層、あるいは前記導電体領域が、ポリシリコン層、ニッケル、タングステン、コバルト、チタン、白金、金属シリサイド、アルミニウム、銅、金のいずれかを用いて形成されることを特徴とする請求項１乃至１０のいずれかに記載の半導体時限スイッチ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008051056A JP5221172B2 (ja) | 2008-02-29 | 2008-02-29 | Ｎａｎｄ混載型半導体時限スイッチ |
| US12/233,168 US7795666B2 (en) | 2008-02-29 | 2008-09-18 | Semiconductor time switch suitable for embedding in NAND flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008051056A JP5221172B2 (ja) | 2008-02-29 | 2008-02-29 | Ｎａｎｄ混載型半導体時限スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009212149A JP2009212149A (ja) | 2009-09-17 |
| JP5221172B2 true JP5221172B2 (ja) | 2013-06-26 |
Family
ID=41012503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008051056A Expired - Fee Related JP5221172B2 (ja) | 2008-02-29 | 2008-02-29 | Ｎａｎｄ混載型半導体時限スイッチ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7795666B2 (ja) |
| JP (1) | JP5221172B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4212622B2 (ja) | 2006-11-30 | 2009-01-21 | 株式会社東芝 | 時限スイッチ付き情報担体及び半導体集積回路 |
| US9078585B2 (en) | 2009-09-14 | 2015-07-14 | Osaka University | Muscle synergy analysis method, muscle synergy analyzer, and muscle synergy interface |
| US9117832B2 (en) | 2012-06-05 | 2015-08-25 | Phison Electronics Corp. | Semiconductor device with physical manipulation detector and corrector |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW231343B (ja) * | 1992-03-17 | 1994-10-01 | Hitachi Seisakusyo Kk | |
| JP2002222879A (ja) * | 2001-01-29 | 2002-08-09 | Matsushita Electric Ind Co Ltd | 不揮発性メモリアレイ |
| US7075284B2 (en) | 2002-07-08 | 2006-07-11 | Kabushiki Kaisha Toshiba | Time limit function utilization |
| JP3959340B2 (ja) * | 2002-11-20 | 2007-08-15 | 株式会社東芝 | 半導体集積回路 |
| JP4628693B2 (ja) * | 2004-03-31 | 2011-02-09 | 富士通株式会社 | 液晶表示装置用基板及びその製造方法並びにそれを備えた液晶表示装置 |
| JP4537909B2 (ja) * | 2005-08-08 | 2010-09-08 | 株式会社東芝 | 情報記録装置 |
| JP4435095B2 (ja) * | 2006-01-04 | 2010-03-17 | 株式会社東芝 | 半導体システム |
| JP2008103675A (ja) * | 2006-09-22 | 2008-05-01 | Toshiba Corp | 半導体集積回路 |
| JP4212622B2 (ja) | 2006-11-30 | 2009-01-21 | 株式会社東芝 | 時限スイッチ付き情報担体及び半導体集積回路 |
| JP4679528B2 (ja) | 2007-01-30 | 2011-04-27 | 株式会社東芝 | リフレッシュトリガー付き半導体記憶装置 |
| US8581260B2 (en) * | 2007-02-22 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory |
| US7736973B2 (en) * | 2008-01-25 | 2010-06-15 | Sandisk Corporation | Non-volatile memory arrays having dual control gate cell structures and a thick control gate dielectric and methods of forming |
-
2008
- 2008-02-29 JP JP2008051056A patent/JP5221172B2/ja not_active Expired - Fee Related
- 2008-09-18 US US12/233,168 patent/US7795666B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2009212149A (ja) | 2009-09-17 |
| US7795666B2 (en) | 2010-09-14 |
| US20090218613A1 (en) | 2009-09-03 |
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