JP5221172B2 - Nand混載型半導体時限スイッチ - Google Patents
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Description
図1は、本発明の第1の実施形態に係るエージングデバイスを説明するための模式図で、NANDフラッシュメモリチップ(不図示)上に、セル部1と電子ブースタ部2が形成されている。セル部1のPCG(pseudo control gate)端子12は、電子ブースタ2に電気的に接続されている。
図21は、第2の実施形態に係るエージングデバイスのセル部1の共通ソース側の半分を説明する平面図である。PCG導体線4pとゲート導体線4wが一本ずつ交互に並んでいる点が第1の実施形態と異なる。それ以外は、全て第1の実施形態と同じであるので、同一箇所には同一番号を付して詳細な説明は省略する。
図23は、第3の実施形態に係るエージングデバイスの摸式的な平面図である。セル部1、電子ブースタ2は、第1若しくは第2の実施形態に同じものであるが、セル部1の右に引き出したPCGの配線に、更に右側に広い導体エリア30が広がっている。これは、電子ブースタ2のゲートにブーストされた電子を蓄えておく電子浴(electron bath)である。
2…電子ブースタ
3…アクティブエリア
4…ゲート導体線
5…選択ゲートソース(SGS)端子
6…選択ゲートドレイン(SGD)端子
7…ソースコンタクト
8…ドレインコンタクト
9…共通ソース端子(エージングデバイス第1のI/O端子)
10…共通ドレイン端子(エージングデバイス第2のI/O端子)
11…共通ワード線(端子)
12…擬似制御ゲート(PCG)端子
13、28…ゲート(トンネル)絶縁膜
14、29…ゲート間絶縁膜
15、27,31…導電材(ヴィア)
16…基板
17…浮遊ゲート(FG)
18…制御ゲート(CG)
19…下側擬似制御ゲート(PCG)
20…上側擬似制御ゲート(PCG)
21…ブースタソース領域
22…ブースタドレイン領域
23…ブースタ共通ソース線
24…ブースタ共通ドレイン線
25…ブースタ共通ゲート線
25a、25b…ブースタゲート
26…ブースタチャネル領域
30,30a、30b…電子浴
32…埋め込み絶縁膜
Claims (11)
- 半導体基板と、
前記半導体基板上に設けられ、第1と第2の入出力端子、擬似制御ゲート端子を備えるセル部と、
前記半導体基板上に設けられ、前記擬似制御ゲート端子に接続される電子ブースタと、
を具備し、前記セル部は、
前記半導体基板上に、第1の方向に平行に形成され、アクティブエリアとなる複数の線状半導体層と、
前記線状半導体層上に第1のゲート絶縁膜を介して平行に形成され、前記第1の方向に交差する第2の方向に延在し、制御ゲートとなる複数の第1の線状導電体層と、
前記線状半導体層上に前記第1のゲート絶縁膜を介して平行に形成され、前記第2の方向に延在し、前記第1の線状導電体層と交互に配列された複数の第2の線状導電体層と、
前記線状半導体層と前記第1の線状導電体層との各々の交点部に挿入され、前記第1のゲート絶縁膜上に設けられ、ゲート間絶縁膜を介して前記第1の線状導電体層と接続する浮遊ゲートと、
を具備し、
前記電子ブースタは、前記半導体基板上に形成された第1のソース領域及び第1のドレイン領域と、前記第1のソース領域と前記第1のドレイン領域の間の半導体領域上に第2のゲート絶縁膜を介して形成されたブースタゲート電極とを有するMOSトランジスタを含み、前記MOSトランジスタのブースタゲート電極は、前記セル部の前記擬似制御ゲート端子を介して前記第2の線状導電体層に接続され、
前記セル部において、前記線状半導体層の一方の端部が前記第1の入出力端子に接続され、他方の端部が前記第2の入出力端子に接続されることを特徴とする半導体時限スイッチ。 - 前記電子ブースタの前記MOSトランジスタは、前記第1のソース領域がコの字型に形成され、前記第1のドレイン領域が前記コの字型の内部に形成されていることを特徴とする請求項1に記載の半導体時限スイッチ。
- 半導体基板と、
前記半導体基板上に設けられ、第1と第2の入出力端子、擬似制御ゲート端子を備えるセル部と、
前記半導体基板上に設けられ、前記擬似制御ゲート端子に接続される電子ブースタと、
を具備し、前記セル部は、
前記半導体基板上に、第1の方向に形成され、アクティブエリアとなる複数の線状半導体層と、
前記線状半導体層上に第1のゲート絶縁膜を介して形成され、前記第1の方向に交差する第2の方向に延在し、制御ゲートとなる複数の第1の線状導電体層と、
前記線状半導体層上に前記第1のゲート絶縁膜を介して形成され、前記第2の方向に延在し、前記第1の線状導電体層と隣接して配列された複数の第2の線状導電体層と、
前記線状半導体層と前記第1の線状導電体層との各々の交点部に挿入され、前記第1のゲート絶縁膜の上に設けられ、ゲート間絶縁膜を介して前記第1の線状導電体層と接続する浮遊ゲートと、
を具備し、
前記電子ブースタは、前記半導体基板上にコの字型に形成された第1のソース領域と、前記コの字型の内部に形成された第1のドレイン領域と、前記第1のソース領域と前記第1のドレイン領域間の半導体領域上に、第2のゲート絶縁膜を介して形成されたブースタゲート電極とを有するMOSトランジスタを含み、
前記MOSトランジスタのブースタゲート電極は、前記セル部の前記擬似制御ゲート端子を介して前記第2の線状導電体層に接続され、
前記セル部において、前記線状半導体層の一方の端部が前記第1の入出力端子に接続され、他方の端部が前記第2の入出力端子に接続されることを特徴とする半導体時限スイッチ。 - 前記半導体基板表面に形成されたトレンチに埋め込まれた絶縁膜と、
前記絶縁膜上に形成され、前記ブースタゲート電極に接続される導電体領域と、
をさらに具備する請求項1乃至3のいずれかに記載の半導体時限スイッチ。 - 半導体基板と、
前記半導体基板上に設けられ、第1と第2の入出力端子、擬似制御ゲート端子を備えるセル部と、
前記半導体基板上に設けられ、前記擬似制御ゲート端子に接続される電子ブースタと、
前記半導体基板表面のトレンチに埋め込まれた絶縁膜上に形成され、前記擬似制御ゲート端子に接続される導電体領域と、
を具備し、前記セル部は、
前記半導体基板上に、第1の方向に形成され、アクティブエリアとなる複数の線状半導体層と、
前記線状半導体層上に第1のゲート絶縁膜を介して形成され、前記第1の方向に交差する第2の方向に延在し、制御ゲートとなる複数の第1の線状導電体層と、
前記線状半導体層上に前記第1の絶縁膜を介して形成され、前記第2の方向に延在し、前記第1の線状導電体層と隣接して配列された複数の第2の線状導電体層と、
前記線状半導体層と前記第1の線状導電体層との各々の交点部に挿入され、前記第1のゲート絶縁膜上に設けられ、ゲート間絶縁膜を介して前記第1の線状導電体層と接続する浮遊ゲートと、
を具備し、
前記電子ブースタは、前記半導体基板上に形成された第1導電型の第1のソース領域及び第1のドレイン領域と、前記第1のソース領域と前記第1のドレイン領域間の半導体領域上に第2のゲート絶縁膜を介して形成されたブースタゲート電極とを有するMOSトランジスタを含み、前記MOSトランジスタのブースタゲート電極は、前記導電体領域に接続されるとともに、前記セル部の前記擬似制御ゲート端子を介して前記第2の線状導電体層に接続され、
前記セル部において、前記線状半導体層の一方の端部は前記第1の入出力端子に接続され、他方の端部は前記第2の入出力端子に接続されることを特徴とする半導体時限スイッチ。 - 前記導電体領域が、前記浮遊ゲートと前記制御ゲートと同一層からなり、前記浮遊ゲートと前記制御ゲート層との前記同一層が第2の導電材で接続されていることを特徴とする請求項4または5に記載の半導体時限スイッチ。
- 前記第2の線状導電体層が、前記浮遊ゲートと前記制御ゲートと同一層からなり、前記浮遊ゲートと前記制御ゲート層との前記同一層が第1の導電材で接続されていることを特徴とする請求項1乃至6のいずれかに記載の半導体時限スイッチ。
- 前記複数の第1の線状導電体層の各々は、互いに隣接して平行する2本のサブ線状導電体層からなることを特徴とする請求項1乃至7のいずれかに記載の半導体時限スイッチ。
- 前記セル部は、前記線状半導体層の各々の両端部と前記第1及び第2の入出力端子の間に夫々挿入された第1と第2の選択トランジスタをさらに具備し、前記第1の選択トランジスタのソース領域が前記第1の入出力端子に接続され、前記第2の選択トランジスタのドレイン領域が前記第2の入出力端子に接続されることを特徴とする請求項1乃至8のいずれかに記載の半導体時限スイッチ。
- 前記電子ブースタの前記第2のゲート電極、及び前記第1及び第2の選択トランジスタの第3及び第4の各々のゲート電極は、前記セル部の前記浮遊ゲートと前記制御ゲートと同一層からなる積層電極であり、前記積層電極間が第3の導電材で接続されていることを特徴とする請求項1乃至9のいずれかに記載の半導体時限スイッチ。
- 前記第1及び第2の線状導電体層、あるいは前記導電体領域が、ポリシリコン層、ニッケル、タングステン、コバルト、チタン、白金、金属シリサイド、アルミニウム、銅、金のいずれかを用いて形成されることを特徴とする請求項1乃至10のいずれかに記載の半導体時限スイッチ。
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