JP2002222879A - 不揮発性メモリアレイ - Google Patents

Abstract

(57)【要約】 【課題】 閾値電圧の収束性つまり閾値電圧のばらつき
と書き込み／消去時間のばらつき低減を図り、信頼性を
確保しつつ高速プログラムを実現する。 【解決手段】 １ビットに対するメモリセル内に複数の
フローティングゲート型トランジスタを配し、それぞれ
のゲートどうし、ドレインどうし、ソースどうしを並列
接続することによって、閾値電圧の収束、書き込み／消
去時間の短縮を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能なフラッシュメモリなどの不揮発性メモリアレイに
かかわり、閾値電圧の収束性を改善する技術に関するも
のである。

【０００２】

【従来の技術】近年、半導体機器の開発期間の短縮やプ
ログラムのオンサイトでの書き換えの要望により、電気
的書き換え可能な不揮発性メモリを機器に搭載すること
が多くなってきた。不揮発性メモリアレイは、従来のマ
スクＲＯＭに置き換わるフレキシブルなメモリアレイで
あり、機器に組み込むことにより電源を切った状態でも
データを保持することができる。近年、フラッシュメモ
リなどの不揮発性メモリでは、書き換え回数が百万回、
データの保持寿命が１０年程度のアレイが実用化される
ようになってきた。

【０００３】フラッシュメモリなどの不揮発性メモリア
レイは、メモリセルにフローティングゲート型トランジ
スタを用いている。これらのメモリの記憶動作は、高電
界によるトンネル効果やホットエレクトロンを用いて、
薄いトンネル酸化膜を介して絶縁されたフローティング
ゲートに電子を意図的に出し入れし、トランジスタの閾
値電圧を制御することで行われる。フローティングゲー
トに電子が蓄積されると、トランジスタの閾値電圧は上
昇する。つまり、プログラムされたデータはフローティ
ングゲート型トランジスタの閾値電圧として記憶され
る。そしてプログラムされたデータはメモリセルのアナ
ログ電流として読み出され、センスアンプでリファレン
ス電流と比較され、デジタル化されてメモリアレイから
読み出される。

【０００４】フラッシュメモリはその応用として組み込
み型マイコンチップなどに搭載され、機器に実装した状
態でフラッシュメモリのデータを書き換える用途（オン
ボード書き換えと呼ぶ）が一つの主流になっている。

【０００５】組み込み型マイコンチップの開発スタイル
は、従来、マスクＲＯＭにプログラムを搭載した場合
は、プログラム修正に多額のコストと期間が必要であっ
たが、フラッシュメモリを搭載することにより、マスク
ＲＯＭを機器に実装したままプログラムを書き換えるこ
とが何度でも可能となるために、開発効率を大幅に向上
することができる。

【０００６】

【発明が解決しようとする課題】不揮発性メモリアレイ
は、半導体技術の微細化に伴い、不揮発性メモリアレイ
のセルサイズが縮小されてくると、蓄積電荷の保持や制
御が物理的に難しくなるといった課題がある。

【０００７】特に、微細化された不揮発性メモリアレイ
では、メモリのデータは閾値電圧で決められるため、閾
値電圧の保持特性（電荷の保持特性：閾値電圧の変化量
ΔVｔｈと、フローティングゲートの保持電荷Qｆｇは、
ΔVｔｈ∝Qｆｇの関係がある。）のばらつきと閾値電圧
のばらつきを抑えることが極めて重要である。しかしな
がら、閾値電圧のばらつきは、製造工程の加工精度に起
因した回路ばらつき、つまりメモリセル特性のばらつき
と読み出し／書き込み回路などの周辺回路のばらつきが
少なからず存在するため、いかなる製造工程を用いても
なくなることはない。さらに半導体技術の微細化により
セルサイズが縮小され、また、低電圧化されると、閾値
電圧を決定する保持電荷も減少し、また、読み出し／書
き込み回路のばらつきも大きくなるため、閾値電圧のば
らつきはいっそう深刻なものとなる。

【０００８】本発明は上記の問題点に対し、閾値電圧の
収束性、つまり制御後の閾値電圧のばらつきと書き込み
／消去時間のばらつきの低減を図り、信頼性を確保しつ
つ、高速プログラムを実現した不揮発性メモリアレイを
提供することを目的とする。

【０００９】

【課題を解決するための手段】不揮発性メモリアレイに
ついての本発明は、次のような手段を講じることによ
り、上記の課題を解決するものである。すなわち、本発
明の不揮発性メモリアレイは、メモリアレイの構成単位
であるメモリセルが並列接続された複数のトランジスタ
で構成されていることを特徴とする。好ましい態様とし
て、前記トランジスタをフローティングゲート型トラン
ジスタで構成するのがよい。この構成によれば、複数の
トランジスタ（フローティングゲート型）のフローティ
ングゲートを並列接続してあることにより、保持電荷が
複数のトランジスタ（フローティングゲート型）に分割
されて保持されることになる。したがって、メモリセル
の読み出し電流は、複数のトランジスタでの読み出し電
流の和となり、個々のトランジスタのばらつきが相殺さ
れることになる。つまり、１セル当たりの読み出しのた
めのセル電流が平均化されることになる。セルトランジ
スタの読み出し時の閾値電圧が平均化されることによ
り、単一のトランジスタでセルが形成された場合に比べ
て、閾値電圧のばらつきが低減されることになる。次の
ように言うこともできる。１パルス当たりに変化する閾
値電圧のばらつきが大きいと、書き込み／消去時間は、
書き込み／消去の最も遅いメモリセルに律速されるた
め、全体的に遅い側に片寄る傾向となる。すなわち、閾
値電圧のばらつきが低減されることになる。これによ
り、全体の閾値電圧変化量が少なくて済むため、フロー
ティングゲートにおける電子の注入／放出量も少なくて
済む。そのため、書き込み／消去に必要な時間のばらつ
きが低減され、書き込み／消去動作を高速化する。

【００１０】ところで、セルを単一のトランジスタで構
成して、そのトランジスタサイズを大きくすることでも
閾値電圧の収束効果は得られる。しかし、この場合、ト
ランジスタのフローティングゲートにリークなどの欠陥
が一部でも存在すると、セルとしての機能つまり電荷の
保持特性や閾値電圧の制御性などが損なわれる。ところ
がセルが複数のフローティングゲート型トランジスタで
構成されること、つまりフローティングゲートが独立に
分割されることにより、例えば、１つセルのフローティ
ングゲートに欠陥があったとしても他のセルへの影響を
最小限に抑えることができ、メモリセルとして正常な機
能を保つことができる。好ましい態様として、前記メモ
リセルを構成する各トランジスタについて、それぞれの
ドレインを単一のビット線に共通に接続することがあ
る。このように共通ドレインにすることにより、ドレイ
ンの接合容量を小さくし、より高速な動作が可能にな
る。

【００１１】なお、前記メモリセルを構成する各トラン
ジスタについて、それぞれのドレインを別個のビット線
に接続することがある。その出力側で加算すれば、上記
と同じことになる。

【００１２】

【発明の実施の形態】以下、本発明の不揮発性メモリア
レイの実施の形態について、図面を参照しながら説明す
る。

【００１３】（実施の形態１）図１は本発明の実施の形
態１における不揮発性メモリアレイの構成図である。図
１において不揮発性メモリアレイ１は、縦方向のソース
線６、同じく縦方向のビット線４、横方向のワード線５
でアクセスされるメモリセル２のアレイとして構成され
ている。メモリセル２は、その一例としてドレイン、ソ
ース、ゲートの各電極が並列接続された４個のフローテ
ィングゲート型トランジスタ３で構成されている。つま
り、４個のトランジスタのドレインどうし、ソースどう
し、ゲートどうしがそれぞれ並列接続されている。

【００１４】図２（ａ），（ｂ），（ｃ）を用いて本実
施の形態の不揮発性メモリアレイのレイアウトの一例に
ついて説明する。図２（ａ），（ｂ），（ｃ）はそれぞ
れ図１の不揮発性メモリアレイの構成図に対応するレイ
アウト図、その断面図およびレイヤーの説明を補助する
図である。

【００１５】図２（ａ）は図１のメモリセル２の４セル
分のレイアウトを示している。図２（ｂ）は図２（ａ）
の線分ＡＢにおける断面図である。図２（ｃ）は図２
（ａ）のメモリセル２１の１セルにおけるトランジスタ
となる活性領域２９、フローティングゲート２２、ワー
ド線２３のレイアウト層をそれぞれ示している。

【００１６】図２（ａ）において、各メモリセル２１は
ドレイン２４を共通にした４個のフローティングゲート
型トランジスタで構成され、電荷保持用の４個の独立し
たフローティングゲート２２を備えている。

【００１７】図２（ｂ）に示すようにフローティングゲ
ート２２は、活性化領域２９に対しては１０ｎｍ程度の
膜厚のトンネル酸化膜２８で絶縁分離され、ワード線２
３に対しては数１０ｎｍ程度の膜厚のシリコン酸化膜／
シリコン窒化膜の複合膜であるＯＮＯ膜２７で絶縁分離
されている。フローティングゲート２２に蓄積される電
荷は、セル内のフローティングゲート２２に対して共通
なコントロールゲートとトランジスタの電極間の電位よ
り制御されるようになっている。

【００１８】コントロールゲートは横方向に形成された
ワード線２３を構成し、共通のドレイン２４はビット線
コンタクト２５を介して縦方向に形成されたビット線に
接続されている。メモリセル２１は共通ドレインにする
ことにより、ドレインの接合容量を小さくし、またビッ
ト線の容量を小さくして、高速な動作が可能になる。ま
た、ソース線２６はソース側の活性化領域２９の分離で
ある酸化膜の下に不純物注入を行うことにより、いくつ
かのメモリセル２１で共通に接続している。ソース線２
６間を直接接続する必要が無くなり、メモリセル２１の
レイアウト面積削減に貢献している。高速動作を行うに
はソース線を低抵抗な金属配線で適時、裏打ちすること
が望ましい。

【００１９】以上のようにメモリセル２を４個のフロー
ティングゲート型トランジスタの並列接続で構成するこ
とにより、セルの読み出し電流は４個のフローティング
ゲート型トランジスタの電流の和となり、個々のトラン
ジスタのばらつきを相殺することができる。読み出し電
流を１セル当たりに換算することによりセル電流は平均
化され、つまりセルトランジスタの読み出し時の閾値電
圧が平均化されることになり、単一のトランジスタでセ
ルが形成された不揮発性メモリアレイに比べて、閾値電
圧のばらつきが低減されることになる。

【００２０】図３に閾値電圧のばらつきの低減シミュレ
ーション結果を示す。図３には１〜３個のトランジスタ
でセルを形成した場合における閾値電圧Ｖthの分布を示
す。各図において横軸はセルの閾値電圧Ｖth（任意単
位）、縦軸はセル数（任意単位）の分布を示している。
１トランジスタの場合に分布の標準偏差が０．１２７で
あったのが、２トランジスタ、３トランジスタと１セル
当たりのトランジスタ数を増やすにつれ、標準偏差が
０．０９や０．０７３と小さくなってくることが分か
る。４個以上の場合にも、同様の傾向がある。したがっ
て、１セル当たりのトランジスタ数を増やすことによ
り、閾値電圧のばらつきを低減することができる。

【００２１】閾値電圧のばらつきは１セルを構成するト
ランジスタ数が増加するほど、統計的に収束性が改善さ
れるが（中心極限定理）、レイアウト面積が増加するた
め、コストと性能のバランスを考慮する必要がある。セ
ルを構成するトランジスタ数の目安として、例えば２か
ら８個程度で良好な収束性が得られることが分かってい
る。Ｎ個のトランジスタでメモリセルを構成する場合、
各々のトランジスタのサイズについて、セルが単一のト
ランジスタで構成される場合を基準にして、１／√Ｎ程
度の大きさ以上に設定することにより、コストと性能の
バランスが得られる（なお、√Ｎは、Ｎの平方根の意で
ある）。

【００２２】メモリセルを複数のフローティングゲート
型トランジスタで構成することにより、閾値電圧は平均
化されて、ばらつきを低減することができる。閾値電圧
のばらつきは、個々のフローティングゲート型トランジ
スタの加工ばらつきに起因するもので、プロセス的なば
らつきの影響を低減したと言える。

【００２３】メモリアレイの書き込みおよび消去動作に
ついては、メモリセルの閾値電圧が設定値になるまで電
気パルスが印加される。したがって、メモリセルの閾値
電圧ばらつきが大きいと、つまり、１パルス当たりに変
化する閾値電圧のばらつきが大きいと、書き込み／消去
時間は書き込み／消去の最も遅いメモリセルに律速され
るため、全体的に遅くなる。よって、閾値電圧のばらつ
き低減により、書き込みおよび消去に必要な時間のばら
つきが低減され、書き込み動作、消去動作を高速化する
効果が得られる。

【００２４】なお、上記実施の形態では、セルを構成す
るトランジスタのドレインについては、同一のビット線
に接続する構成を示したが、ドレインを複数のビット線
に接続しても同様な効果が得られる。下記にその実施の
形態を説明する。

【００２５】（実施の形態２）図４はメモリセルを構成
するトランジスタのドレインが複数のビット線に接続さ
れている場合の構成図である。図４において、メモリセ
ルアレイ５００は、２つのメモリセルトランジスタを持
つメモリセル５０１のアレイで構成されている。メモリ
セル５０１中の２つのメモリセルトランジスタはそれぞ
れ異なるビット線５０６、ビット線５０７に接続され、
ワード線５０９、ビット線５０６、ソース線５０８でア
クセスされたデータはビット線５０６を通してバッファ
５０２Ａに取り込まれ、ワード線５０９、ビット線５０
７、ソース線５０８でアクセスされたデータはビット線
５０７を通してバッファ５０２Ｂに取り込まれ、２つの
バッファ５０２Ａ，５０２Ｂの出力は加算器５０３に入
力され、その出力はコンパレータ５０４により読み出し
出力５０５を出力する。

【００２６】これにより、メモリセルを構成するトラン
ジスタのドレインが同一のビット線に接続されている場
合と同じ効果が得られる。

【００２７】

【発明の効果】不揮発性メモリアレイについての本発明
によれば、メモリアレイの構成単位であるメモリセル
を、複数のトランジスタの並列接続にて構成してあるの
で、メモリセルの読み出し電流を複数トランジスタでの
読み出し電流の和となして、個々のトランジスタのばら
つきを相殺すること、つまり、１セル当たりの読み出し
のためのセル電流を平均化することができ、単一トラン
ジスタの場合に比べて、閾値電圧のばらつきを低減する
ことができる。したがって、セルサイズの微細化や低電
圧化に伴う閾値電圧保持電流の減少化の傾向にもかかわ
らず、不揮発性メモリアレイの閾値電圧を収束化するこ
とができるとともに、閾値電圧の収束に伴い書き込み／
消去時間を短縮化することができる。

【００２８】さらにフローティングゲート型トランジス
タのフローティング電極にリークなどの欠陥が生じた場
合でも、１ビットに対するメモリセル内の１つのフロー
ティングゲート型トランジスタが正常であれば、不揮発
性メモリとして使用可能であり、セルに欠陥に対する冗
長性を持たせることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における不揮発性メモ
リアレイの構成図

【図２】 同実施の形態１における不揮発性メモリアレ
イの構成図に対応するレイアウト図およびその断面図

【図３】 同実施の形態１における１〜３トランジスタ
でセルを形成した場合のメモリセルアレイの閾値電圧分
布図

【図４】 本発明の実施の形態２における不揮発性メモ
リアレイの構成図

【符号の説明】

１…不揮発性メモリアレイ ２…メモリセル ３…フローティングゲート型トランジスタ ４…ビット線 ５…ワード線 ６…ソース線 ２１…メモリセル ２２…フローティングゲート ２３…ワード線 ２４…ドレイン ２５…ビット線コンタクト ２６…ソース線 ５００…メモリセルアレイ ５０１…メモリセル ５０３…加算器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 立川 尚久 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 春山 星秀 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B025 AA01 AC01 AC03 AE00 5F001 AB08 AD05 AD14 AE03 AE08 AF05 5F083 EP02 EP23 EP55 EP56 ER22 JA04 KA08 KA13 LA01 LA12 LA20 LA21 5F101 BB05 BD04 BD31 BE02 BE07 BF01

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メモリアレイの構成単位であるメモリセ
   ルが、並列接続された複数のトランジスタで構成されて
   いることを特徴とする不揮発性メモリアレイ。
2. 【請求項２】 前記トランジスタは、フローティングゲ
   ート型トランジスタであることを特徴とする請求項１に
   記載の不揮発性メモリアレイ。
3. 【請求項３】 前記メモリセルを構成する各トランジス
   タは、それぞれのドレインが単一のビット線に共通に接
   続されていることを特徴とする請求項１または請求項２
   に記載の不揮発性メモリアレイ。
4. 【請求項４】 前記メモリセルを構成する各トランジス
   タは、それぞれのドレインが別個のビット線に接続され
   ていることを特徴とする請求項１または請求項２に記載
   の不揮発性メモリアレイ。