JP2010050134A - 不揮発性半導体メモリセル及び不揮発性半導体メモリ装置 - Google Patents
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Abstract
【解決手段】不揮発性半導体メモリセル4には、セレクトトランジスタTr41と、3つのメモリ素子Tr42、Tr43、Tr44とをトランジスタ形成部40に上下方向(縦方向)に順に配置する。不揮発性半導体メモリセル4をマトリックス状に配置するメモリセルアレイにおいて、セレクトトランジスタTr41のドレインを形成するn型拡散層401、コンタクト418及びメタル配線414を共用して上下方向に対称に配置し、更に、メモリ素子Tr41のソースを形成するn型拡散層405、コンタクト422及びメタル配線417を共用して上下方向に対称に配置する。
【選択図】図13
Description
図1(a)は、第1実施形態におけるメモリ素子1を構成する1個のトランジスタの平面図を、(b)は断面図を、(c)は等価回路を示す。図1(a)〜(c)に示すメモリ素子1は、1層ポリシリコンのセル構造を用いて半導体基板SUB(電位Vsub)上に形成されたフローティングゲートFG、ドレインD及びソースSを含み構成される。このフローティングゲートFGは、電荷保持領域となるものであり電極は設けられず、半導体基板SUBに形成されたゲート絶縁層上にポリシリコンにより形成される。ドレインD及びソースSは、それぞれ半導体基板SUB上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。
ドレインDに電圧を印加すると、まず初めに、ドレイン近傍にて空乏層の電界集中が起こり、図3に示すように、いわゆる高エネルギーによるBand to Band(BtoB;バンド・バンド間)の電流が流れ、正孔と電子のペアが発生する。高エネルギーを有する正孔であるホットホールの一部がフローティングゲートFGに取込まれ、更にドレインDに印加する電圧を上げると、酸化膜が比較的厚い場合には、図示されるグラフのように、ファウラーノルトハイム(Fowler−Nordheim)のトンネル電流(以下、FN電流という)が流れる前にジャンクションブレークダウンが起こり、大電流が急激にドレインDから半導体基板SUBに流れる。このジャンクションブレークダウンが発生するブレークダウン電圧をVBDという。
不揮発性半導体メモリセル2において、メモリ素子Tr22のフローティングゲートにホットホールを注入することで、フローティングゲートに蓄積された電子を放出させる消去動作は、以下のように行う。
セレクトゲート端子SGに10Vの電圧を印加し、ドレイン端子Dに8Vの電圧を印加し、ソース端子Sをオープン(開放状態)にする。このとき、セレクトトランジスタTr21はオン状態となり、メモリ素子Tr22のドレインは、セレクトトランジスタTr21を介して、8Vの電圧を印加される。
なお、ドレイン端子Dに印加する電圧がセレクトトランジスタTr21を介してメモリ素子Tr22のドレインに印加され、セレクトゲート端子に印加する電圧は、ドレイン端子Dに印加する電圧より高いほうが、メモリ素子Tr22のドレイン電圧を制御しやすいことになる。
メモリ素子Tr22のフローティングゲートにホットエレクトロンを注入することで、フローティングゲートに電子を注入する書き込み動作は、以下のようにして行う。セレクトゲート端子SGに7Vの電圧を印加し、ドレイン端子Dに5Vの電圧を印加し、ソース端子Sに0Vの電圧を印加する。書き込みを行うときは通常消去状態であるので、フローティングゲート内に正孔が蓄積され、メモリ素子Tr22はオン状態にある。
これにより、メモリ素子Tr22のドレインとソースとのチャネル電流と共にホットエレクトロンが発生し、一部のホットエレクトロンがフローティングゲートに注入される。フローティングゲートに電子が蓄積されるため、メモリ素子Tr22の閾値は、高くなる。
セレクトゲート端子SGに3Vの電圧を印加し、ドレイン端子Dに1Vの電圧を印加し、ソース端子Sに0Vの電圧を印加して行う。
なお、読み出し時にゲートに印加される電圧(3V)に対して、メモリ素子Tr22の閾値電圧が高い状態(書き込み状態)場合をデータ”0”が記憶されているとし、メモリ素子Tr22の閾値電圧が低い状態(消去状態)の場合をデータ”1”が記憶されているとする。
メモリ素子Tr22に対して動作を行わないとき、セレクトゲート端子SGに0Vの電圧を印加する。これにより、セレクトトランジスタTr21がオフ状態になり、非選択の状態となる。
図8は、第2実施形態における不揮発性半導体メモリセル3の構成を示した概略図である。図8(a)は、不揮発性半導体メモリセル3の平面図であり、図8(b)は、図8(a)のB−B’に沿った断面図であり、図8(c)は、図8(a)及び(b)で構成される不揮発性半導体メモリセル3の等価回路を示した図である。
なお、メタル配線313は、半導体基板300表面から一定の距離を保って配置される。また、メタル配線311、312は、メタル配線313よりも半導体基板300の表面から離れた距離を保って配置される。
不揮発性半導体メモリセル3において、メモリ素子Tr32、Tr33のフローティングゲートFG2、FG3にホットエレクトロンを注入することで、当該フローティングゲートに電子を蓄積する書き込み動作は、以下のようにして行う。セレクトゲート端子SGに7Vの電圧を印加し、ドレイン端子に5Vの電圧を印加し、ソース端子Sに0Vの電圧を印加する。書き込み動作を行うときは通常消去状態であるので、フローティングゲートFG2、FG3内に正孔が蓄積されているために閾値がシフトして、メモリ素子Tr32、Tr33はオン状態である。これにより、メモリ素子Tr32、Tr33それぞれのドレインとソースとの間に流れるチャネル電流と共に、ホットエレクトロンが発生し、一部のホットエレクトロンがフローティングゲートFG2、FG3に注入される。フローティングゲートFG2、FG3に電子が蓄積される。この結果、メモリ素子Tr32、Tr33の閾値は、高くなり、書き込みが行われた状態となる。
まず、一方の消去1の動作は、セレクトゲート端子SGに10Vの電圧を印加し、ドレイン端子Dに8Vの電圧を印加し、ソース端子Sをオープンにして行う。消去動作を行うとき通常フローティングゲートFG2、FG3は、書き込み状態にあるので、フローティングゲートFG2、FG3内に電子が蓄積されているために閾値がシフトして、不揮発性メモリ素子Tr32、Tr33はオフ状態である。このとき、メモリ素子Tr32、Tr33のそれぞれのドレイン近傍にて空乏層の電界集中が起こり、BtoBの電流が流れると共に、正孔と電子のペアが発生する。発生する正孔のうち高エネルギーを有するホットホールの一部がフローティングゲートFG2、FG3に取込まれ、フローティングゲートFG2、FG3から電子が放出される。この結果、フローティングゲートFG2、FG3は、電子を放出する(正孔を取込む)ことによりメモリ素子Tr32、Tr33の閾値は下がり、消去状態となる。
次に、消去2の動作は、セレクトゲート端子SGに0Vの電圧を印加し、ドレイン端子Dをオープンにし、ソース端子Sに8Vの電圧を印加して行う。消去動作を行うとき通常フローティングゲートFG2、FG3は、書き込み状態にあるので、メモリ素子Tr32、Tr33はオフ状態である。また、セレクトトランジスタTr31はオフ状態である。それぞれの端子に電圧を印加することにより、メモリ素子Tr32、Tr33のソース付近にて空乏層の電界集中が起こり、BtoBの電流が流れると共に、高エネルギーを有する正孔と電子のペアが発生する。発生する正孔の一部がフローティングゲートFG2、FG3に取込まれ、フローティングゲートFG2、FG3から電子が放出される。この結果、フローティングゲートFG2、FG3は、電子を放出する(正孔を取込む)ことにより、メモリ素子Tr32、Tr33の閾値は下がり、消去状態となる。
続いて、読み出し動作について説明する。読み出し動作は、セレクトゲート端子SGに3Vの電圧を印加し、ドレイン端子Dに1Vの電圧を印加し、ソース端子Sに0Vの電圧を印加することで行う。
なお、読み出し時にゲートに印加される電圧(3V)に対して、メモリ素子Tr32、33の閾値電圧が高い状態(書き込み状態)場合をデータ”0”が記憶されているとし、メモリ素子Tr32、33の閾値電圧が低い状態(消去状態)の場合をデータ”1”が記憶されているとする。
上述のように不揮発性半導体メモリセル3に対する書き込み及び消去のデータを記憶させる動作と、データを読み出し動作を行う。
次に、図10は、不揮発性半導体メモリセル3を用いた不揮発性半導体メモリ装置350の構成を示した概略図である。不揮発性半導体メモリ装置350は、制御部351、センスアンプ回路352、図8に示した不揮発性半導体メモリセル3がm行n列(m,n≧2)のマトリックス状に配置された複数の不揮発性半導体メモリセルM11〜Mmnを備えている。
ドレイン線D1〜Dnそれぞれは、マトリックス状に配置された不揮発性半導体メモリセル3の列それぞれに対応して設けられ、それぞれの列を構成する不揮発性半導体メモリセル3のドレイン端子Dと共通接続される。
セレクトゲート線SG1〜SGmそれぞれは、マトリックス状に配置された不揮発性半導体メモリセル3の行それぞれに対応して設けられ、それぞれの行を構成する不揮発性半導体メモリセル3のセレクトゲート端子SGに共通接続される。
ソース線S1〜Snそれぞれは、マトリックス状に配置された不揮発性半導体メモリセル3の行それぞれに対応して設けられ、それぞれの行を構成する不揮発性半導体メモリセル3のソース端子Sに共通接続される。
列選択ゲートSW1〜SWnは、対応するドレイン線D1〜Dnに一端を接続され、他端をデータ入出力線Dataに接続され、ドレイン線D1〜Dnとデータ入出力線Dataとの接続及び切断を切替える。
また、行デコーダ・ドライバ355−1〜355−mは、外部から入力される記憶領域を選択するアドレス信号をデコードし、それぞれに接続されたセレクトゲート線及びソース線に電圧を印加するか否かを決定する。このとき、行デコーダ・ドライバ355−1〜355−mがそれぞれに接続されたセレクトゲート線及びソース線に印加する電圧は、制御回路353から入力される制御信号により定められる。ここで、行デコーダ・ドライバ355−1〜355−mがソース線S1〜Snに印加する電圧は、入力される制御信号が示す動作に対応する図9に示した書き込み、消去及び読み出しの動作に応じた電圧であり、セレクトゲート線SG1〜SGnに印加する電圧は、図9に示した書き込み、消去及び読み出しの動作に応じた電圧である。
まず、制御回路353には、外部から書き込みを示す命令信号が入力される。列デコーダ・ドライバ354及び行デコーダ・ドライバ355−1〜355−mには、外部からアドレス信号が入力される。
また、制御回路353は、入力された命令信号に基づいて、データ入出力線Dataに5Vの電圧を印加し、列デコーダ・ドライバ354及び行デコーダ・ドライバ355−1〜355−mに書き込みに対応した制御信号を出力する。また、列デコーダ・ドライバ354は、入力されたアドレス信号及び制御信号に基づいて列選択信号線C2に7Vの電圧を印加する。また、行デコーダ・ドライバ355−1は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線SG1に7Vの電圧を印加し、ソース線S1に0Vの電圧を印加する。このとき、他の行デコーダ・ドライバ355−2〜355−mは、それぞれに接続されたセレクトゲート線及びソース線をオープン状態にする。
まず、制御回路353には、外部の装置から消去1を示す命令信号が入力される。列デコーダ・ドライバ354及び行デコーダ・ドライバ355−1〜355−mには、外部の装置からアドレス信号が入力される。
また、制御回路353は、入力された命令信号に基づいて、データ入出力線Dataに8Vの電圧を印加し、列デコーダ・ドライバ354及び行デコーダ・ドライバ355−1〜355−mに消去1に対応した制御信号を出力する。また、列デコーダ・ドライバ354は、入力されたアドレス信号及び制御信号に基づいて列選択信号線C2に10Vの電圧を印加する。また、行デコーダ・ドライバ355−1は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線SG1に10Vの電圧を印加し、ソース線S1をオープン状態にする。このとき、他の行デコーダ・ドライバ355−2〜355−mは、それぞれに接続されたセレクトゲート線SG2〜SGm及びソース線S2〜Smをオープン状態にする。
まず、制御回路353には、外部から消去2を示す命令信号が入力される。列デコーダ・ドライバ354及び行デコーダ・ドライバ355−1〜355−mには、外部からアドレス信号が入力される。また、制御回路353は、入力された命令信号に基づいて、データ入出力線Dataをオープン状態にし、列デコーダ・ドライバ354及び行デコーダ・ドライバ355−1〜355−mに消去2に対応した制御信号を出力する。
列デコーダ・ドライバ354は、入力されたアドレス信号及び制御信号に基づいて、列選択信号C2に0Vの電圧を印加する。行デコーダ・ドライバ355−1は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線SG1に0Vの電圧を印加し、ソース線S1に8Vの電圧を印加する。このとき、他の行デコーダ・ドライバ355−2〜355−mは、それぞれに接続されたセレクトゲート線SG2〜SGm及びソース線S2〜Smに電圧の印加を行わず、当該セレクトゲート線及び当該ソース線をオープン状態にする。
まず、制御回路353には、外部から読み出しを示す命令信号が入力される。列デコーダ・ドライバ354及び行デコーダ・ドライバ355−1〜355−mには、外部からアドレス信号が入力される。また、制御回路353は、入力された命令信号に基づいて、データ入出力線Dataをオープン状態にし、列デコーダ・ドライバ354及び行デコーダ・ドライバ355−1〜355−mに読み出しに対応した制御信号を出力する。
列デコーダ・ドライバ354は、入力されたアドレス信号及び制御信号に基づいて、列選択信号C2に3Vの電圧を印加する。行デコーダ・ドライバ355−1は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線SG1に3Vの電圧を印加し、ソース線S1に0Vの電圧を印加する。このとき、他の行デコーダ・ドライバ355−2〜255−mは、それぞれに接続されたセレクトゲート線SG2〜SGm及びソース線S2〜Smに電圧の印加を行わず、当該セレクトゲート線及び当該ソース線をオープン状態にする。
このとき、当該メモリ素子Tr32、Tr33が書き込み状態、すなわち、それぞれのフローティングゲートに蓄積された電荷によりメモリ素子Tr32、Tr33がオフ状態であれば電流は流れない。また、当該メモリ素子Tr32、Tr33が消去状態、すなわち、それぞれのフローティングゲートに蓄積された電荷によりメモリ素子Tr32、Tr33がオン状態であれば電流は流れる。
センスアンプ回路352は、データ入出力線Dataの電流を増幅及び検出をして、外部の装置にデータを出力する。
次に、図11は、不揮発性半導体メモリ装置350のメモリセルアレイ部分を示す概略図であり、不揮発性半導体メモリセル3が平行に行列状に配置された不揮発性半導体メモリセルM11〜Mmnのレイアウトを示している。
図示するように、メモリセルアレイ部分では、図8(a)で示した不揮発性半導体メモリセル3のレイアウトの配置が示されている。
不揮発性半導体メモリ装置350の不揮発性半導体メモリセルM11〜Mmnは、配置の基本単位を上下方向及び左右方向に並べてマトリックス状に配置される。
図12は、第3実施形態の不揮発性半導体メモリ装置360の構成を示した概略図である。不揮発性半導体メモリ装置360は、第2実施形態の不揮発性半導体メモリ装置350に比べ、不揮発性半導体メモリセルM11〜Mmnのソース端子Sに接続されるソース線S1〜Smが共通接続され1つのソース線S0に共通化されている。
不揮発性半導体メモリ装置360において、不揮発性半導体メモリ装置350と異なる制御部361、制御回路363、行デコーダ・ドライバ365−1〜365−m、ソースドライバ366以外の構成については、同じ符号を付して説明を省略し、以下、異なる構成の制御回路363、行デコーダ・ドライバ365−1〜365−m、ソースドライバ366について説明する。
また、行デコーダ・ドライバ365−1〜365−mは、外部から入力される記憶領域を選択するアドレス信号をデコードし、それぞれに接続されたセレクトゲート線に電圧を印加するか否かを決定する。このとき、行デコーダ・ドライバ365−1〜365−mが、それぞれに接続されたセレクトゲート線に印加する電圧は、制御回路363から入力される動作に対応した電圧の印加を指示する制御信号により定められる。ソースドライバ366は、制御回路363から入力される制御信号に基づいて、全ての不揮発性半導体メモリセルM11〜Mmnのソース端子に共通接続されたソース線に電圧を印加する。ここで、ソースドライバ366がソース線に印加する電圧は、図9に示した書き込み、消去及び読み出しの動作に応じた電圧である。また、行デコーダ・ドライバ365−1〜365−mがセレクトゲート線SG1〜SGnに印加する電圧は、図9に示した書き込み、消去及び読み出しに応じた電圧である。
まず、制御回路363には、外部から書き込みを示す命令信号が入力される。列デコーダ・ドライバ354及び行デコーダ・ドライバ365−1〜365−mには、外部からアドレス信号が入力される。
また、制御回路363は、入力された命令信号に基づいて、データ入出力線Dataに5Vの電圧を印加し、列デコーダ・ドライバ354、行デコーダ・ドライバ365−1〜365−m及びソースドライバ366に書き込みに対応した制御信号を出力する。また、列デコーダ・ドライバ354は、入力されたアドレス信号及び制御信号に基づいて列選択信号線C2に7Vの電圧を印加する。また、行デコーダ・ドライバ365−1は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線SG1に7Vの電圧を印加する。このとき、他の行デコーダ・ドライバ365−2〜365−mは、それぞれに接続されたセレクトゲート線SG2〜SGmをオープン状態にする。
まず、制御回路363には、外部から消去1を示す命令信号が入力される。列デコーダ・ドライバ354及び行デコーダ・ドライバ365−1〜365−mには、外部からアドレス信号が入力される。
また、制御回路363は、入力された命令信号に基づいて、データ入出力線Dataに8Vの電圧を印加し、列デコーダ・ドライバ354、行デコーダ・ドライバ365−1〜365−mに消去1に対応した制御信号を出力する。また、列デコーダ・ドライバ354は、入力されたアドレス信号及び制御信号に基づいて列選択信号線C2に10Vの電圧を印加する。また、行デコーダ・ドライバ365−1は、入力されたアドレス信号及び制御信号に基づいてセレクトゲート線SG1に10Vの電圧を印加する。また、ソースドライバ366は、入力された制御信号に基づいてソース線をオープン状態にする。このとき、他の行デコーダ・ドライバ365−2〜365−mは、それぞれに接続されたセレクトゲート線SG2〜SGmをオープン状態にする。
まず、制御回路363には、外部から消去2を示す命令信号が入力される。列デコーダ・ドライバ354及び行デコーダ・ドライバ365−1〜365−mには、外部からアドレス信号が入力される。
また、制御回路363は、入力された命令信号に基づいて、データ入出力線Dataをオープン状態にし、列デコーダ・ドライバ354、行デコーダ・ドライバ365−1〜365−m、ソースドライバに消去2に対応した制御信号を出力する。また、列デコーダ・ドライバ354は、入力されたアドレス信号及び制御信号に基づいて列選択信号線C2に0Vの電圧を印加する。また、行デコーダ・ドライバ365−1は、入力されたアドレス信号及び制御信号に基づいてセレクトゲート線SG1に0Vの電圧を印加する。また、ソースドライバ366は、入力された制御信号に基づいてソース線に8Vの電圧を印加する。このとき、他の行デコーダ・ドライバ365−2〜365−mは、それぞれに接続されたセレクトゲート線SG2〜SGmをオープン状態にする。
まず、制御回路363には、外部から読み出しを示す命令信号が入力される。列デコーダ・ドライバ354及び行デコーダ・ドライバ365−1〜365−mには、外部からアドレス信号が入力される。
また、制御回路363は、入力された命令信号に基づいて、データ入出力線Dataをオープン状態にし、列デコーダ・ドライバ354、行デコーダ・ドライバ365−1〜365−m、ソースドライバ366に読み出しに対応した制御信号を出力する。また、列デコーダ・ドライバ354は、入力されたアドレス信号及び制御信号に基づいて列選択信号線C2に3Vの電圧を印加する。また、行デコーダ・ドライバ365−1は入力されたアドレス信号及び制御信号に基づいてセレクトゲート線SG1に3Vの電圧を印加する。また、ソースドライバ366は、入力された制御信号に基づいてソース線に0Vの電圧を印加する。このとき、他の行デコーダ・ドライバ365−2〜365−mは、それぞれに接続されたセレクトゲート線SG2〜SGmをオープン状態にする。
このとき、当該メモリ素子Tr32、Tr33が書き込み状態、すなわち、それぞれのフローティングゲートに蓄積された電荷によりメモリ素子Tr32、Tr33がオフ状態であれば電流は流れない。また、当該メモリ素子Tr32、Tr33が消去状態、すなわち、それぞれのフローティングゲートに蓄積された電荷によりメモリ素子Tr32、Tr33がオン状態であれば電流は流れる。
センスアンプ回路352は、データ入出力線Dataの電流を増幅及び検出をして、外部の装置にデータを出力する。
図13は、第4実施形態の不揮発性半導体メモリセル4の構成を示す概略図である。図13(a)は不揮発性半導体メモリセル4の平面図であり、図13(b)は図13(a)のC−C’に沿った断面図であり、図13(c)は図13(a)及び(b)で構成される不揮発性半導体メモリセル4の等価回路を示した図である。
まず、図13(c)に図示されるように、不揮発性半導体メモリセル4は、ドレイン端子D、ソース端子S、セレクトゲート端子SG、MOSトランジスタであるセレクトトランジスタTr41、及びフローティングゲート型の1層ポリシリコントランジスタである不揮発性半導体メモリ素子Tr42、Tr43、Tr44を有している。なお、メモリ素子Tr42、Tr43、Tr44は、図1に示したメモリ素子1と同じ特性を有し、動作する。
また、ソース端子Sは、ソース端子Saであるメタル配線416及びソース端子Sbであるメタル配線417からなり、不揮発性半導体メモリセル4が用いられる際には、トランジスタ形成部40の外部でメタル配線416、417が互いに接続されて、ソース端子Sを構成することになる。
次に、図14は、不揮発性半導体メモリセル4を用いたメモリセルアレイの配置を示す概略図である。メモリセルアレイには、図13(a)で示した不揮発性半導体メモリセル4が複数平行に行列状に配置されている。
また、不揮発性半導体メモリセル4b、4cそれぞれのソース端子Sbとなるメタル配線417b、417cは共通化され、コンタクト422b、422cも共通化されている。更に、不揮発性半導体メモリセル4b、4cそれぞれのメモリ素子Tr44のソースを形成するn型拡散層も共用されている。
上下方向に隣接して配置される不揮発性半導体メモリセル4は、セレクトトランジスタTr41のドレインとなるn型拡散層401、ドレイン端子Dとなるメタル配線414及びコンタクト418を共用し、メタル配線414に対して上下対称に配置される。
更に、上下方向に隣接して配置される不揮発性半導体メモリセル4は、メモリ素子Tr44のソースとなるn型拡散層405、ソース端子Sbとなるメタル配線417及びコンタクト422を共用し、メタル配線417に対して上下対称に配置される。
更に、上述のように上下方向に配置された不揮発半導体メモリセル4の列を左右方向に平行に並べて配置し、それぞれのソース線Sa1、Sb1、Sa2、Sb2、Sa3、Sb3は、左右方向に直線状に接続される。同様に、セレクトゲート線SGa1、SGa2、SGa3は、左右方向に直線状に接続される。
2…不揮発性半導体メモリセル
Tr21…セレクトトランジスタ、Tr22…メモリ素子
20…トランジスタ形成部
200…p型半導体基板
201、202、203…n型拡散層
204、205…ゲート領域部
206、207…ポリシリコン
208、209…メタル配線
210、211…コンタクト
3…不揮発性半導体メモリセル
Tr31…セレクトトランジスタ
Tr32、Tr33…メモリ素子
30…トランジスタ形成部
300…p型半導体基板
301、302、303、304…n型拡散層
305、306、307…ゲート領域部
308、309、310…ポリシリコン
311、312、313…メタル配線
314、315、316、317…コンタクト
350…不揮発性半導体メモリ装置
351…制御部、352…センスアンプ回路、353…制御回路、354…列ドライバ
355−1…行ドライバ、355−m…行ドライバ
SG1、SG2、SGn…セレクトゲート線
S1、S2、Sn…ソース線
D1、D2、Dn…ドレイン線
C1、C2、Cn…列選択信号線
Data…データ入出力線、
M11、M12、M1n、Mm1、Mmn…不揮発性半導体メモリセル
SW1、SW2、SW3…列選択ゲート
361…制御部、365−1…行ドライバ、365−m…行ドライバ
366…列ドライバ
4…不揮発性半導体メモリセル
40…トランジスタ形成部
Tr41…セレクトトランジスタ
Tr42、Tr43、Tr44…メモリ素子
401、402、403、404、405…n型拡散層
406、407、408、409…ゲート領域部
410、411、412、413…ポリシリコン
414、415、416、417…メタル配線
418、419、420、421、422…コンタクト
Claims (9)
- 半導体基板上に論理回路を形成するCMOSトランジスタと同様なプロセスで構成されるMOSトランジスタからなる不揮発性半導体メモリセルであって、
ドレインを前記第1の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、
フローティングゲート型の1層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第2の端子に接続された並列に設けられた複数のメモリ素子と、
を有し、
前記複数のメモリ素子に対してデータを書き込む場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第1の端子に第1の電圧を印加し、前記第2の端子に第1の電圧より低い電圧を印加して行い、
前記複数のメモリ素子に対してデータを消去する場合、前記セレクト信号により前記セレクトトランジスタをオンにし、前記第1の端子に前記第1の電圧より高い電圧を印加し、前記第2の端子をオープンにするか、もしくは、前記セレクト信号により前記セレクトトランジスタをオフにし、前記第2の端子に前記第1の電圧より高い電圧を印加して行う
ことを特徴とする不揮発性半導体メモリセル。 - 前記複数のメモリ素子に対してデータを書き込む場合、前記複数のメモリ素子のドレインとソースとの間に流れるチャネル電流と共に、高いエネルギーを有する電子であるホットエレクトロンを発生させ、発生したホットエレクトロンを前記メモリ素子のフローティングゲートに注入し、
前記複数のメモリ素子に対してデータを消去する場合、前記複数のメモリ素子のドレイン又はソースと、前記半導体基板との間に流れるバンド・バンド間電流と共に、高いエネルギーを有する正孔であるホットホールを発生させ、発生したホットホールを前記メモリ素子のフローティングゲートに注入する
ことを特徴とする請求項1に記載の不揮発性半導体メモリセル。 - 前記複数のメモリ素子は、第1のメモリ素子と第2のメモリ素子とからなり、
前記セレクトトランジスタのドレインを形成する第1のn型拡散層と、
前記セレクトトランジスタのゲート電極を形成する第1のポリシリコンと、
前記セレクトトランジスタのソース及び前記第1のメモリ素子のドレインを形成する第2のn型拡散層と、
前記第1のメモリ素子のフローティングゲート電極を形成する第2のポリシリコンと、
前記第1のメモリ素子のソース及び前記第2のメモリ素子のソースを形成する第3のn型拡散層と、
前記第2のメモリ素子のフローティングゲート電極を形成する第3のポリシリコンと、
前記第2のメモリ素子のドレインを形成する第4のn型拡散層と
が第1の方向に向かって順に直列に配置されるトランジスタ形成部と、
前記第1のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第1のメタル配線と、
前記第2のn型拡散層及び前記第4のn型拡散層それぞれとコンタクトを介して接続され、前記第1の方向と同じ方向に配置される第2のメタル配線と、
前記第3のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第3のメタル配線
を備えることを特徴とする請求項1又は請求項2に記載の不揮発性半導体メモリセル。 - 前記複数のメモリ素子は、第1のメモリ素子、第2のメモリ素子及び第3のメモリ素子からなり、
前記セレクトトランジスタのドレインを形成する第1のn型拡散層と、
前記セレクトトランジスタのゲート電極を形成する第1のポリシリコンと、
前記セレクトトランジスタのソース及び前記第1のメモリ素子のドレインを形成する第2のn型拡散層と、
前記第1のメモリ素子のフローティングゲート電極を形成する第2のポリシリコンと、
前記第1のメモリ素子のソース及び前記第2のメモリ素子のソースを形成する第3のn型拡散層と、
前記第2のメモリ素子のフローティングゲート電極を形成する第3のポリシリコンと、
前記第2のメモリ素子のドレイン及び前記第3のメモリ素子のドレインを形成する第4のn型拡散層と、
前記第3のメモリ素子のフローティングゲート電極を形成する第4のポリシリコンと、
前記第3のメモリ素子のソースを形成する第5のn型拡散層と
が第1の方向に向かって順に直列に配置されるトランジスタ形成部と、
前記第1のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第1のメタル配線と、
前記第2のn型拡散層及び前記第4のn型拡散層それぞれとコンタクトを介して接続され、前記第1の方向と同じ方向に配置される第2のメタル配線と、
前記第3のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第3のメタル配線と、
前記第5のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第4のメタル配線と
を備えることを特徴とする請求項1又は請求項2に記載の不揮発性半導体メモリセル。 - 半導体基板上に論理回路を形成するCMOSトランジスタと同様なプロセスで構成されるMOSトランジスタからなる複数の不揮発性半導体メモリセルを有する不揮発性半導体メモリ装置であって、
前記複数の不揮発性半導体メモリセルは、
ドレインを前記第1の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、
フローティングゲート型の1層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第2の端子に接続された並列に設けられた複数のメモリ素子と、
を有し、
前記複数のメモリ素子に対してデータを書き込む場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第1の端子に第1の電圧を印加し、前記第2の端子に前記第1の電圧より低い電圧を印加して行い、
前記複数のメモリ素子に対してデータを消去する場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第1の端子に前記第1の電圧より高い電圧を印加し、前記第2の端子をオープンにして行い、
前記複数のメモリ素子からデータを読み出す場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第2の端子に前記第1の電圧より低い電圧を印加して行い、
前記不揮発性半導体メモリセルが行列状に配置されたメモリセルアレイと、
前記複数の不揮発性半導体メモリセルの前記ドレイン端子が、列ごとに共通に接続された複数のドレイン線と、
前記複数のドレイン線それぞれに接続された複数の列選択ゲートと、
前記複数のドレイン線と前記複数の列選択ゲートを経由して接続されたデータ入出力線と、
前記データ入出力線に読み出された前記不揮発性半導体メモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
前記複数の不揮発性半導体メモリセルが有する前記セレクトトランジスタのゲートが、行ごとに共通接続された複数のセレクトゲート線と、
前記複数の不揮発性半導体メモリセルの前記ソース端子が、行ごとに共通に接続された複数のソース線と、
外部から入力される記憶領域を選択するアドレス信号及び動作を示す命令信号に基づいて、前記列選択ゲートのオン及びオフを切り替え、前記複数のセレクトゲート線及び前記複数のソース線に電圧を印加する制御部と
を備えることを特徴とする不揮発性半導体メモリ装置。 - 前記不揮発性半導体メモリ装置は、
前記複数のソース線の全てに接続されたソースドライバを備え、
前記複数の不揮発性半導体メモリセルの全てに対して一括して消去を行う場合、
前記制御部が、前記複数の不揮発性半導体メモリセルの前記複数のセレクトゲート線の全てに前記セレクトトランジスタがオフになる電圧を印加し、前記ソースドライバが前記第1の電圧より低い電圧を印加する
ことを特徴とする請求項5に記載の不揮発性半導体メモリ装置。 - 前記不揮発性半導体メモリ装置は、
前記複数の不揮発性半導体メモリセルを複数のブロックに行単位で分け、
前記複数のブロックそれぞれのソース線が接続されるソースドライバを複数備え、
複数の行の前記不揮発性半導体メモリセルに対して消去するブロック消去を行う場合、
前記制御部が、前記複数の不揮発性半導体メモリセルの前記複数のセレクトゲート線の全てに前記セレクトトランジスタがオフになる電圧を印加し、前記複数のソースドライバが前記第1の電圧より低い電圧を印加する
ことを特徴とする請求項5に記載の不揮発性半導体メモリ装置。 - 半導体基板上に論理回路を形成するCMOSトランジスタと同様なプロセスで構成されるMOSトランジスタからなる不揮発性半導体メモリセルを複数配置して構成される不揮発性半導体メモリ装置であって、
前記不揮発性半導体メモリセルは、
ドレインを前記第1の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、
フローティングゲート型の1層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第2の端子に接続された並列に設けられた第1のメモリ素子及び第2のメモリ素子と、
を有し、
前記セレクトトランジスタのドレインを形成する第1のn型拡散層と、
前記セレクトトランジスタのゲート電極を形成する第1のポリシリコンと、
前記セレクトトランジスタのソース及び前記第1のメモリ素子のドレインを形成する第2のn型拡散層と、
前記第1のメモリ素子のフローティングゲート電極を形成する第2のポリシリコンと、
前記第1のメモリ素子のソース及び前記第2のメモリ素子のソースを形成する第3のn型拡散層と、
前記第2のメモリ素子のフローティングゲート電極を形成する第3のポリシリコンと、
前記第2のメモリ素子のドレインを形成する第4のn型拡散層と
が第1の方向に向かって順に直列に配置されるトランジスタ形成部と、
前記第1のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第1のメタル配線と、
前記第2のn型拡散層及び前記第4のn型拡散層それぞれとコンタクトを介して接続され、前記第1の方向と同じ方向に配置される第2のメタル配線と、
前記第3のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第3のメタル配線
を備えると共に、
前記複数の不揮発性半導体メモリセルの配置において、
前記第1のn型拡散層及び前記第1のメタル配線を互いに共通にして、前記第1のメタル配線に対して前記第1の方向に対称に配置される2つの前記不揮発性メモリセルを配置の基本単位として、
前記配置の基本単位をマトリックス状に並べて配置し、
前記第1の方向と垂直な方向に隣接する不揮発性半導体メモリセルの前記第1のポリシリコン及び前記第3のメタル配線それぞれは、前記第1の方向と垂直な方向に直線状に接続される
ことを特徴とする不揮発性半導体メモリ装置。 - 半導体基板上に論理回路を形成するCMOSトランジスタと同様なプロセスで構成されるMOSトランジスタからなる不揮発性半導体メモリセルを複数配置して構成される不揮発性半導体メモリ装置であって、
前記不揮発性半導体メモリセルは、
ドレインを前記第1の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、
フローティングゲート型の1層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第2の端子に接続された並列に設けられた第1のメモリ素子、第2のメモリ素子及び第3のメモリ素子と、
を有し、
前記不揮発性半導体メモリセルは、構成部分のレイアウトとして、
前記セレクトトランジスタのドレインを形成する第1のn型拡散層と、
前記セレクトトランジスタのゲート電極を形成する第1のポリシリコンと、
前記セレクトトランジスタのソース及び前記第1のメモリ素子のドレインを形成する第2のn型拡散層と、
前記第1のメモリ素子のフローティングゲート電極を形成する第2のポリシリコンと、
前記第1のメモリ素子のソース及び前記第2のメモリ素子のソースを形成する第3のn型拡散層と、
前記第2のメモリ素子のフローティングゲート電極を形成する第3のポリシリコンと、
前記第2のメモリ素子のドレイン及び前記第3のメモリ素子のドレインを形成する第4のn型拡散層と、
前記第3のメモリ素子のフローティングゲート電極を形成する第4のポリシリコンと、
前記第3のメモリ素子のソースを形成する第5のn型拡散層と
が第1の方向に向かって順に直列に配置されるトランジスタ形成部と、
前記第1のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第1のメタル配線と、
前記第2のn型拡散層及び前記第4のn型拡散層それぞれとコンタクトを介して接続され、前記第1の方向と同じ方向に配置される第2のメタル配線と、
前記第3のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第3のメタル配線と、
前記第5のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第4のメタル配線と
を備えると共に、
前記不揮発性半導体メモリセルの配置において、
前記第1のn型拡散層及び前記第1のメタル配線を共用し、前記第1のメタル配線に対して前記第1の方向に対称に配置され、且つ、前記第5のn型拡散層及び前記第4のメタル配線を共用し、前記第4のメタル配線に対して前記第1の方向に対称に配置される複数の前記不揮発性半導体メモリセルを列とし、
前記列を前記第1の方向に対して垂直な方向に平行に並べて前記不揮発性半導体メモリセルをマトリックス状に配置し、
前記列は、それぞれ該列に含まれる前記不揮発性半導体メモリセルが備える前記第1のメタル配線と接続し、該列に沿って前記第1の方向に配置される第5のメタル配線を備え、
前記第1の方向に対して垂直な方向に隣り合う前記不揮発性半導体メモリセルの前記第1のポリシリコン、前記第3のメタル配線及び前記第4のメタル配線は、それぞれ前記第1の方向に対して垂直な方向に直線状に接続される
ことを特徴とする不揮発性半導体メモリ装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008210583A JP5417765B2 (ja) | 2008-08-19 | 2008-08-19 | 不揮発性半導体メモリセル及び不揮発性半導体メモリ装置 |
TW98123670A TW201010062A (en) | 2008-07-14 | 2009-07-14 | Nonvolatile semiconductor memory element, nonvolatile semiconductor memory cell and nonvolatile semiconductor memory device |
PCT/JP2009/003313 WO2010007769A1 (ja) | 2008-07-14 | 2009-07-14 | 不揮発性半導体メモリ素子、不揮発性半導体メモリセルおよび不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008210583A JP5417765B2 (ja) | 2008-08-19 | 2008-08-19 | 不揮発性半導体メモリセル及び不揮発性半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010050134A true JP2010050134A (ja) | 2010-03-04 |
JP5417765B2 JP5417765B2 (ja) | 2014-02-19 |
Family
ID=42067011
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008210583A Active JP5417765B2 (ja) | 2008-07-14 | 2008-08-19 | 不揮発性半導体メモリセル及び不揮発性半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5417765B2 (ja) |
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- 2008-08-19 JP JP2008210583A patent/JP5417765B2/ja active Active
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