JP5041394B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関する。

半導体技術の進歩に伴って、様々な電子機器に半導体記憶装置が搭載されてきている。特に、不揮発性半導体メモリ装置の需要は、年々増加してきている。現在一般的に普及している不揮発性半導体メモリ装置として、ＥＥＰＲＯＭやフラッシュメモリ（登録商標）などが例示される。図１は、従来の不揮発性半導体メモリ装置の構成を示す断面図である。従来の一般的に知られている不揮発性半導体メモリ装置は、複数のメモリセル１２１を含んで構成されている。図１を参照すると、メモリセル１２１は、基板１２２と、フローティングゲート１２６と、コントロールゲート１２５とを含んで構成されている。また、図１に示されているように、その基板１２２には、ソース拡散層１２３とドレイン拡散層１２４とが形成されている。

不揮発性半導体メモリ装置は、メモリセル１２１のフローティングゲート１２６に蓄えられる電荷（ホットエレクトロン）量を変化させることにより、メモリセルトランジスタのしきい値を変動させている。つまり、フローティングゲート１２６にホットエレクトロンが注入されているメモリセルトランジスタは、動作しきい値が高くなり、ホットエレクトロンが注入されていないメモリセルトランジスタは、動作しきい値が低くなる。不揮発性半導体メモリ装置は、その装置を構成している複数のメモリセルトランジスタのしきい値をそれぞれ制御することによりデータの記憶を実行している。

その動作として、不揮発性半導体メモリ装置は、複数のメモリセル１２１のそれぞれに対して、コントロールゲート１２５に印加するゲート電位Ｖｇ、ソース拡散層１２３に印加するソース電位Ｖｓおよびドレイン拡散層１２４に印加するドレイン電位Ｖｄを変化させることによって、フローティングゲート１２６に蓄える電荷の量を制御して、データの書き込み、消去、読み出しを行っている。

一般的に、ＥＥＰＲＯＭやフラッシュメモリなど不揮発性半導体メモリ装置などは、複数のメモリセルがアレイ状に配置されている。図２は、現在市場に流通している不揮発性半導体メモリ装置の構成を示す回路図である。この回路図は、ＮＯＲ型メモリセルと呼ばれるメモリセルを持つ不揮発性半導体メモリ装置（以下、ＮＯＲ型フラッシュメモリ１００と呼ぶ）の構成を示している。図２を参照すると、ＮＯＲ型フラッシュメモリ１００は、アレイ状に配置されたメモリセル１２１と、そのメモリセル１２１のそれぞれに電源電位を供給する電源線１０１と、列方向（横方向）に直線状に形成された複数のワード線１０２と、行方向（縦方向）に直線状に形成された複数のデジット線１０３とを含んで構成されている。

図２に示されているように、電源線１０１は、各メモリセル１２１に対し共通の電源電位を供給している。ＮＯＲ型フラッシュメモリ１００に備えられた複数のワード線１０２は、第１ワード線Ｗ０〜第ｎワード線Ｗｎ（ｎ：任意の自然数）で構成されている。同様に、複数のデジット線１０３は、第１デジット線Ｄ０〜第ｍデジット線Ｄｍ（ｍ：任意の自然数）で構成されている。ＮＯＲ型フラッシュメモリ１００は、第１ワード線Ｗ０〜第ｎワード線Ｗｎから任意のワード線に選択的にワード電位を供給し、また、第１デジット線Ｄ０〜第ｍデジット線Ｄｍから任意のデジット線にデジット電位を選択的に供給することで、データの読み出し、書き込み及び消去を行っている。

上述の回路構成をパターンで実現した場合、ＮＯＲ型フラッシュメモリ１００の各メモリセル１２１に対し共通の電源電位を供給するため、電源線１０１を挟み込む様に２組のメモリセル１２１が配置される。図３は、従来のＮＯＲ型フラッシュメモリ１００をパターン配置したときのレイアウトパターンを示すレイアウト図である。図３を参照すると、従来のＮＯＲ型フラッシュメモリ１００におけるレイアウトパターンは、電源配線２０１と、ワード配線２０２と、デジット配線２０３と、拡散層２１５とを含んで構成されている。図３に示されているように、ワード配線２０２は、図２の回路図のワード線１０２に対応している。また、デジット配線２０３は図２の回路図のデジット線１０３に対応している。

図３に示されているように、電源配線２０１とデジット配線２０３とは、平行に配置されたアルミ配線で構成されている。また、ワード配線２０２は、デジット配線２０３と異なる層に配置されたアルミ配線で構成され、デジット配線２０３と直角方向に配置されている。電源配線２０１は電源電位供給コンタクト２１６を介して上述のソース拡散層１２３に接続されている。デジット配線２０３は、デジット電位供給コンタクト２１４を介して上述のドレイン拡散層１２４に接続されている。ワード配線２０２は、上述のコントロールゲート１２５として機能し、ワード電位をメモリセル１２１のコントロールゲート１２５に供給している。

図４は、図３に示されるレイアウトパターンを回路記号で表したときの回路図イメージである。ここで、図４に示される回路は、図２に示される回路と等価である。図４を参照すると、複数のメモリセル１２１は、列方向に構成される複数のソース線２１７のひとつに対し、対向するような組で構成されている。また、図４を参照すると、複数のソース線２１７のそれぞれは、電源電位供給コンタクト２１６を介して電源配線２０１に接続されている。

図５は、上述したレイアウトパターンにおける、複数のデジット配線２０３と電源配線２０１との対応関係を広範囲で示す回路図である。図５に示されているように、ＮＯＲ型フラッシュメモリ１００における電源配線２０１は、デジット線方向へ配置される複数のデジット配線２０３を一つの群にして配置されている。複数のメモリセル１２１のそれぞれには、列方向に構成されたソース線２１７を介して電源供給が行われている。図５に示されているように、電源配線２０１とソース線２１７とは格子状に構成され、それぞれの交点には電源電位供給コンタクト２１６が備えられている。

図６は、図５の所定の領域を拡大したレイアウトパターンを示すレイアウト図である。図６を参照すると、従来のＮＯＲ型フラッシュメモリ１００は、電源配線２０１からソース線２１７へ電源電位を供給するための電源電位供給コンタクト２１６と、デジット配線２０３からデジット拡散増２１９へデジット電位を供給するためのデジット電位供給コンタクト２１４とが備えられている。ここにおいて、ソース線２１７は上述のソース拡散層１２３に対応し、デジット拡散増２１９は上述のドレイン拡散層１２４に対応している。

複数のデジット配線２０３に備えられたデジット電位供給コンタクト２１４のそれぞれは、列方向の直線に重なるように構成されている。図６に示されているように、電源電位供給コンタクト２１６は、その直線に重ならない位置に備えられている。また、電源配線２０１は、ワード配線２０２の上層に構成されている。したがって、ワード配線２０２と電源電位供給コンタクト２１６とを交差させず、かつ、行方向の回路面積の増加を抑制させるために、ワード配線２０２は、電源コンタクト部（電源電位供給コンタクト２１６の近傍）では斜めに曲げて配置されている。そのため、従来のＮＯＲ型フラッシュメモリ１００には、基板水平方向にコンタクト-コントロールゲート間隔を確保した構成となっている。

図７は、上記図６レイアウトパターンに示されるＮＯＲ型フラッシュメモリ１００の断面構造を示す断面図である。図７の（ａ）は、上記図６の点Ａ−点Ａ’間の断面を示し、図７の（ｂ）は、上記図７の点Ａ−点Ａ’間の断面を示している。

図７の（ａ）を参照すると、上記図６の点Ａ−点Ａ’間の下方には、ソース線２１７と、デジット拡散増２１９と、フローティング拡散層２１８と、ワード配線２０２とで構成されたメモリセル１２１が形成されている。図７の（ａ）に示されているように、デジット配線２０３から供給されるデジット電位は、デジット電位供給コンタクト２１４を介してデジット拡散増２１９に印加されている。また、図７の（ｂ）に示されているように、電源配線２０１から供給される電源電位は、電源電位供給コンタクト２１６を介してソース線２１７に印加されている。

ＮＯＲ型メモリセルを持つ不揮発性半導体メモリ装置において、各メモリセル１２１に電源電位を供給するため、ソース線２１７上に電源電位供給コンタクト２１６が配置されている。この電源電位供給コンタクト２１６は、ワード配線２０２より上層に備えられた電源配線２０１と、基板に形成されたソース線２１７とを接続している。したがって、ワード配線２０２と電源電位供給コンタクト２１６とが交差することなく構成されるには、コントロールゲートとコンタクトとの間に、水平方向に一定以上の間隔を確保する必要がある。また、電源電位供給コンタクト２１６の無い部分のソース拡散層部は、コントロールゲート同士が所定の間隔で配置される。

上述してきたように、従来のＮＯＲ型フラッシュメモリ１００では、ワード配線２０２を斜めに曲げることでデジット方向の面積の削減を行なっていた。コントロールゲートを斜めに曲げて構成する場合において、曲部におけるコントロール−コンタクト間隔を確保する必要がある。そのため、従来のＮＯＲ型フラッシュメモリ１００では、電源配線２０１の幅（列方向に要する面積）を、デジット配線２０３の幅より広くすることで、上記の間隔を備えたＮＯＲ型フラッシュメモリ１００を構成していた。

曲部を備えることなくワード配線２０２を構成することで、電源配線２０１に対応する面積の増加を抑制する技術が知られている（例えば、特許文献１参照。）。図８は、上記特許文献１（特開平６−１５１７８２号公報）に記載のＮＯＲ型フラッシュメモリ１００の構成を例示するレイアウトパターン図である。図８を参照すると、特許文献１に開示されているＮＯＲ型フラッシュメモリ１００は、行方向に配置された複数のデジット配線２０３と、そのデジット配線２０３に平行に配置された電源配線２０１とを含んで構成されている。

図８に示されているように、ＮＯＲ型フラッシュメモリ１００は、複数のデジット電位供給コンタクト２１４を備えている。複数のデジット電位供給コンタクト２１４は、デジット配線２０３とドレイン拡散層１２４とを接続している。異なるデジット配線２０３のそれぞれに備えられたデジット電位供給コンタクト２１４は、列方向の直線に重なるように構成されている。また、ＮＯＲ型フラッシュメモリ１００は電源電位供給コンタクト２１６を備えている。電源電位供給コンタクト２１６は、電源配線２０１とソース拡散層１２３とを接続している。図８に示されているように、特許文献１に開示されているＮＯＲ型フラッシュメモリ１００において、デジット電位供給コンタクト２１４と電源電位供給コンタクト２１６とは同一の直線に重なるように構成されている。

図９は、特許文献１に記載のＮＯＲ型フラッシュメモリ１００の断面構成を示す断面図である。図９の（ａ）は、図８に示されるレイアウトパターンにおける、点Ｃ−点Ｃ’間の断面を示し、図９の（ｂ）は、点Ｄ−点Ｄ’間の断面を示している。図９の（ａ）、図９の（ｂ）に示されているように、特許文献１に開示されている技術では、電源配線２０１からソース線２１７への電源電位供給コンタクト２１６を、デジット電位供給コンタクト２１４と同一ライン上でレイアウトされたＮＯＲ型フラッシュメモリ１００を構成している。

電源電位供給コンタクト２１６とデジット電位供給コンタクト２１４とを同一ラインに構成するために、特許文献１に記載の技術では、ワード配線２０２を形成する前に、あらかじめワード配線２０２の下へＮ＋拡散層３００を形成している。そして、電源電位供給コンタクト２１６は、電源配線２０１とＮ＋拡散層３００とを接続する。これによって、デジット電位供給コンタクト２１４と同一ライン上に電源電位供給コンタクト２１６を構成することが可能となる。図９の（ａ）に示されているように、ソース線２１７へ電源の供給は、Ｎ＋拡散層３００を介して行われるような構成となっている。
特開平６−１５１７８２号

図６に示されるような現行のメモリセルアレイの構造では、電源電位供給コンタクト２１６部分において、ワード配線２０２を斜めに曲げることでデジット方向（行方向）の面積を削減させている。上述したように、上記コントロールゲート曲部では、ワード配線２０２と電源電位供給コンタクト２１６との間の間隔を、一定以上にする必要がある。その間隔を確保するため、現行のメモリセルアレイの構造では、電源配線２０１の幅をデジット配線２０３の幅よりも太くしている。

仮に電源配線２０１をデジット配線２０３と同一の幅とすると、電源電位供給コンタクト２１６部分に隣接するデジット配線２０３上で、ワード配線２０２を曲げて、かつ、デジット電位供給コンタクト２１４（または電源電位供給コンタクト２１６）に短絡しないようにするための間隔が無くなり、ワード配線２０２とデジット電位供給コンタクト２１４（または電源電位供給コンタクト２１６）との短絡が発生してしまう。また、現行のままの構造でワード配線２０２を曲げずに作成した場合は、メモリセルアレイのデジット方向の面積が極端に大きくなってしまう。

太さの違うデジットラインのレチクルを用いてデジットラインを形成すると、形成時に光学回折が発生し、電源供給ラインに近いデジットと離れているデジットラインとで形成される拡散層の幅にばらつきが出来てしまうことがある。形成される拡散層のばらつきにより電源配線２０１に近いデジットライン上のメモリセル１２１と、電源配線２０１から離れているデジットライン上のメモリセル１２１とでメモリセル特性(ここでは書き込み時間、消去時間、読み出し時の閾値、耐圧等)にもばらつきが生じ、最終的にメモリセルアレイ全体の能力が下がってしまうことがある。

したがって、現行のメモリセルアレイを構成する場合には、各デジットラインを均一に形成するために、マスク上であらかじめデジット線の幅を調整するための光学補正が行われている。しかし、この光学補正を行ったとしても、メモリセルビットの光学回折によるセル特性のばらつきが発生することがある。また、電源供給ラインが太いことでワード方向におけるメモリセルビットアレイの面積も増大してしまう。

また、正確なパターンをウェハ表面に刻む場合には、露光時のＤＯＦ（Depth of Focus：焦点深度）が一定以上の深さであることが好ましい。現在、半導体プロセスの微細化に伴って、解像度の高い露光方法が用いられている。現在の半導体製造において、一般的に用いられている高解像度の露光では、パターン密度が高い場合にはＤＯＦが深くなるが、低密度のパターンではＤＯＦが浅くなってしまうことがある。図６を参照すると、デジット電位供給コンタクト２１４のパターン密度と電源電位供給コンタクト２１６のパターン密度とを比較すると、電源電位供給コンタクト２１６が備えられる密度のほうが低密度であることが示されている。したがって、低密度で配置される電源電位供給コンタクト２１６の機能が有効になるように形成されるためには、一定上のマージンを含む電源電位供給コンタクト２１６を設計し、低深度のＤＯＦに対応できるようにしておく必要がある。

特許文献１に開示されている技術では、上述したように、あらかじめワード配線２０２の下へ不純物を注入してＮ＋拡散層３００を形成している。Ｎ＋拡散層３００を備えることで、デジット電位供給コンタクト２１４と同一ライン上に形成された電源電位供給コンタクト２１６は、電源配線２０１とその下のＮ＋拡散層３００とを接続することが可能となる。換言すると、特許文献１に記載の技術では、Ｎ＋拡散層３００を介してソース線２１７へ電源の供給が行われるような構成をとることで、ソース部コンタクトとデジット部コンタクトとを同一ラインへレイアウトし、それによって、曲部を備えること無く半導体装置をレイアウトする技術が示されている。

特許文献１の技術では、ワード配線２０２を形成する前に、ワード配線２０２の下へ不純物を注入してＮ＋拡散層３００を形成している。Ｎ＋拡散層３００を形成する工程においては、ソース拡散層を形成するためのマスクを用いて拡散層になる領域に不純物の注入が行われる。Ｎ＋拡散層３００を形成するときに、ワード配線２０２の下にも不純物が注入される必要があるが、隣接するデジット拡散層部へは、その不純物が注入されてはいけない。その為、ソース拡散層を形成するためのマスクは、一定以上のマージンを備えている必要がある。したがって、特許文献１の技術では、プロセス微細化に対応して、ソース拡散層とデジット拡散層との間の面積を小さくすることが困難になってきている。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記課題を解決するために、コントロールゲート（２）とフローティングゲート（５）とを有する複数のメモリセル（２１）と、前記複数のメモリセル（２１）の上層に配置され、デジット電位コンタクト（４）を介して前記メモリセル（２１）にデジット電位を供給するデジット線群（３）と、前記デジット線群（３）に平行に構成された電源線（１０）と、前記フローティングゲート（５）と同層に構成され、電源供給コンタクト（８）を介して前記電源線（１０）から供給される電源電位を、前記複数のメモリセル（２１）の電源端（１１）に提供する導電部（１２）とを具備する半導体記憶装置を構成する。

その半導体記憶装置において、前記デジット線群（３）は第１方向に平行に構成されるものとする。そして、前記デジット電位コンタクト（４）は、複数のデジットコンタクトを含み、前記複数のデジットコンタクトは、前記第１方向に直角な第２方向に延伸する直線に対応して配置されることが好ましい。そのうえで、前記電源供給コンタクト（８）は、前記直線に重なる位置に備えられる半導体記憶装置を構成する。

この構成によって、微細化が進むことによるソース拡散層−デジット拡散層マージン拡大を抑制するために、コンタクトからソース拡散層への電源供給を、フローティングゲートと同層に構成された導電部（１２）を介して行う。

メモリの大容量化の要求に伴い、ＮＯＲ型メモリセルを備える不揮発性半導体メモリも、コストダウンや省電力化が求められている。コストダウンや省電力化を行うために、メモリビットセルアレイの微細化が今後さらに進むと予想される。本発明では、微細化が進むことによるソース拡散層−デジット拡散層マージン拡大を抑制するために、コンタクトからソース拡散層への電源供給を、フローティングゲートと同層に構成された導電部で行うことにより、ソース拡散層の注入をソースコンタクト部に限定でき、ソース拡散層−デジット拡散層間隔の均等化を実現することが可能となる。

電源配線と、フローティングゲートと同層に構成された導電部とを接続するコンタクト（電源電位供給コンタクト８）は、ドレインコンタクトと同列に形成される。そのため、図６に示される電源電位供給コンタクト２１６に要求されるようなマージンを備えることなく、ドレインコンタクトと同様の大きさで電源電位供給コンタクト８を形成することができる。電源電位供給コンタクトの大きさをドレインコンタクトと同等にすることによって、電源配線の幅を従来よりも細くすることが可能になる。

さらに、電源配線からソース拡散層までの距離に比較して、上述の導電部とソース拡散層と距離のほうが近い。したがって、導電部とソース拡散層とを接続する接続コンタクトは、従来のソースコンタクト（電源電位供給コンタクト２１６）より、小さくすることが可能となる。

本発明によると、メモリセルビットの特性(書き込み時間、消去時間、読み出し時の閾値、耐圧等)のばらつきを抑制することができる。また、本発明によると、セル面積を低減させることが可能となる。具体的には、電源配線の幅を低減させ、かつ、ワード線に曲部を設ける必要がなくなるので、行方向および列方向のサイズを低減させることが可能となる。さらに、本発明によると、レチクル作成時の光学補正をすることなく半導体記憶装置を製造するができる。

以下に、図面を参照して本発明を実施するための形態について説明を行う。ここで、本発明を適用するＮＯＲ型フラッシュメモリ１は、複数のメモリセル２１がアレイ状に配置されているものとする。より具体的には、以下の説明において、本発明を適用するＮＯＲ型フラッシュメモリ１は、ワードライン上の各メモリセルが個別のデジット電位を持つ構造であるものを例示する。なお、この構成は本発明におけるメモリセル２１の配置を限定するものでは無い。さらに、以下の実施形態において、メモリセル２１の構成は、背景技術の説明において上述したメモリセル１２１と同様の構成であるものとする。

図１０は、本発明のＮＯＲ型フラッシュメモリ１のレイアウトパターンを示すレイアウト図である。図１０を参照すると、本実施形態のＮＯＲ型フラッシュメモリ１は、行方向に沿って配置された複数のデジット線３と、そのデジット線３に平行に構成された少なくとも一つの電源線１０を備えている。デジット線３と電源線１０は、同じ層に構成されている。デジット線３の下層には列方向に沿って配置された複数のコントロールゲート（ワード線）２が備えられている。

ＮＯＲ型フラッシュメモリ１の電源線１０は、複数のメモリセル２１に対し共通の電源電位を供給している。また、ＮＯＲ型フラッシュメモリ１に備えられた複数のコントロールゲート２は、第１ワード線Ｗ０〜第ｎワード線Ｗｎ（ｎ：任意の自然数）で構成されている。同様に、複数のデジット線３は、第１デジット線〜第ｍデジット線（ｍ：任意の自然数）で構成されている。ＮＯＲ型フラッシュメモリ１は、第１ワード線〜第ｎワード線の任意のワード線に選択的にワード電位を供給し、また、第１デジット線Ｄ０〜第ｍデジット線の任意のデジット線にデジット電位を選択的に供給することで、データの読み出し、書き込み及び消去を行っている。

図１０に示されているように、デジット線３はデジット電位供給コンタクト４に接続され、そのデジット電位供給コンタクト４を介してデジット電位をデジット拡散層９に供給している。また、コントロールゲート２の下層には、層間絶縁膜を介してフローティングゲート５が構成されている。また、フローティングゲート５の下層には絶縁膜を介してチャネル領域が備えられている。

電源線１０の下層には、導電部１２が備えられ、その導電部１２はフローティングゲート５と同じ層に形成されている。図１０に示されているように、電源線１０は、電源電位供給コンタクト８に接続され、その電源電位供給コンタクト８を介して電源電位を導電部１２に供給している。図１０に示されているように、導電部１２には、ソース部コンタクト７が備えられ、そのソース部コンタクト７を介してソース拡散層１１に電源電位を供給している。ソース拡散層１１は、メモリセル２１におけるソース端として作用し、デジット拡散層９はメモリセル２１におけるドレイン端として作用している。

以下に、図面を参照してＮＯＲ型フラッシュメモリ１の断面構造に関して説明を行う。図１１は、本実施形態のＮＯＲ型フラッシュメモリ１の断面構造を例示する断面図である。図１１の（ａ）は、図１０に示されている点Ｅと点Ｅ’との間の断面を示している。また、図１１の（ｂ）は、図１０に示されている点Ｆと点Ｆ’との間の断面を示している。

図１１の（ａ）を参照すると、デジット拡散層９とソース拡散層１１とは、基板２０に形成されている。基板２０の上層には、フローティングゲート５が備えられ、フローティングゲート５と基板２０との間には、層間絶縁膜（トンネル酸化膜）が備えられている。フローティングゲート５の上層にはコントロールゲート２が備えられ、フローティングゲート５とコントロールゲート２との間には、やはり層間絶縁膜（ゲート間酸化膜）が備えられている。また、図１１の（ａ）に示されているように、コントロールゲート２の上層に構成されたデジット線３は、絶縁膜を貫通するデジット電位供給コンタクト４を介してデジット拡散層９に接続されている。

図１１の（ｂ）を参照すると、基板２０にはソース拡散層１１が構成されている。ここで、図１１の（ａ）に示されているソース拡散層１１と、図１１の（ｂ）ソース拡散層１１は、電気的に接続されている。より具体的には、それぞれのソース拡散層１１は、図１０に示す列方向に直線状に形成された拡散層で構成されている。

上述のように、図１１に示される導電部１２は、フローティングゲート５と同じ層にで、かつ、電源線１０に重なる領域に構成されている。この導電部１２は、専用マスク（以下、ソース部フローティングゲートマスクと呼ぶ。）を用いて。所定の領域に不純物の注入することによって形成される。つまり、電源線１０の下方では、コントロールゲート２の直下以外の部分でも、フローティングゲート５を接続しておくことにより導電部１２が形成される。したがって、フローティングゲート下のソース拡散層１１を形成するために不純物を注入する工程(新規工程)では、不純物を注入する領域をソースラインへ限定することが出来ろ。故に、ソース拡散層１１とデジット拡散層９とのマージンが拡大させることなくＮＯＲ型フラッシュメモリ１を構成することが可能となる。ここにおいて、また導電部１２とソース拡散層１１との接続は、ソース部コンタクト７を介して行われ、ソース部コンタクト７はソース拡散層形成時に酸化膜を剥離することにより行われる。

本実施形態のＮＯＲ型フラッシュメモリ１は、フローティングゲート５と同じ層に構成された導電部１２を備えることで、列方向に配置されるデジット電位供給コンタクト４と同一ライン上に電源電位供給コンタクト８を備えることができる。そのため、従来のＮＯＲ型フラッシュメモリ１００のように、コントロールゲート２（図６のワード配線２０２に対応）を曲げることなく電源電位を供給することが可能となる。従って、コントロールゲート２とデジット電位供給コンタクト４との間隔を確保する必要がなく、電源線１０とデジット線３とを同等の幅で形成することが可能となる。故に、デジットライン形成時に、電源線１０の影響によって隣接するデジット線３への光学回折を低減させ、形成される拡散層の幅にばらつきを抑制することが可能となる。

図１２は、本実施形態のＮＯＲ型フラッシュメモリ１の構成を概略的に示す概略構成図である。図１２を参照すると、ＮＯＲ型フラッシュメモリ１は、電源線１０とデジット線３とが同等の幅になるように構成することが出来る。そのため、行方向（コントロールゲート２が延伸する方向）における面積低減も可能となる。

また、本実施形態のＮＯＲ型フラッシュメモリ１は、ソース拡散層１１を形成するために不純物を注入する工程において、隣接するデジット拡散層との分離性とを考慮する必要が無い。つまり、フローティングゲート５を形成する工程に関連して導電部１２を形成し、その導電部１２を介してソース拡散層１１への電源電位の供給を実行する。それによって、ソース拡散層の注入(新規工程)をソース部コンタクト７に対応する領域に限定でき、マージン拡大を回避することが可能となる。

図１は、従来のメモリセルの構成を示す断面図である。 図２は、従来のＮＯＲ型フラッシュメモリの構成を示す回路図である。 図３は、従来のＮＯＲ型フラッシュメモリのレイアウトパターンを示すレイアウト図である。 図４は、従来のＮＯＲ型フラッシュメモリの回路図イメージである。 図５は、デジット配線と電源配線との対応関係を示す回路図である。 図６は、従来のＮＯＲ型フラッシュメモリのレイアウトパターンを示すレイアウト図である。 図７は、従来のＮＯＲ型フラッシュメモリの断面構造を示す断面図である。 図８は、図８は、特許文献１に記載のＮＯＲ型フラッシュメモリの構成を示すレイアウトパターン図である。 図９は、特許文献１に記載のＮＯＲ型フラッシュメモリの断面構成を示す断面図である。 図１０は、本実施形態のＮＯＲ型フラッシュメモリのレイアウトパターンを示すレイアウト図である。 図１１は、本実施形態のＮＯＲ型フラッシュメモリの断面構造を例示する断面図である。 図１２は、本実施形態のＮＯＲ型フラッシュメモリの構成を概略的に示す概略構成図である。

符号の説明

１…ＮＯＲ型フラッシュメモリ
２…コントロールゲート
３…デジット線
４…デジット電位供給コンタクト
５…フローティングゲート
７…ソース部コンタクト
８…電源電位供給コンタクト
９…デジット拡散層
１０…電源線
１１…ソース拡散層
１２…導電部
２０…基板
２１…メモリセル
１２１…メモリセル
１２２…基板
１２３…ソース拡散層
１２４…ドレイン拡散層
１２５…コントロールゲート
１２６…フローティングゲート
１００…ＮＯＲ型フラッシュメモリ
１０１…電源線
１０２…ワード線
１０３…デジット線
２０１…電源配線
２０２…ワード配線
２０３…デジット配線
２１４…デジット電位供給コンタクト
２１５…拡散層
２１６…電源電位供給コンタクト
２１７…ソース線
２１８…フローティング拡散層
２１９…デジット拡散層
３００…Ｎ＋拡散層

Claims (3)

1. コントロールゲートとフローティングゲートとを有する複数のメモリセルと、
   前記複数のメモリセルの上層に配置され、デジット電位コンタクトを介して前記メモリセルにデジット電位を供給するデジット線群と、前記デジット線群は第１方向に平行に構成され、
   前記デジット線群に平行に構成された電源線と、
   前記フローティングゲートと同層に構成され、電源供給コンタクトを介して前記電源線から供給される電源電位を前記複数のメモリセルの電源端に提供する導電部と
   を具備し、
   前記デジット電位コンタクトは、複数のデジットコンタクトを含み、
   前記複数のデジットコンタクトは、前記第１方向に直角な第２方向に延伸する直線に対応して配置され、
   前記電源供給コンタクトは、前記直線に重なる位置に構成される
   半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記導電部は、
   前記電源線に重なる位置に構成され、前記第１方向に平行に延伸する線状導電部分と、
   前記線状導電部分と前記電源端とを接続する接続コンタクトと
   を含み、
   前記電源供給コンタクトは、
   前記電源線と前記線状導電部分とを接続する
   半導体記憶装置。
3. コントロールゲートとフローティングゲートとを有する複数のメモリセルと、
   前記複数のメモリセルの上層に配置され、デジット電位コンタクトを介して前記メモリセルにデジット電位を供給するデジット線群と、前記デジット線群は第１方向に平行に構成され、
   前記デジット線群に平行に構成された電源線と、
   前記フローティングゲートと同層に構成され、電源供給コンタクトを介して前記電源線から供給される電源電位を前記複数のメモリセルの電源端に提供する導電部と
   を具備し、
   更に、
   基板と、
   前記基板上に構成された絶縁膜と、
   前記フローティングゲートと前記コントロールゲートとの間に構成されたゲート間絶縁膜と、
   を具備し、
   前記複数のメモリセルは、前記基板に形成され、メモリセルの第１電源端として作用する第１拡散領域と、前記基板に形成され、メモリセルの第２電源端として作用する第２拡散領域とを含み、
   前記複数のデジット線と前記電源線とは、
   前記複数のメモリセルの上層に、前記基板に平行な前記第１方向に配置され、
   前記コントロールゲートは、
   前記基板に平行で、かつ、前記第１方向に直角な前記第２方向に平行に配置される複数のワード線で構成され、
   前記デジット電位コンタクトは、
   前記基板の法線方向に沿って構成され、前記複数のデジット線の一つと前記第１拡散領域とを接続し、
   前記導電部は、
   前記電源線と前記基板との間に構成され、前記電源線に沿って延伸する線状導電部分と、
   前記線状導電部分と前記第２拡散領域とを接続する接続コンタクトと
   を含み、
   前記電源供給コンタクトは、
   前記基板の法線方向に沿って構成され、前記電源線と前記線状導電部分とを接続し、
   前記デジット電位コンタクトは、前記複数のデジット線のそれぞれに対応して備えられた複数のデジットコンタクトを含み、
   前記複数のデジットコンタクトは、前記第２方向に延伸する直線に重なる位置に構成され、
   前記電源供給コンタクトは、前記直線に重なる位置に構成される
   半導体記憶装置。

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