KR20080032693A - 불 휘발성 메모리 소자 - Google Patents

불 휘발성 메모리 소자 Download PDF

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KR20080032693A
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조병규
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삼성전자주식회사
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Abstract

최악 셀 전류(worst on cell current)를 감소시킬 수 있는 불 휘발성 메모리 소자는, 일 방향으로 연장되고 서로 전극적으로 절연된 다수의 액티브 패턴들과, 각각의 액티브 패턴들의 일단들과 전기적으로 각각 연결되는 제1 콘택들과, 각각의 액티브 패턴들의 타단들과 전기적으로 각각 연결되는 제2 콘택들과, 제1 콘택들 및 제2 콘택들 사이 영역에서, 액티브 패턴들과 전기적으로 연결되고 액티브 패턴들과 수직된 방향으로 연장되며 서로 전기적으로 절연된 다수의 워드 라인들과, 제1 콘택들 및 제1 최외각 워드 라인 사이에 구비되며 액티브 패턴들과 전기적으로 연결되며 워드 라인들과 평행하게 연장된 제1 스트링 선택 라인과, 제2 콘택들 및 제2 최외각 워드 라인 사이에 구비되며 액티브 패턴들과 전기적으로 연결되며 워드 라인들과 평행하게 연장된 제2 스트링 선택 라인을 포함한다. 이와 같이 콘택이 워드 라인을 중심으로 대칭적으로 구비됨으로써 최악 셀 전류의 값을 감소시킬 수 있다.

Description

불 휘발성 메모리 소자{Non-volatile memory device}
도 1은 종래의 불 휘발성 메모리 소자를 설명하기 위한 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 불 휘발성 메모리 소자를 설명하기 위한 개략적인 평면도이다.
도 3 내지 도 10은 도 2에 도시된 불 휘발성 메모리 소자를 설명하기 위한 개략적인 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
200 : 액티브 패턴 202 : 제1 콘택
204 : 제2 콘택 206 : 워드 라인
208 : 제1 스트링 선택 라인 210 : 제2 스트링 선택 라인
본 발명은 불 휘발성 메모리 소자에 관한 것이다. 보다 상세하게는, NAND형 불 휘발성 메모리 소자에 관한 것이다.
불 휘발성 메모리 장치는 디지털 데이터를 전원이 없는 상태에서도 반영구적 으로 보존이 가능하며 전기적으로 쓰고 지우기가 모두 가능한 장점을 지니고 있다. 때문에 휴대용 전자제품의 데이터 저장용으로 널리 사용되고 있다. 더구나, 최근에는 그 응용 분야가 디지털, MP3 플레이어, 휴대 전화의 메모리 등으로 확대되고 있다.
상기 불 휘발성 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.
상기 불휘발성 메모리 장치를 회로적 관점에서 살펴보면, n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고, 이러한 단위 스트링들이 비트 라인과 접지 라인 사이에 직렬로 연결되어 있는 NAND형과, 각각의 셀 트랜지스터들이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다.
도 1은 종래의 NAND형 불 휘발성 메모리 소자를 설명하기 위한 개략적인 평면도이다.
도 1을 참조하면, 불 휘발성 메모리 소자는 일 방향으로 연장되어 서로 이격된 액티브 패턴들(100) 상에 스트링 선택 라인(102)과, 워드 라인들(104)과, 접지 선택 라인(106)과 공통 소스 라인(108)을 포함한다.
보다 상세하게 설명하면, 상기 액티브 패턴들(100)은 반도체 기판(도시되지 않음) 상에 소자 분리 패턴(도시되지 않음)을 형성함으로서 대응되어 형성된다. 즉, 상기 소자 분리 패턴들이 상기 반도체 기판 상에 일 방향으로 서로 이격되어 형성됨으로서 상기 액티브 패턴들(100)이 한정된다.
상기 액티브 패턴들(100) 상에는 상기 액티브 패턴들(100)과 수직된 방향으로 연장된 워드 라인들(104)을 형성한다. 상기 각각의 워드 라인(104)은 터널 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트가 적층된 구조를 가지며, 이때, 플로팅 게이트는 육각면체로써 고립되어 있지만 컨트롤 게이트가 상기 액티브 패턴들(100)과 수직된 방향으로 연장된다.
여기에서, 상기 낸드형 불 휘발성 메모리 소자가 워드 라인으로 32개를 가질 때, 상기 불 휘발성 메모리 소자는 32 비트(bit) 메모리 소자가 된다.
이때, 상기 액티브 패턴들(100) 상에 형성된 32개의 워드 라인들(104) 중에서 제1 최외각 워드 라인(104)에 인접하게 스트링 선택 라인(102)이 형성된다. 또한, 상기 워드 라인들(104) 중에서 제2 최외각 워드 라인(104)에 인접하게 접지 선택 라인(106)과 공통 소스 라인(108)이 형성된다.
상기 스트링 선택 라인(102), 접지 선택 라인(106) 및 공통 소스 라인(108)은 각각 산화막 및 도전막이 적층된 구조를 갖는다. 그리고, 상기 스트링 선택 라인(102), 32개의 워드 라인들(104), 접지 선택 라인(106) 및 공통 소스 라인(108)이 평행하게 구비된다.
여기에서 통상적으로 상기 그라운드 선택 라인(106)과 인접한 제2 최외각 워드 라인(104)을 제0 워드 라인이라고 하고, 상기 스트링 선택 라인(102)과 인접한 제1 최외각 워드 라인(104)을 제31 워드 라인이라고 하여, 상기 그라운드 선택 라인(106) 및 스트링 선택 라인(102) 사이에는 상기 제0 워드 라인(104)부터 제31 워 드 라인까지 32개의 워드 라인들(104)이 구비된다.
그리고, 상기 스트링 선택 라인(102)에 인접하게 콘택들(110)이 형성된다. 상기 콘택들(110)은 비트 라인(도시되지 않음)과 연결되며, 상기 비트 라인은 상기 액티브 패턴들(100)과 평행하기 연장되며 구비된다.
이렇게 형성된 불 휘발성 메모리 소자에서 제31 워드 라인(104)에 '0'이 저장되고, 상기 제31 워드 라인(104)을 제외한 31개의 워드 라인들(104)에 '1'을 저장하여 상기 제31 워드 라인(104)을 읽어내는 경우, 상기 제31 워드 라인(104)에서 이상 전류가 감지되는 경우가 발생하게 된다. 이때, 감지되는 전류를 최악 셀 전류(worst on cell current)라 하며, 이는 그라운드 영역에서 채널의 전압차(potential)를 따라 이동한 전자들이 핫-전자(hot electron)로 변화되어 상기 제31 워드 라인(104)의 플로팅 게이트로 쉽게 넘어 오게 되기 때문이다. 즉, 상기 최악 셀 전류는 셀 사이의 간섭에 의하여 발생되는 것이다.
이러한 최악 셀 전류는 상기 불 휘발성 메모리 소자의 신뢰성을 저하시킬 수 있어, 근래에 상기 최악 셀 전류를 감소시키는 것이 큰 이슈화되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 최악 셀 전류가 감소된 불 휘발성 메모리 소자를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 불 휘발성 메모리 소자는, 일 방향으로 연장되고, 서로 전기적으로 절연된 다수의 액티브 패턴들과, 상기 각각의 액티브 패턴들의 일단들과 전기적으로 각각 연결되는 제1 콘택들과, 상기 각각의 액티브 패턴들의 타단들과 전기적으로 각각 연결되는 제2 콘택들과, 상기 제1 콘택들 및 제2 콘택들 사이 영역에서, 상기 액티브 패턴들과 전기적으로 연결되고 상기 액티브 패턴들과 수직된 방향으로 연장되며 서로 전기적으로 절연된 다수의 워드 라인들과, 상기 제1 콘택들 및 제1 최외각 워드 라인 사이에 구비되며, 상기 액티브 패턴들과 전기적으로 연결되며 상기 워드 라인들과 평행하게 연장된 제1 스트링 선택 라인과, 상기 제2 콘택들 및 제2 최외각 워드 라인 사이에 구비되며, 상기 액티브 패턴들과 전기적으로 연결되며 상기 워드 라인들과 평행하게 연장된 제2 스트링 선택 라인을 포함한다.
본 발명에 일 실시예에 따르면, 상기 제1 콘택들은 각각 상기 액티브 패턴들과 평행하게 연장된 비트 라인들과 전기적으로 연결될 수 있다. 상기 제2 콘택들은 각각 상기 액티브 패턴들과 평행하게 연장된 비트 라인들과 전기적으로 연결될 수 있다.
상기와 같은 본 발명에 따르면, 제1 콘택들 및 제2 콘택들이 워드 라인들의 중심에서 대칭적으로 형성되어 상기 워드 라인들 중 절반은 상기 제1 콘택들에 연결된 비트 라인과, 상기 다른 절반은 상기 제2 콘택들에 연결된 비트 라인으로 읽기가 수행됨으로써, 최악 셀 전류를 감소시킬 수 있어, 불 휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에 서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드 또는 패턴들이 "제0", 내지 "제31"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드 또는 패턴들을 구분하기 위한 것이다. 따라서, "제0" 내지 "제31"은 각 막, 영역, 패드 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
이하, 본 발명에 따른 바람직한 실시예에 따른 불 휘발성 메모리 소자 및 이를 형성하기 위한 방법에 대해 상세하게 설명하면 다음과 같다.
도 2는 본 발명의 일 실시예에 따른 불 휘발성 메모리 소자를 설명하기 위한 개략적인 평면도이다.
도 2를 참조하면, 반도체 기판(도시되지 않음) 상에 일 방향으로 연장되고 각각이 이격된 액티브 패턴들(200)이 구비된다. 상기 액티브 패턴들(200)은 소자 분리 패턴(도시되지 않음)에 의해 한정되며, 상기 소자 분리 패턴은 상기 액티브 패턴들(200)과 동일한 방향으로 연장되고 상기 액티브 패턴(200)들 사이에서 상기 액티브 패턴들(200)은 전기적으로 절연시킨다.
상기 액티브 패턴(200) 상에, 상기 액티브 패턴들(200)과 전기적으로 연결된 다수의 워드 라인들(206)이 구비된다. 상기 워드 라인들(206)은 도시된 바와 같이 상기 액티브 패턴(200)과 수직된 방향으로 연장된 바(bar)의 형상을 갖는다.
또한, 상세하게 도시되어 있지는 않지만, 상기 각각의 워드 라인(206)은 터널 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트가 적층된 구조를 갖는다. 이때, 상기 플로팅 게이트는 고립된 육면체 구조이며, 상기 플로팅 게이트 상에 유전막 및 컨트롤 게이트가 상기 액티브 패턴들(200)과 수직된 방향으로 연장되며 구비된다.
본 실시예에서는 상기 워드 라인(206)의 수량이 32개인데, 본 발명에서 상기 워드 라인(206)의 수량을 한정하지는 않는다.
상기 각각의 액티브 패턴(200)들의 일단들에는 상기 액티브 패턴(200)들과 전기적으로 각각 연결되는 제1 콘택들(202)이 구비된다. 상세하게 도시되어 있지는 않지만 상기 제1 콘택들(202)은 상기 액티브 패턴(200) 표면으로부터 돌출되어 연장된 바(bar)의 형상을 갖는다. 또한, 상기 제1 콘택들(202)은 상기 액티브 패턴(200)들과 동일한 방향으로 연장되는 비트 라인(도시되지 않음)과 각각 연결된다.
이때, 도시된 바와 같이 상기 제1 콘택들(202)은 상기 워드 라인들(206)이 형성된 영역 외부에 형성된다.
상기 각각의 액티브 패턴(200)들의 타단들에는 상기 액티브 패턴(200)들과 전기적으로 각각 연결되는 제2 콘택들(204)이 구비된다. 상세하게 도시되어 있지는 않지만 상기 제2 콘택들(204)은 상기 액티브 패턴들(200) 표면으로 돌출되어 연장된 바(bar)의 형상을 갖는다. 또한, 상기 제2 콘택들(204)은 상기 액티브 패턴(200)들과 동일한 방향으로 연장되는 비트 라인(도시되지 않음)과 각각 연결된다. 이때, 상기 비트 라인이 상기 제1 콘택들(202)과 연결될 수도 있고, 상기 제2 콘택들(204)과만 연결될 수도 있다.
이때, 도시된 바와 같이 상기 제2 콘택들(204)은 상기 워드 라인들(206)이 형성된 영역 외부에 형성된다. 즉, 상기 제2 콘택들(204)은 상기 제1 콘택들(202)과 상기 워드 라인들(206)을 중심으로 대칭되도록 구비된다.
상기 제1 콘택들(202) 및 제1 최외각 워드 라인(206) 사이에 제1 스트링 선택 라인(208)이 구비된다. 상기 제1 스트링 선택 라인(208)은 상기 액티브 패턴(200)들과 전기적으로 연결되며 상기 워드 라인들(206)과 평행하게 연장된다. 즉, 상기 제1 콘택들(202), 제1 스트링 선택 라인(208) 및 워드 라인들(206)이 순차적으로 평행하게 구비된다.
또한, 상기 제2 콘택들(204) 및 제2 최외각 워드 라인(206) 사이에 제2 스트링 선택 라인(210)이 구비된다. 상기 제2 스트링 선택 라인(210)은 상기 액티브 패턴(200)들이 구비된다. 상기 제2 스트링 선택 라인(210)은 상기 액티브 패턴(200)들과 전기적으로 연결되며 상기 워드 라인들(206)과 평행하게 연장된다. 즉, 상기 워드 라인들(206), 제2 스트링 선택 라인(210) 및 제2 콘택들(204)이 순차적으로 평행하게 구비된다.
이처럼 불 휘발성 메모리 소자가 제1 콘택들(202) 및 제2 콘택들(204)을 상기 워드 라인들(206)을 기준으로 대칭으로 구비함으로써, 상기 워드 라인들(206) 중 상기 제1 콘택들(202)과 인접하게 구비된 절반은 상기 제1 콘택들(202)과 연결된 비트 라인으로, 상기 남은 절반은 상기 제2 콘택들(204)과 연결된 비트 라인으로 각각 읽기를 수행함으로써, 최악 셀 전류를 감소시킬 수 있다.
이하, 상기 불 휘발성 메모리 소자를 형성하기 위한 불 휘발성 메모리 소자의 형성 방법을 설명하기로 한다.
도 3 내지 도 10은 도 2에 도시된 불 휘발성 메모리 소자의 형성 방법을 설명하기 위한 개략적인 도면 단면도들이다.
여기에서, 도 3, 도 5, 도 7 및 도 9는 도 2의 I-I′를 따라 절단한 공정 단면도들이며, 도 4, 도 6, 도 8 및 도 10은 도 2의 II-II′를 따라 절단한 공정 단면도들이다.
도 3 및 도 4를 참조하면, 반도체 기판(300) 상에 예비 터널 산화막 패턴들(302) 및 플로팅 게이트용 제1 도전막 패턴들(304)을 순차적으로 형성한다.
우선, 상세하게 도시되어 있지는 않지만, 상기 반도체 기판(300)에 소자 분리 패턴들(도시되지 않음)을 형성할 수 있다. 상기 소자 분리 패턴들은 상기 반도체 기판(300)의 일 방향으로 연장된 바(bar)형상을 가지며, 상기 반도체 기판(300)에 액티브 패턴들(도시되지 않음)을 한정한다.
한편, 상기 소자 분리 패턴들은 상기 예비 터널 산화막 패턴(300) 및 제1 도전막 패턴(304)이 형성되는 동안 자기 정렬(self align) 방법으로 형성될 수 있다.
계속해서, 상기 액티브 패턴들이 형성된 반도체 기판(300) 상에 터널 산화막(도시되지 않음) 및 플로팅 게이트용 제1 도전막(도시되지 않음)을 형성한다. 상기 터널 산화막은 열 산화를 수행하여 형성될 수 있다. 상기 제1 도전막은 불순물이 도핑된 폴리실리콘막일 수 있으며, 화학 기상 증착 방법에 의해 형성될 수 있다.
상기 도전막 상에 제1 하드 마스크 패턴(도시되지 않음)을 형성하고, 상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제1 도전막 및 터널 산화막을 순차적으로 식각하여, 상기 액티브 패턴들과 동일한 방향으로 연장된 도전막 패턴들(304) 및 예비 터널 산화막 패턴들(302)을 각각 형성한다.
상기 제1 하드 마스크 패턴은 도전막 패턴(304) 및 예비 터널 산화막 패턴(302)을 형성한 후, 제거된다.
도 5 내지 도 6을 참조하면, 상기 도전막 패턴(304) 상에 유전막(도시되지 않음) 및 컨트롤 게이트용 제2 도전막(도시되지 않음)을 형성한다. 상기 제2 도전막 상에 제2 하드 마스크 패턴(도시되지 않음)을 형성하고, 상기 제2 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제2 도전막, 유전막, 제1 도전막 패턴(304) 및 예비 터널 산화막 패턴(302)을 식각하여, 컨트롤 게이트(312), 유전막 패턴(310), 플로팅 게이트(308) 및 터널 산화막 패턴(306)을 포함하는 워드 라인(314)을 형성한다.
이때, 상기 컨트롤 게이트(312) 및 유전막 패턴(310)은 상기 액티브 패턴들과 수직된 방향으로 연장된 바의 형상을 가지며, 상기 유전막 패턴(310) 하부에 플 로팅 게이트(308) 및 터널 산화막 패턴(306)이 육면체 형상을 가진다.
이로써, 상기 액티브 패턴들 상에는 상기 액티브 패턴들과 수직된 방향으로 연장된 워드 라인들(314)이 형성된다. 상기 워드 라인들(314)은 다수개가 구비될 수 있으며 서로 등간격으로 이격되어 형성될 수 있다. 본 실시예에서는 32개의 워드 라인들(314)을 형성하지만 본 발명에서 상기 워드 라인(314)의 수량을 한정하지는 않는다.
한편, 상세하게 도시되어 있지는 않지만, 상기 컨트롤 게이트용 제2 도전막을 형성하기 이전에, 상기 유전막을 예비 패터닝하여 제1 스트링 선택 라인(316) 및 제2 스트링 선택 라인(318)이 형성될 부위의 유전막 선택적으로 제거한다. 이는 상기 스트링 선택 라인(316, 318)은 산화막 및 도전막이 적층된 구조를 갖도록 형성하기 위함이다.
상기 제1 스트링 선택 라인(316) 및 제2 스트링 선택 라인(318)은 상기 다수의 워드 라인들(314)이 형성된 영역 외부에 형성된다. 이때, 상기 제1 스트링 선택 라인(316)과 가장 인접하게 형성된 워드 라인(제1 최외각 워드 라인, 314)을 제0 워드 라인이라 하며, 다음의 워드 라인들(314)부터 순차적으로 제1, 제2 ... 제31 워드 라인이라 명명한다. 이때, 상기 제31 워드 라인(제2 최외각 워드 라인, 314)은 상기 제2 스트링 선택 라인(318)과 가장 인접하게 형성된다.
또한, 상세하게 도시되어 있지는 않지만 상기 컨트롤 게이트를 불순물 주입 마스크로 사용하여 상기 노출된 액티브 패턴 표면 아래로 불순물을 주입하여 스소/드레인 영역을 형성한다.
도 7 및 도 8을 참조하면, 상기 워드 라인들(314), 제1 스트링 선택 라인(316) 및 제2 스트링 선택 라인(318) 사이의 갭을 매립하는 층간 절연막(320)을 형성한다.
상기 층간 절연막(320) 상에 제3 마스크 패턴(도시되지 않음)을 형성하며, 상기 제1 스트링 선택 라인(316) 및 제2 스트링 선택 라인(318)에 인접한 액티브 패턴 상부면을 노출시키는 콘택홀들(322, 324)을 형성한다. 특히 상기 콘택홀(322, 324)은 상기 소스 또는 드레인 영역의 표면을 노출시키도록 형성된다.
이때, 상기 제1 스트링 선택 라인(316)에 인접한 액티브 패턴들을 각각 노출시키는 콘택홀들을 제1 콘택홀들(322)이라 하며, 상기 제2 스트링 선택 라인(318)에 인접한 액티브 패턴들을 각각 노출시키는 콘택홀들을 제2 콘택홀들(324)이라 한다.
도 9 및 10을 참조하면, 상기 제1 콘택홀들(322) 및 제2 콘택홀들(324)을 매립하도록 상기 층간 절연막(320) 상에 제3 도전막(도시되지 않음)을 형성한다. 상기 제1 콘택홀들(322) 및 제2 콘택홀(324)을 내부를 매립하는 제3 도전막에 의해, 상기 액티브 패턴들 상에는 상기 액티브 패턴들과 접하는 제1 콘택들(326) 및 제2 콘택들(328)이 각각 형성된다.
이어서, 상기 제3 도전막 상에 제4 하드 마스크 패턴(도시되지 않음)을 형성하고 상기 제4 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제3 도전막을 식각하여, 상기 액티브 패턴들과 동일한 방향으로 연장하는 비트 라인들(330)을 형성한다. 이때, 상기 비트 라인들(330)은 상기 제1 콘택들(326)에 의해 제1 스트링 소 스 라인(316)과 전기적으로 접촉하며, 제2 콘택들(328)에 의해 제2 스트링 소스 라인(318)과 전기적으로 접촉하게 된다.
이와 같은 방법으로 형성된 낸드형 불 휘발성 메모리 소자에서 읽기를 수행하는 경우, 제0 워드 라인(314)부터 제15 워드 라인(314)은 제1 콘택들(326)에 의해 읽기가 수행되고, 제16 워드 라인(314)부터 제31 워드 라인(314)은 제2 콘택들(328)에 의해 읽기가 수행되어 최악 셀 전류를 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 제1 콘택들 및 제2 콘택들이 비트 라인과 연결되어 다수의 워드 라인 중 절반이 제1 콘택들에 의해, 다른 절반의 워드 라인들은 제2 콘택들에 의해 읽기가 수행됨으로써, 최악 셀 전류를 감소시킬 수 있다.
상기 최악 셀 전류가 감소됨으로써 불 휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (3)

  1. 일 방향으로 연장되고, 서로 전기적으로 절연된 다수의 액티브 패턴들(active patterns);
    상기 각각의 액티브 패턴들의 일단들과 전기적으로 각각 연결되는 제1 콘택들(contacts);
    상기 각각의 액티브 패턴들의 타단들과 전기적으로 각각 연결되는 제2 콘택들;
    상기 제1 콘택들 및 제2 콘택들 사이 영역에서, 상기 액티브 패턴들과 전기적으로 연결되고 상기 액티브 패턴들과 수직된 방향으로 연장되며 서로 전기적으로 절연된 다수의 워드 라인들(word lines);
    상기 제1 콘택들 및 제1 최외각 워드 라인 사이에 구비되며, 상기 액티브 패턴들과 전기적으로 연결되며 상기 워드 라인들과 평행하게 연장된 제1 스트링 선택 라인(string selection line); 및
    상기 제2 콘택들 및 제2 최외각 워드 라인 사이에 구비되며, 상기 액티브 패턴들과 전기적으로 연결되며 상기 워드 라인들과 평행하게 연장된 제2 스트링 선택 라인을 포함하는 불 휘발성 메모리 소자.
  2. 제1항에 있어서, 상기 제1 콘택들은 각각 상기 액티브 패턴들과 평행하게 연장된 비트 라인들(bit lines)과 전기적으로 연결되는 것을 특징으로 하는 불 휘발 성 메모리 소자.
  3. 제1항에 있어서, 상기 제2 콘택들은 각각 상기 액티브 패턴들과 평행하게 연장된 비트 라인들과 전기적으로 연결되는 것을 특징으로 하는 불 휘발성 메모리 소자.
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