KR20090095395A - 플래시 메모리소자의 컨택 형성방법 - Google Patents

플래시 메모리소자의 컨택 형성방법 Download PDF

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Abstract

본 발명의 플래시 메모리소자의 컨택 형성방법은, 선택 트랜지스터 및 메모리 셀의 게이트 패턴이 형성된 반도체기판 상에 층간절연막을 형성하는 단계와, 층간절연막을 식각하여 제1 드레인 컨택홀 및 제1 소스 컨택홀을 각각 형성하되, 제1 드레인 컨택홀 및 제1 소스 컨택홀을 각각 두 개의 활성영역마다 하나씩 형성되도록 하는 단계와, 층간절연막을 식각하여, 제1 드레인 컨택홀이 형성되지 않은 활성영역과 제1 소스 컨택홀이 형성되지 않은 활성영역에 제2 드레인 컨택홀과 제2 소스 컨택홀을 형성하는 단계, 및 제1 및 제2 드레인 컨택홀 및 제1 및 제2 소스 컨택홀을 도전물질로 매립하여 드레인 컨택 및 소스 컨택을 형성하는 단계를 포함한다.
드레인 컨택, 더블 패터닝, 지그재그 배치, 소스 컨택

Description

플래시 메모리소자의 컨택 형성방법{Method for forming contact in flash memory device}
본 발명은 플래시 메모리소자의 제조방법에 관한 것으로서, 특히 플래시 메모리소자의 컨택 형성방법에 관한 것이다.
일반적으로, 데이터를 저장하기 위해 사용되는 반도체 메모리소자는 휘발성(volatile) 메모리소자와 불휘발성(non-volatile) 메모리소자로 구별될 수 있다. 휘발성 메모리소자는 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 불휘발성 메모리소자는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 이동전화시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나 종종 중단되거나, 또는 낮은 파워 사용이 요구되는 상황에서는 불휘발성 메모리소자가 폭넓게 사용된다. 이와 같은 불휘발성 메모리소자의 대표적인 예가 일괄 소거가 가능한 플래시(flash) 메모리소자이다.
한편, 최근의 반도체장치들은 휘발성(예컨대, DRAM 또는 SRAM)이든 불휘발성(예컨대, 플래시 메모리)이든 간에 고집적화 및 대용량화되고 있으며 고속으로 동작하는 시스템을 지원하도록 설계되고 있다. 이러한 반도체 메모리장치의 고집적화에 대한 요구로 인해 플래시 메모리소자의 경우에도 괄목할만한 집적도의 향상이 이루어져 왔다.
플래시 메모리소자에서 드레인 컨택은 활성영역과 메탈라인을 전기적으로 연결시켜 주는 역할을 한다. 종래의 드레인 컨택 배치방법을 도면을 참조하여 간략히 설명한다.
도 1은 종래의 플래시 메모리소자의 컨택 형성방법을 설명하기 위하여 도시한 간략한 레이아웃도이다.
도 1을 참조하면, 라인/스페이스 모양의 활성영역(100)이 배치되고, 이 활성영역(100)을 가로지르는 방향으로 드레인 선택라인들(DSL)이 배치된다. 드레인 선택라인들(DSL) 사이의 활성영역에는 드레인 컨택(110)이 일렬로 배치된다. 이와 같이, 종래의 일 방법에 따르면 드레인 컨택(110)을 일렬로 배치하였다.
이러한 일렬 배치방법은 노광장치의 해상력 이하의 디자인 룰(design rule)에서는 스테이서 패터닝 기술과 같은 피치 더블링(pitch doubling) 기술을 사용하여 형성하게 된다. 그러나, 피치 더블링 기술은 마스크 수 및 식각단계가 추가되며 여러 층의 하드마스크를 추가로 필요로 하게 되므로 공정시간이 증가하고 공정 난이도가 증가하는 문제점이 있다. 이러한 일렬 배치방법에서의 문제점을 해소하기 위하여 제안된 방법이 도 2에 도시된 것과 같이 지그재그 배치방법이다.
도 2는 종래의 다른 컨택 형성방법을 설명하기 위하여 도시한 레이아웃도이다.
도 2를 참조하면, 라인/스페이스 형태의 활성영역(200)이 배치되고, 이 활성영역을 가로지르는 방향으로 복수 개의 게이트라인들이 배치된다. 게이트라인들은 각각 소스 선택라인(SSL), 워드라인(WL) 및 드레인 선택라인(DSL)을 구성한다. 두 개의 소스 선택라인(SSL) 사이에는 스페이스 패턴 형태의 소스 컨택들(220)이 배치된다. 두 개의 드레인 선택라인(DSL) 사이에는 드레인 컨택들(210)이 지그재그 모양으로 배치된다. 안정적인 드레인 컨택(210)을 형성하기 위해서는, 도시된 것과 같이 컨택이 타원형으로 이루어져야 하며, 두 줄 사이의 간격이 일정 정도 떨어져 있어야 한다.
그러나, 이러한 지그재그 배치방법은 드레인 컨택(210)의 장축 방향의 크기가 커지고 서로 다른 줄에 배치되는 드레인 컨택 사이의 간격이 커지는 경우 칩의 크기가 상당히 커지게 되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 노광장치의 해상력 이하로 구현할 수 있도록 하는 플래시 메모리소자의 컨택 형성방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 플래시 메모리소자의 컨택 형성방법은, 선택 트랜지스터 및 메모리 셀의 게이트 패턴이 형성된 반도체기판 상에 층간절연막을 형성하는 단계와, 층간절연막을 식각하여 제1 드레인 컨택홀 및 제1 소스 컨택홀을 각각 형성하되, 제1 드레인 컨택홀 및 제1 소스 컨택홀을 각각 두 개의 활성영역마다 하나씩 형성되도록 하는 단계와, 층간절연막을 식각하여, 제1 드레인 컨택홀이 형성되지 않은 활성영역과 제1 소스 컨택홀이 형성되지 않은 활성영역에 제2 드레인 컨택홀과 제2 소스 컨택홀을 형성하는 단계, 및 제1 및 제2 드레인 컨택홀 및 제1 및 제2 소스 컨택홀을 도전물질로 매립하여 드레인 컨택 및 소스 컨택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 드레인 컨택홀 및 제1 소스 컨택홀을 서로 같은 활성영역에 형성할 수 있다.
상기 제1 드레인 컨택홀 및 제1 소스 컨택홀을 서로 다른 활성영역에 형성할 수 있다.
상기 제1 및 제2 드레인 컨택홀을 원형으로 형성할 수 있다.
상기 제2 드레인 컨택홀을, 상기 제1 드레인 컨택홀과 지그재그 모양으로 배 치되도록 할 수 있다.
본 발명에 따르면, 드레인 컨택의 장축 방향의 크기를 작게 할 수 있으므로 칩 사이즈를 줄일 수 있으며, 인접하는 두 컨택을 서로 다른 사진식각 공정으로 형성하므로 공정마진을 증가시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 3은 본 발명에 따른 플래시 메모리소자의 드레인 컨택 배치방법을 보여 주는 레이아웃도이다.
도 3을 참조하면, 활성영역(300)이 라인/스페이스 형태로 배치되고, 활성영역을 가로지르는 방향으로 복수 개의 게이트라인들이 배치된다. 게이트라인들은 각각 소스 선택라인(SSL), 워드라인(WL) 및 드레인 선택라인(DSL)을 구성한다.
두 개의 드레인 선택라인(DSL) 사이에는 드레인 컨택들(360)이 지그재그 모양으로 배치된다. 두 개의 소스 선택라인(SSL) 사이에는 소스컨택들(370)이 배치되는데, 종래와는 달리 홀(hole) 타입으로 배치된다.
도 4 내지 도 9는 본 발명에 따른 플래시 메모리소자의 제조방법을 설명하기 위하여 도시한 도면들로서, 도 6a 및 도 6b는 도 5의 A-A'선 및 B-B' 선을 따라 자 른 단면도들이고, 도 8a 및 도 8b는 도 7의 A-A'선 및 B-B'선을 따라 자른 단면도들이다. 도 3과 동일한 참조번호는 동일한 부분을 나타낸다.
먼저, 도 4를 참조하면, 반도체기판(300) 상에 선택 트랜지스터 및 셀 트랜지스터의 게이트 패턴을 형성한다. 셀 트랜지스터의 게이트 패턴은 터널절연막(301), 플로팅게이트(311), 게이트간절연막(321), 컨트롤게이트(331) 및 하드마스크(341)로 이루어진다.
터널절연막(301)은 예컨대 실리콘산화막(SiO2)으로 형성한다. 플로팅게이트(311)는 예컨대 불순물이 도핑된 제1 폴리실리콘막으로 형성한다. 게이트간절연막(321)은 예컨대 산화막(SiO2), 질화막(Si3N4), 그리고 산화막(SiO2)이 차례로 적층된 ONO(Oxide-Nitride-Oxide) 구조로 형성할 수 있다.
컨트롤게이트(331)는 불순물이 도핑된 제2 폴리실리콘막으로 형성하거나, 경우에 따라서 금속막으로 형성할 수 있다. 컨트롤게이트(331)를 폴리실리콘막으로 형성할 경우에는 컨트롤게이트의 저항을 감소시키기 위하여 폴리실리콘막 위에 예컨대 텅스텐(W) 또는 텅스텐실리사이드(WSi)로 이루어진 저저항층을 형성할 수 있다. 컨트롤게이트(331) 위에는 게이트스택을 형성하기 위한 식각공정시 하부 막질들을 보호하기 위한 하드마스크(341)를 형성한다.
한편, 소스 선택트랜지스터 및 드레인 선택트랜지스터는 게이트절연막(302), 제1 도전막(312), 층간절연막(322), 제2 도전막(332) 및 하드마스크(342)로 이루어진다. 제1 도전막(312) 및 제2 도전막(332)는 도핑된 폴리실리콘막으로 형성하며, 층간절연막(322)을 관통하여 제1 도전막(312)과 제2 도전막(332)이 서로 접촉되도록 한다.
도 5 내지 도 6b를 참조하면, 게이트 패턴들을 전기적으로 분리시키기 위한 층간절연막(350)을 형성한다. 상기 층간절연막(350)을 형성하기 전에, 게이트 패턴의 측벽에 절연막으로 이루어진 스페이서(도시되지 않음)를 형성할 수도 있다. 다음에, 사진식각 공정을 실시하여 소스 컨택 및 드레인 컨택이 형성될 영역의 층간절연막(350)을 식각한다.
이때, 드레인 컨택을 홀수 및 짝수 그룹으로 나눈 다음, 도시된 바와 같이, 홀수 또는 짝수 그룹 중 어느 한 그룹의 드레인 컨택홀을 먼저 형성한다. 소스 컨택의 경우에도 마찬가지로, 소스 컨택을 홀수 및 짝수 그룹으로 나눈 다음 홀수 또는 짝수 그룹 중 어느 한 그룹의 소스 컨택홀을 먼저 형성한다. 즉, 드레인 컨택홀과 소스 컨택홀 모두 두 개의 활성영역에 하나씩 형성된다. 드레인 컨택홀과 소스 컨택홀을 동일한 활성영역에 형성하거나, 서로 다른 활성영역에 형성할 수도 있다. 편의상, 이때 형성된 한 그룹의 드레인 컨택홀을 제1 드레인 컨택홀(360a), 한 그룹의 소스 컨택홀을 제1 소스 컨택홀(370a)이라 한다.
도 7 내지 도 8b를 참조하면, 제1 드레인 컨택홀 및 제1 소스 컨택홀이 형성된 다음에는, 제2 드레인 컨택홀 및 제2 소스 컨택홀을 형성하기 위하여 결과물 상에 포토레지스트 패턴(380)을 형성한다. 이때, 앞서 형성된 제1 드레인 컨택홀 및 제1 소스 컨택홀은 포토레지스트 패턴(380)에 의해 가려지게 된다.
포토레지스트 패턴을 마스크로 하여 층간절연막(350)을 식각하여 제2 드레인 컨택홀(360b) 및 제2 소스 컨택홀(370b)을 형성한다. 그러면, 제1 드레인 컨택홀이 형성되지 않은 활성영역에는 제2 드레인 컨택홀(360b)이, 제1 소스 컨택홀이 형성되지 않은 활성영역에는 제2 소스 컨택홀(370b)이 형성된다. 이때, 제2 드레인 컨택홀의 경우, 도시된 바와 같이 제1 드레인 컨택홀과 지그재그 모양으로 배치하여 마진을 증가시킬 수 있다.
도 9를 참조하면, 포토레지스트 패턴을 제거한 다음, 드레인 컨택홀 및 소스 컨택홀을 도전막, 예를 들어 텅스텐(W)으로 매립하여 드레인 컨택(360) 및 소스 컨택(370)을 형성한다.
이후의 공정은 통상의 플래시 메모리소자의 제조공정과 동일하게 진행된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 종래의 플래시 메모리소자의 컨택 형성방법을 설명하기 위하여 도시한 레이아웃도이다.
도 2는 종래의 다른 컨택 형성방법을 설명하기 위하여 도시한 레이아웃도이다.
도 3은 본 발명에 따른 플래시 메모리소자의 드레인 컨택 배치방법을 보여 주는 레이아웃도이다.
도 4 내지 도 9는 본 발명에 따른 플래시 메모리소자의 제조방법을 설명하기 위하여 도시한 도면들이다.

Claims (5)

  1. 선택 트랜지스터 및 메모리 셀의 게이트 패턴이 형성된 반도체기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 제1 드레인 컨택홀 및 제1 소스 컨택홀을 각각 형성하되, 상기 제1 드레인 컨택홀 및 제1 소스 컨택홀을 각각 두 개의 활성영역마다 하나씩 형성되도록 하는 단계;
    상기 층간절연막을 식각하여, 상기 제1 드레인 컨택홀이 형성되지 않은 활성영역과 상기 제1 소스 컨택홀이 형성되지 않은 활성영역에 제2 드레인 컨택홀과 제2 소스 컨택홀을 형성하는 단계; 및
    상기 제1 및 제2 드레인 컨택홀 및 제1 및 제2 소스 컨택홀을 도전물질로 매립하여 드레인 컨택 및 소스 컨택을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 컨택 형성방법.
  2. 제1항에 있어서,
    상기 제1 드레인 컨택홀 및 제1 소스 컨택홀을 서로 같은 활성영역에 형성하는 것을 특징으로 하는 플래시 메모리소자의 컨택 형성방법.
  3. 제1항에 있어서,
    상기 제1 드레인 컨택홀 및 제1 소스 컨택홀을 서로 다른 활성영역에 형성하 는 것을 특징으로 하는 플래시 메모리소자의 컨택 형성방법.
  4. 제1항에 있어서,
    상기 제1 및 제2 드레인 컨택홀을 원형으로 형성하는 것을 특징으로 하는 플래시 메모리소자의 컨택 형성방법.
  5. 제1항에 있어서,
    상기 제2 드레인 컨택홀을, 상기 제1 드레인 컨택홀과 지그재그 모양으로 배치되도록 형성하는 것을 특징으로 하는 플래시 메모리소자의 컨택 형성방법.
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* Cited by examiner, † Cited by third party
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US8716779B2 (en) * 2009-07-30 2014-05-06 Hynix Semiconductor Inc. Flash memory device and mask for fabricating the same
CN112614848A (zh) * 2020-12-02 2021-04-06 长江存储科技有限责任公司 三维存储器结构及其制备方法

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