JP4504402B2

JP4504402B2 - 不揮発性半導体記憶装置

Info

Publication number: JP4504402B2
Application number: JP2007209869A
Authority: JP
Inventors: 裕久飯塚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-08-10
Filing date: 2007-08-10
Publication date: 2010-07-14
Anticipated expiration: 2027-08-10
Also published as: US7782671B2; JP2009044080A; US20090040824A1

Description

本発明は、複数のワード線構造を備えた不揮発性半導体記憶装置に関する。

例えば、マルチメディアカード用の記憶素子などに用いられるフラッシュメモリ装置（不揮発性半導体記憶装置）は、そのメモリセル領域内において、多数のビット線およびワード線が互いに交差する方向に延設して構成されている。ワード線構造は、所定方向に細長く延設されているが、その端部には、ワード線構造に電圧を印加するためのコンタクト領域が設けられている（例えば、特許文献１参照）。この特許文献１記載の技術では、隣り合う配線の端部の位置を長さ方向にずらして構成している。すると配線をパターンニングするときに配線端部に生じる回折光の干渉効果を弱めることができ、ショートや断線を防ぐことができる。

しかしながら、近年の設計ルールの縮小化に伴い、隣り合うワード線構造間の間隔もますます狭くなってきている。メモリセルトランジスタの書込時には、ワード線構造に高電圧を印加する必要があり、隣り合うワード線構造間に与えられる電位差が大きいと、ワード線構造の端部を長さ方向にずらしたとしても、隣り合うワード線構造間（特にワード線構造の端部間）のリーク電流が無視できなくなってきている。
特開平２０００−１９７０９号公報

本発明は、隣り合うワード線構造間のリーク電流を低減できるようにした不揮発性半導体記憶装置を提供することを目的とする。

本発明の一態様は、電気的に書込可能なメモリセルトランジスタが形成されるセル形成領域と、前記セル形成領域の両側に配置された第１および第２の領域とを備えた半導体基板と、前記セル形成領域内を渡って前記第１および第２の領域に延設され、前記第１の領域に第１の端部および電圧印加用の第１のコンタクト領域が設けられ、前記第２の領域に第２の端部が設けられた第１のワード線構造と、前記第１のワード線構造と平行に、前記セル形成領域内を渡って前記第１および前記第２の領域に延設され、前記第２の領域に電圧印加用の第２のコンタクト領域および前記第２の端部より前記セル形成領域から離れた位置に配置された第３の端部が設けられ、前記第１の領域に前記第１の端部より前記セル形成領域に近い位置に配置された第４の端部が設けられた第２のワード線構造と、前記第１のワード線構造とは離間して、前記第２の領域の前記第２の端部と前記第３の端部との間の前記第１のワード線構造の延設方向の延長線上に配置された第１のダミー配線構造と、前記第２のワード線構造とは離間して、前記第１の領域の前記第１の端部と前記第４の端部との間の前記第２のワード線構造の延設方向の延長線上に配置された第２のダミー配線構造とを備えた不揮発性半導体記憶装置を提供する。

本発明によれば、隣り合うワード線構造間のリーク電流を低減することができる。

以下、本発明の一実施形態について図面を参照しながら説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。

図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示している。
この図１に示すように、フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設して構成されたメモリセルアレイＡｒと、このメモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣとを備えており、その他図示しない入出力インタフェース回路などを備えて構成される。尚、メモリセルアレイＡｒはメモリセル領域Ｍ内に構成され、周辺回路ＰＣは周辺回路領域Ｐ内に構成される。

メモリセル領域Ｍ内のメモリセルアレイＡｒは、セルユニットＵＣが多数配設されることによって構成されている。セルユニットＵＣは、ビット線ＢＬ_０…ＢＬ_ｎ−１側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続された選択ゲートトランジスタＳＴＳと、当該２個（複数）の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に２のｋ乗個（例えばｍ＝２のｋ乗＝３２個）直列接続されたメモリセルトランジスタＭＴ_０…ＭＴ_ｍ−１とからなる。

これらのセルユニットＵＣは、行方向にｎ列並列に配列されることによって１つのブロックＢを構成している。メモリセルアレイＡｒは、１つのブロックＢのセルユニットＵＣが列方向に配列されることによって構成されている。尚、説明を簡略化するため図１には１つのブロックＢのみ示している。

周辺回路領域Ｐはメモリセル領域Ｍの周辺に設けられており、周辺回路ＰＣはメモリセルアレイＡｒの周辺に構成されている。この周辺回路ＰＣはアドレスデコーダＡＤＣと、センスアンプＳＡと、チャージポンプにより構成された昇圧回路ＢＳと、転送トランジスタ部ＷＴＢとを具備している。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに電気的に接続された形態をなしている。

アドレスデコーダＡＤＣは、外部からアドレス信号が与えられることにより１つのブロックＢを選択する。昇圧回路ＢＳは、アドレスデコーダＡＤＣの外部から駆動電圧Ｖ_ＲＤＥＣが供給されるようになっており、ブロックＢの選択信号が与えられると駆動電圧Ｖ_ＲＤＥＣを必要に応じて昇圧し転送ゲート線ＴＧを介して各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ_０〜ＷＴ_ｍ−１に適切な所定電圧を供給する。

転送トランジスタ部ＷＴＢは、選択ゲートトランジスタＳＴＤに対応して設けられた転送ゲートトランジスタＷＴＧＤと、選択ゲートトランジスタＳＴＳに対応して設けられた転送ゲートトランジスタＷＴＧＳと、各メモリセルトランジスタＭＴ_０〜ＭＴ_ｍ−１に対応してそれぞれ設けられたワード線転送ゲートトランジスタＷＴ_０〜ＷＴ_ｍ−１とからなっており各ブロックＢ毎に設けられる。

転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。また、転送ゲートトランジスタＷＴ_０〜ＷＴ_ｍ−１は、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬ_０〜ＷＤＬ_ｍ−１にそれぞれ接続されており、他方がメモリセルアレイＡｒ（メモリセル領域Ｍ）内に設けられるワード線ＷＬ_０〜ＷＬ_ｍ−１にそれぞれ接続されている。

行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極（選択ゲート電極ＳＧＤ：図２参照）が選択ゲート線ＳＧＬＤによって電気的に接続されている。

行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極（選択ゲート電極ＳＧＳ：図２参照）が選択ゲート線ＳＧＬＳによって電気的に接続されている。

行方向に配列された複数のセルユニットＵＣのメモリセルトランジスタＭＴ_０〜ＭＴ_ｍ−１は、それぞれ、そのゲート電極（制御ゲート電極ＣＧ：図２参照）がワード線ＷＬ_０〜ＷＬ_ｍ−１によって電気的に接続されている。

行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳはそのソース側がソース線ＳＬに共通接続されている。
各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ_０〜ＷＴ_ｍ−１は、そのゲート電極が転送ゲート線ＴＧによって互いに共通接続されており、昇圧回路ＢＳの昇圧電圧供給端子に接続されている。センスアンプＳＡは、ビット線ＢＬ_０〜ＢＬ_ｎ−１に接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。

高耐圧の転送トランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ_０〜ＷＴ_ｍ−１は、そのゲート絶縁膜の膜厚がメモリセルトランジスタＭＴ_０〜ＭＴ_ｍ−１のトンネル絶縁膜（図２のゲート絶縁膜３参照）に比較して厚く構成されている。

図２は、セルユニットＵＣの半導体断面構造を模式的に示している。ｐ型のシリコン基板２には、その表層にｎウェル領域２ａが構成されていると共に、そのさらに表層にｐウェル領域２ｂが構成されている。このｐウェル領域２ｂには、上述の選択ゲートトランジスタＳＴＤ、ＳＴＳ、メモリセルトランジスタＭＴ_０〜ＭＴ_ｍ−１が構成されている。このようなウェル構造を採用することにより、ｐウェル領域２ａに消去用の高電圧を印加することができる。

ｐウェル領域２ｂ上には、選択ゲートトランジスタＳＴＤ、ＳＴＳの選択ゲート電極ＳＧＤ、ＳＧＳがゲート絶縁膜３を介してそれぞれＹ方向に離間して構成されていると共に、選択ゲート電極ＳＧＤ−ＳＧＳ間のｐウェル領域２ｂ上にゲート絶縁膜３を介してメモリセルトランジスタＭＴ_０〜ＭＴ_ｍ−１のゲート電極ＭＧがＹ方向に並設して構成されている。

メモリセルトランジスタＭＴのゲート電極ＭＧは、浮遊ゲート電極ＦＧと、ゲート間絶縁膜４と、このゲート間絶縁膜４上に形成された制御ゲート電極ＣＧとから構成されスタックゲート構造をなしている。浮遊ゲート電極ＦＧはリンなどの不純物がドープされた多結晶シリコンからなっている。ゲート間絶縁膜４は、例えばＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層構造）により構成されている。制御ゲート電極ＣＧは不純物がドープされた多結晶シリコンと、この上にタングステンなどの金属によってシリサイド化されたシリサイド層とからなる。

選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧＤ、および選択ゲートトランジスタＳＴＳの選択ゲート電極ＳＧＳは、メモリセルトランジスタＭＴ_０〜ＭＴ_ｍ−１のゲート電極ＭＧの構造とほぼ同様の構造をなしているが、ゲート間絶縁膜４に開口４ａが構成されており、ゲート電極ＭＧの浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとが構造的および電気的に接触した構造をなしている。

各ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧ−ＳＧＤ間、ゲート電極ＭＧ−ＳＧＳ間にはｐウェル領域２ｂの表層にソース／ドレインとなる不純物拡散層２ｃが形成されている。選択ゲート電極ＳＧＤのドレイン側のｐウェル領域２ｂの表層には高濃度の不純物拡散層２ｄがコンタクト領域として形成されており、この拡散層２ｄ上にはビット線コンタクトＣＢを介してビット線ＢＬ_０〜ＢＬ_ｎ−１が構成されている。

選択ゲート電極ＳＧＬＳのソース側のｐウェル領域２ｂの表層には、高濃度の不純物拡散層２ｄがコンタクト領域として形成されており、この拡散層２ｄ上にはソース線コンタクトＣＳを介してソース線ＳＬの配線構造が構成されている。各ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧＤ間、ＭＧ−ＳＧＳ間には、例えばシリコン酸化膜による電極間絶縁膜等が埋め込まれている。

＜書込／読出／消去原理説明＞
書込／読出／消去時において、周辺回路ＰＣは書込／読出／消去時のそれぞれに応じて選択ゲートドライバ線ＳＧ１、ＳＧ２、ワード線駆動信号線ＷＤＬ_０〜ＷＤＬ_ｍ−１やｐウェル２ｂ、ビット線ＢＬ_０〜ＢＬ_ｎ−１に対して必要に応じて適切な所定電圧を与えると共に、アドレスデコーダＡＤＣがブロックＢを選択するための選択信号を昇圧回路ＢＳに与え、昇圧回路ＢＳが転送ゲート線ＴＧを介してブロック選択された転送トランジスタ部ＷＴＢの各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ_０〜ＷＴ_ｍ−１のゲートに電圧を印加することで、ドライバ線ＳＧ１、ＳＧ２、ＷＤＬ_０〜ＷＤＬ_ｍ−１から選択ブロックＢ内の選択ゲート線ＳＧＬＤ、ＳＧＬＳやワード線ＷＬ_０〜ＷＬ_ｍ−１に信号を転送する。

ここでは、周辺回路Ｐが行う書込／消去／読出動作説明を概略的に行う。書込時においては、書込選択されたブロックＢ内において、周辺回路Ｐはシリコン基板２のｐウェル２ｂと領域２ｄを低電圧（例えば０Ｖ〜２．５Ｖ）にすると共に書込選択のワード線ＷＬに高電圧（例えば２０Ｖ）を与え、非書込選択のワード線ＷＬに低電圧（例えば０〜数〜中間電圧１０Ｖ）を与える。すると、書込選択のメモリセルトランジスタＭＴにゲート絶縁膜３を通じてトンネル電流が流れ浮遊ゲート電極ＦＧに電子が注入される。この場合、メモリセルトランジスタＭＴのしきい値電圧が負から正にシフトする。

上述と同時に、非選択のブロックＢについては、周辺回路Ｐは非選択のブロックＢの転送ゲート線ＴＧに０Ｖを印加することで非選択ブロックの各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＭＴ_０〜ＭＴ_ｍ−１をオフし、各ドライバ線ＳＧ１、ＳＧ２、ＷＤＬ_０〜ＷＤＬ_ｍ−１からの信号を非転送状態にする。

消去時においては、消去選択されたブロックＢ内において、周辺回路Ｐはシリコン基板２のｐウェル２ｂに高電圧（例えば２０Ｖ）を与えるとともに消去選択ブロックＢ内のワード線ＷＬ_０〜ＷＬ_ｍ−１に低電圧（例えば０Ｖ）を与える。すると、ゲート絶縁膜３を通じてトンネル電流が流れ浮遊ゲート電極ＦＧに蓄積された電子がｐウェル２ｂに抜ける。このとき、メモリセルトランジスタＭＴのしきい値電圧が正から負にシフトし、データが消去される。尚、非選択ブロックＢ内においては、周辺回路Ｐはｐウェル２ｂに高電圧を印加すると共にワード線ＷＬ_０〜ＷＬ_ｍ−１に高電圧（例えば２０Ｖ）を印加するため、トンネル電流は流れずデータは消去されない。

読出時においては、読出選択されたブロックＢ内において、周辺回路Ｐは選択メモリセルのワード線ＷＬ_０〜ＷＬ_ｍ−１の何れかには０Ｖを印加し、それ以外のワード線ＷＬには電源電圧Ｖｄｄよりも高い所定の読出電圧を印加して読み出す。すなわち、読出対象メモリセル以外のＮＡＮＤセルユニットＵＣを構成するメモリセルトランジスタＭＴは、読出時にはオン飽和状態となっており転送ゲートトランジスタとして機能する。

この場合、選択メモリセルトランジスタＭＴの制御ゲート電極ＣＧに０Ｖが与えられると、データ「１」が書き込まれているメモリセルトランジスタＭＴはディプレッションモードで動作するため、読出対象のメモリセルトランジスタＭＴにはセル電流（ドレイン電流）が流れる。データ「０」が書き込まれているメモリセルトランジスタＭＴはエンハンスメントモードで動作するため、読出対象のメモリセルトランジスタＭＴにはセル電流（ドレイン電流）が流れない。センスアンプＳＡは、これらの違いを情報としてラッチ回路に記憶保持する。このようにして情報を読み出すことができる。

近年、フラッシュメモリ装置１の記憶情報量の増大化に伴い、隣り合うメモリセルトランジスタＭＴ間の間隔を狭くする必要があり、隣り合うワード線ＷＬ間ピッチが狭くなってきている。また前述したように、各ドライバ線ＳＧ１、ＳＧ２、ＷＤＬ_０〜ＷＤＬ_ｍ−１から転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ_０〜ＷＴ_ｍ−１を通じて各メモリセルトランジスタＭＴに情報を書込むときには、書込選択メモリセルトランジスタＭＴ用のワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１のうちの何れか）に高電圧（例えば２０Ｖ）を印加する必要がある。

このとき、書込非選択メモリセルトランジスタＭＴのワード線ＷＬには、低電圧（０Ｖ〜中間電圧１０Ｖ）が印加されるため、書込選択用のワード線ＷＬと書込非選択用のワード線ＷＬとが隣り合うと、ワード線ＷＬ間ピッチが狭くなることによって隣り合うワード線ＷＬ間に流れるリーク電流が増大する。

そこで、本実施形態においては、図３Ａに示すワード線ＷＬの平面レイアウトパターンを採用している。この図３Ａに示すように、各ワード線ＷＬ_０〜ＷＬ_ｍ−１は、セルユニットＵＣの形成領域Ｒ１（セル形成領域と称す）内において、図２の各メモリセルトランジスタＭＴ_０〜ＭＴ_ｍ−１の並設方向（Ｙ方向）と直交交差したＸ方向（ワード線方向）に沿って形成されており、Ｙ方向に離間して複数本形成されている。

図３Ｂは、セル形成領域Ｒ１内の平面レイアウト構造を模式的に示している。この図３Ｂに示すように、セル形成領域Ｒ１内ではセルユニットＵＣの活性領域（アクティブエリア）ＳａがＹ方向に沿って設けられておりＸ方向に離間して互いに平行に複数本設けられている。これらの活性領域Ｓａは素子分離領域ＳｂによってＸ方向に分離して形成されている。この素子分離領域Ｓｂにはシリコン酸化膜などによる素子分離膜が埋め込まれており、Ｘ方向に隣り合う各セルユニットＵＣの活性領域Ｓａを分離する。

ワード線ＷＬ_０〜ＷＬ_ｍ−１は、図２および図３Ａに示すように、シリコン基板２の上方をＸ方向にセル形成領域Ｒ１を渡って形成されており、その端部ＷＬａ、ＷＬｂがメモリセル領域Ｍ内において分断された構造をなしている。

ワード線ＷＬ_０〜ＷＬ_ｍ−１は、その上層の配線層（図示せず）を渡って周辺回路領域Ｐ内に構成される各ワード線転送トランジスタＷＴ_０〜ＷＴ_ｍ−１に対し電気的に接続するように構成される。

このため、図３Ａに示すように、メモリセル領域Ｍ内のワード線ＷＬ_０〜ＷＬ_ｍ−１の各端部ＷＬａ、ＷＬｂ上にはヴィアコンタクトＶＣが設けられており、ワード線ＷＬ_０〜ＷＬ_ｍ−１の各端部ＷＬａ、ＷＬｂはヴィアコンタクトＶＣを通じて上層に設けられる配線層と電気的に接続されている。

全ワード線ＷＬのうち、偶数番のワード線ＷＬ_０、ＷＬ_２…ＷＬ_ｍ−2（第１のワード線構造に相当）は、Ｘ方向一端側の領域Ｒ２ａ内の端部ＷＬａに位置してそれぞれコンタクト領域ＲＣが設けられている。他方、奇数番のワード線ＷＬ_１、ＷＬ_３…ＷＬ_ｍ−１（第２のワード線構造に相当）は、Ｘ方向他端側の領域Ｒ２ｂ内の端部ＷＬｂに位置してそれぞれコンタクト領域ＲＣが設けられている。すなわち、ワード線ＷＬ_０〜ＷＬ_ｍ−１は、Ｙ方向一本毎互いにＸ方向逆側の領域Ｒ２ａ、Ｒ２ｂ内の端部ＷＬａ、ＷＬｂにコンタクト領域ＲＣが設けられている。これらのコンタクト領域ＲＣは、セル形成領域Ｒ１内の各ワード線ＷＬ_０〜ＷＬ_ｍ−１のＹ方向幅に比較してＹ方向に幅広な構成となっており、コンタクト領域ＲＣの面積が拡大している。

偶数番のワード線ＷＬ_０、ＷＬ_２…ＷＬ_ｍ−2は、Ｘ方向一端側の領域Ｒ２ａ内の端部ＷＬａからセル形成領域Ｒ１を通じてＸ方向逆側の領域Ｒ２ｂ内に分断部ＷＬｃ１が設けられている。

偶数番のダミーワード線ＤＷＬ_０、ＤＷＬ_２…ＤＷＬ_ｍ−２が、それぞれ、偶数番のワード線ＷＬ_０、ＷＬ_２…ＷＬ_ｍ−2の延設方向の延長線上に設けられている。これらの偶数番のダミーワード線ＤＷＬ_０、ＤＷＬ_２…ＤＷＬ_ｍ−２は、奇数番のワード線ＷＬ_１、ＷＬ_３…ＷＬ_ｍ−１の端部ＷＬｂに設けられるコンタクト領域ＲＣのＹ方向脇に当該ワード線ＷＬ_１、ＷＬ_３…ＷＬ_ｍ−１とは離間して領域Ｒ２ｂ内に構成されている。これらの偶数番のダミーワード線ＤＷＬ_０、ＤＷＬ_２…ＤＷＬ_ｍ−２は、通常時に偶数番または奇数番のワード線ＷＬ_０〜ＷＬ_ｍ−１に与えられる電圧が印加されない浮遊状態に構成される。

偶数番のワードＷＬ_０、ＷＬ_２…ＷＬ_ｍ−2とダミーワード線ＤＷＬ_０、ＤＷＬ_２…ＤＷＬ_ｍ−２との分断部ＷＬｃ１は領域Ｒ２ｂ内に設けられており、Ｘ方向と直交交差する所定の一方向（Ｙ方向）に沿って周期的に設けられている。製造工程上では偶数番のワードＷＬ_０、ＷＬ_２…ＷＬ_ｍ−2と偶数番のダミーワード線ＤＷＬ_０、ＤＷＬ_２…ＤＷＬ_ｍ−２とをそれぞれ結合した複数の平行な配線構造を形成した後、当該ワード線ＷＬ_０、ＷＬ_２…ＷＬ_ｍ−2とダミーワード線ＤＷＬ_０、ＤＷＬ_２…ＤＷＬ_ｍ−２とを分断する分断部ＷＬｃ１を設ける。これらの分断部ＷＬｃ１を形成するときには、Ｙ方向に同一ピッチで１本毎周期的に分断部ＷＬｃ１を形成すれば良い。そこで、複数の平行な結合配線構造を形成した後、当該複数の平行な結合配線構造上にＹ方向に１本毎周期的に開口パターンを設けたマスクを形成し、ＲＩＥ法によりエッチング処理することでワード線ＷＬ_０、ＷＬ_２…ＷＬ_ｍ−2とダミーワード線ＤＷＬ_０、ＤＷＬ_２…ＤＷＬ_ｍ−２とを分断する分断部ＷＬｃ１を同時に且つ容易に形成することができる。

奇数番のワード線ＷＬ_１、ＷＬ_３…ＷＬ_ｍ−１は、Ｘ方向他端側の領域Ｒ２ｂ内の端部ＷＬｂからセル形成領域Ｒ１を通じてＸ方向逆側の領域Ｒ２ａ内に分断部ＷＬｃ２が設けられている。奇数番のダミーワード線ＤＷＬ_１、ＤＷＬ_３…ＤＷＬ_ｍ−１は、それぞれ、ワード線ＷＬ_１、ＷＬ_３…ＷＬ_ｍ−１の延設方向の延長線上に設けられている。これらの奇数番のダミーワード線ＤＷＬ_１、ＤＷＬ_３…ＤＷＬ_ｍ−１は、偶数番のワード線ＷＬ_０、ＷＬ_２…ＷＬ_ｍ−2の端部ＷＬａに設けられるコンタクト領域ＲＣのＹ方向脇に位置して当該ワード線ＷＬ_０、ＷＬ_２…ＷＬ_ｍ−2とは離間して構成されている。これらのダミーワード線ＤＷＬ_１、ＤＷＬ_３…ＤＷＬ_ｍ−１は、通常時に偶数番または奇数番のワード線ＷＬ_０〜ＷＬ_ｍ−１の電圧が印加されない浮遊状態に構成される。

奇数番のワードＷＬ_１、ＷＬ_３…ＷＬ_ｍ−１と奇数番のダミーワード線ＤＷＬ_１、ＤＷＬ_３…ＤＷＬ_ｍ−１との分断部ＷＬｃ２は領域Ｒ２ａ内に設けられ、Ｘ方向と直交交差する所定の一方向（Ｙ方向）に沿って周期的に設けられている。製造工程上では奇数番のワードＷＬ_１、ＷＬ_３…ＷＬ_ｍ−１と奇数番のダミーワード線ＤＷＬ_１、ＤＷＬ_３…ＤＷＬ_ｍ−１とをそれぞれ結合した複数の平行な配線構造を形成した後、当該ワード線ＷＬ_１、ＷＬ_３…ＷＬ_ｍ−１とダミーワード線ＤＷＬ_１、ＤＷＬ_３…ＤＷＬ_ｍ−１とを分断する分断部ＷＬｃ２を設ける。これらの分断部ＷＬｃ２を形成するときには、Ｙ方向に同一ピッチで１本毎周期的に形成すれば良い。そこで、複数の平行な結合配線構造を形成した後、複数の平行な結合配線構造上にＹ方向に１本毎周期的に開口パターンを設けたマスクを形成し、ＲＩＥ法によりエッチング処理することにより、ワード線ＷＬ_１、ＷＬ_３…ＷＬ_ｍ−３とダミーワード線ＤＷＬ_１、ＤＷＬ_３…ＤＷＬ_ｍ−１とを分断する分断部ＷＬｃ２を同時に且つ容易に形成することができる。

偶数番のワード線ＷＬ_０、ＷＬ_２…ＷＬ_ｍ−2は、奇数番のダミーワード線ＤＷＬ_１、ＤＷＬ_３…ＤＷＬ_ｍ−１のＸ方向一端側の領域Ｒ２ａ内の端部ＤＷＬａよりもさらにＸ方向一端側に突出して構成されており、この突出部分となる端部ＷＬａがコンタクト領域ＲＣとなるように構成されている。

奇数番のワード線ＷＬ_１、ＷＬ_３…ＷＬ_ｍ−１は、偶数番のダミーワード線ＤＷＬ_０、ＤＷＬ_２…ＤＷＬ_ｍ−2のＸ方向他端側の領域Ｒ２ｂ内の端部ＤＷＬｂよりもさらにＸ方向他端側に突出して構成されており、この突出部分となる端部ＷＬｂがコンタクト領域ＲＣとなるように構成されている。

ヴィアコンタクトＶＣは、その下端面がワード線ＷＬの端部ＷＬａ、ＷＬｂ上に接触するように構成されている。ワード線ＷＬ_０〜ＷＬ_ｍ−１の端部ＷＬａ、ＷＬｂは、Ｙ方向に幅広に構成されている。

図４は、発明者らが試作した配線構造端部の実際の仕上がり形状パターンを模式的に示しており、図５はその設計デザインパターン、図６はリソグラフィ処理後のレジストパターンを示している。

図５においては、配線構造の長さ寸法Ｌ１〜Ｌ５を上から順に徐々に短くするように設計することを考慮している。この設計デザインパターンＤに基づいて配線構造の長さを設計し、図６に示すようにリソグラフィ処理によってレジストパターンＲを形成すると、レジストパターンＲの端部は先細り形状となる。これは、端部や屈曲部では光の回折や干渉が生じやすいため、レジストパターンＲが、露光時に用いられるレチクルの形成パターンより細くくびれるためである。

このレジストパターンＲをマスクとしてＲＩＥ（Reactive Ion Etching）法によりエッチング加工した後の形状パターンＰは、図４に示すように、その端部において幅広なパターンとなる。これは、ＲＩＥエッチング加工時の反応生成物が、パターン疎となる領域で溜まりやすく、この影響により端部がエッチング加工されにくくなるためである。すると、配線端部間の距離Ｗａが配線パターン間距離Ｗｂよりも短くなる。配線端部間の距離Ｗａが配線パターン間の距離Ｗｂより短いと、当該隣り合う配線間に与えられる電位差が大きいと当該配線間のリーク電流が大きくなることが確認されている。

本実施形態においては、パターン疎となる領域において実際のパターンが幅広となることを積極的に活用し、図３Ａに示すように、ワード線ＷＬの各端部ＷＬａ、ＷＬｂのＹ向幅を幅広パターンとしている。配線設計および配線製造時には、同一幅で複数本並行に配線パターンを設計し製造するが、ワード線ＷＬの各端部ＷＬａ、ＷＬｂとなる領域の構造についてはそれぞれＸ方向に突出するように配線デザインパターンを設計する。具体的には、複数の配線構造を１本毎に端部までの長さを互い違いに変更して延設するように形成する。すると、通常のリソグラフィ処理とＲＩＥ法による加工処理を行うことによって、パターン疎となる部分については幅広に形成することができ、ワード線ＷＬの端部ＷＬａ、ＷＬｂをＹ方向幅広に加工処理することができる。

尚、図３Ａに示すように、偶数番のワード線ＷＬ_０、ＷＬ_２…ＷＬ_ｍ−2の端部ＷＬａとそのＹ方向に隣り合う奇数番のダミーワード線ＤＷＬ_１、ＤＷＬ_３…ＤＷＬ_ｍ−１との間の最短距離Ｗ１が、セル形成領域Ｒ１内の隣り合う偶数番および奇数番のワード線ＷＬ−ＷＬ間の距離Ｗ２に比較して短くなる。同様に、奇数番のワード線ＷＬ_１、ＷＬ_３…ＷＬ_ｍ−１の端部ＷＬｂとそのＹ方向に隣り合う偶数番のダミーワード線ＤＷＬ_０、ＤＷＬ_２…ＤＷＬ_ｍ−2との間の最短距離Ｗ３が、距離Ｗ２に比較して短くなる。

仮に、分断部ＷＬｃ１、ＷＬｃ２を設けることなく、互いに同数番のワード線ＷＬとダミーワード線ＤＷＬとが構造的に接続されており、書込用の高電圧が例えば奇数番のワード線ＷＬ_１、ＷＬ_３…ＷＬ_ｍ−１の端部ＷＬｂのコンタクト領域ＲＣに印加されると共に、低電圧が偶数番のワード線ＷＬ_２、ＷＬ_４…ＷＬ_ｍ−２の端部ＷＬａのコンタクト領域ＲＣに印加されると、隣り合う奇数番および偶数番のワード線ＷＬ間が最短距離Ｗ１またはＷ３となる領域（特にワード線ＷＬの端部ＷＬａ、ＷＬｂ付近）においてリーク電流が増大する。すると信頼性に劣るものとなる。

本実施形態では、セル形成領域Ｒ１のＸ方向外側領域Ｒ２に各ワード線ＷＬの分断部ＷＬｃ１、ＷＬｃ２を設け、ワード線ＷＬの端部ＷＬａ、ＷＬｂ（コンタクト領域ＲＣ）脇にＹ方向に離間して電気的に浮遊状態となるダミーワード線ＤＷＬを設けているため、隣り合うワード線ＷＬ間の距離Ｗ２が設計ルールの縮小化に伴い短くなったとしても、端部ＷＬａ、ＷＬｂ付近に大きく生じやすいリーク電流を抑制することができる。

また、本実施形態ではＸ方向に一本毎互いに逆側にコンタクト領域ＲＣを設けた形態を採用している。すると、ワード線ＷＬの各端部ＷＬａが幅広となったとしても、全てのワード線ＷＬのＸ方向一方側にコンタクト領域ＲＣを設けた従来構造に比較して端部ＷＬａ−ＷＬａ間の距離を離間して構成することができる。したがって、隣り合うワード線ＷＬ間の間隔の幅狭化を抑制できリーク電流を抑制できる。

また、ヴィアコンタクトＶＣを形成するときには、ワード線ＷＬ上に貫通するヴィアホールを形成する必要がある。本実施形態ではＸ方向に一本毎互いに逆側にコンタクト領域ＲＣを設けた形態を採用しているため、ヴィアコンタクトＶＣを形成するときに行われるヴィアホールのリソグラフィ処理時の合わせずれが生じたとしても、全てのワード線ＷＬの一方側にコンタクト領域ＲＣを設けた従来構造に比較して隣りあう２本のワード線ＷＬ間の接触を極力防止することができる。

また、仮にヴィアホールのリソグラフィ処理のＹ方向合わせずれが極端に生じたとしても、当該ヴィアホールに埋め込まれるヴィアコンタクトＶＣは電気的に浮遊状態となっているダミーワード線ＤＷＬに接触する。したがって、たとえ高電圧がヴィアコンタクトＶＣに印加されたとしても隣り合う２本のワード線ＷＬ間がショートすることがない。これにより、コンタクト領域脇にワード線ＷＬを設けている従来構造に比較して合わせずれマージンを大きくすることができる。

ダミー配線構造ＤＷＬは、ワード線ＷＬの延設方向の延長線上に設けられるため、互いに平行な複数の配線構造を形成した後、ワード線ＷＬとダミーワード線ＤＷＬとを分断部ＷＬｃ１、ＷＬｃ２において分断する工程を設けるだけでワード線ＷＬ、ダミー配線構造ＤＷＬを容易に形成することができる。

本実施形態では、偶数番のワード線構造ＷＬ_０、ＷＬ_２…ＷＬ_ｍ−２の端部ＷＬａを、奇数番のダミーワード線ＤＷＬ_１、ＤＷＬ_３…ＤＷＬ_ｍ−１の端部ＤＷＬａよりもＸ方向に突出するように形成している。また、奇数番のワード線ＷＬ_１、ＷＬ_３…ＷＬ_ｍ−１の端部ＷＬｂを、偶数番のダミーワード線ＤＷＬ_０、ＤＷＬ_２…ＤＷＬ_ｍ−２の端部ＤＷＬｂよりもＸ方向に突出するように形成している。このため、製造時に生じる端部の幅広化を積極的に活用することによって、ワード線構造ＷＬ_０…ＷＬ_ｍ−１の端部ＷＬａ、ＷＬｂのＹ方向幅を拡大することができ、ヴィアコンタクトＶＣの接触面積を拡大することができ、接触抵抗を低減できる。

（第２の実施形態）
図７は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、複数の配線構造を互いに同一長で形成すると共に、その端部を別工程で除去処理するところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分についてのみ説明する。

図７に示すように、本実施形態では、複数のワード線ＷＬとダミーワード線ＤＷＬのＸ方向端部位置を互いに同一位置にして形成している。このとき、ワード線ＷＬの端部ＷＬａ、ＷＬｂは、その末端部分が疎パターンとなるためＹ方向に幅広なパターンに形成される。この領域においてはワード線ＷＬ−ダミーワード線ＤＷＬ間の間隔が狭くなる。するとパターン配線幅の誤差の影響などによってワード線ＷＬがダミーワード線ＤＷＬと接触する懸念を生じる。ワード線ＷＬとダミーワード線ＤＷＬが接触すると、ワード線ＷＬの印加電圧がダミーワード線ＤＷＬにも印加されるため、当該ダミーワード線ＤＷＬを通じてさらに隣のワード線ＷＬとの間の距離が短くなり、当該ダミーワード線ＤＷＬ−ワード線ＷＬ間のリーク電流が大きくなる。

極端にリーク電流が大きい場合などには、図７に示すように、別工程にてワード線ＷＬのうちＹ方向に幅広な端部ＷＬａ、ＷＬｂを除去処理すると良い。すると、図８に示すように、ワード線ＷＬの長さ方向全領域においてワード線ＷＬ−ＷＬ間の間隔を一定の幅Ｗ２に保つことができ、隣り合うワード線ＷＬ−ＷＬ間の間隔が狭くなる領域が少なくなり、リーク電流を抑制できる。

本実施形態においては、ヴィアコンタクトＶＣ形成時においてワード線ＷＬの中心部からのＹ方向中心合わせずれδを積極的に生じさせており、所謂ボーダレスコンタクト構造を採用している。このため、ヴィアコンタクトＶＣは、その下端部がワード線ＷＬの上面に限らず側面にも接触する。すると、ワード線ＷＬ−ヴィアコンタクトＶＣ間の接触抵抗を低減することができる。

（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
ＮＡＮＤ型フラッシュメモリ装置１に適用した実施形態を示したが、ＮＯＲ型のフラッシュメモリ装置に適用しても良いし、多数のメモリセルトランジスタＭＴをマトリクス状に配設した構造であれば、ＥＥＰＲＯＭなどにも適用できる。

第１の実施形態においては、ヴィアコンタクトＶＣの下端面のみがワード線ＷＬに接触する実施形態を示したが、ヴィアコンタクトＶＣの下端面に限られず下側面もワード線ＷＬに接触する形態をなしていても良い。すなわち、第２の実施形態と同様に所謂ボーダレスコンタクト構造を採用しても良い。これにより、ヴィアコンタクトＶＣおよびワード線ＷＬ間の接触面積を増加させることができ、接触抵抗を極力低減することができる。

上述実施形態は、発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を上述の実施形態に例示したものに特定するものでない。この発明の技術的思想は、特許請求の範囲内において、種々の変更を加えることができる。

本発明の第１の実施形態に係る電気的構成を示すブロック図セルユニットの基本断面構造を模式的に示す図ワード線の平面レイアウトパターンを模式的に示す図平面レイアウトパターンを模式的に示す図試作した実形状パターンを模式的に示す図試作した設計デザインパターンを模式的に示す図試作したレジストパターンを模式的に示す図本発明の第２の実施形態に係る工程説明図図３Ａ相当図

符号の説明

図面中、ＵＣはセルユニット、ＷＬ_０、ＷＬ_２、ＷＬ_４、ＷＬ_６はワード線（第１のワード線構造）、ＷＬ_１、ＷＬ_３、ＷＬ_５はワード線（第２のワード線構造）、ＷＬａはワード線の端部（端部）、ＷＬｂはワード線の端部（端部）、ＷＬｃ１、ＷＬｃ２は分断部（分断構造）、ＤＷＬ_１〜ＤＷＬ_６はダミーワード線（ダミー配線構造）、Ｒ１はセル形成領域、Ｒ２ａ，Ｒ２ｂはセル形成領域外の領域、ＲＣはコンタクト領域を示す。

Claims

電気的に書込可能なメモリセルトランジスタが形成されるセル形成領域と、前記セル形成領域の両側に配置された第１および第２の領域とを備えた半導体基板と、
前記セル形成領域内を渡って前記第１および第２の領域に延設され、前記第１の領域に第１の端部および電圧印加用の第１のコンタクト領域が設けられ、前記第２の領域に第２の端部が設けられた第１のワード線構造と、
前記第１のワード線構造と平行に、前記セル形成領域内を渡って前記第１および前記第２の領域に延設され、前記第２の領域に電圧印加用の第２のコンタクト領域および前記第２の端部より前記セル形成領域から離れた位置に配置された第３の端部が設けられ、前記第１の領域に前記第１の端部より前記セル形成領域に近い位置に配置された第４の端部が設けられた第２のワード線構造と、
前記第１のワード線構造とは離間して、前記第２の領域の前記第２の端部と前記第３の端部との間の前記第１のワード線構造の延設方向の延長線上に配置された第１のダミー配線構造と、
前記第２のワード線構造とは離間して、前記第１の領域の前記第１の端部と前記第４の端部との間の前記第２のワード線構造の延設方向の延長線上に配置された第２のダミー配線構造とを備えたことを特徴とする不揮発性半導体記憶装置。
前記第１のコンタクト領域は前記第２のワード線構造の第４の端部より前記セル形成領域から離れた前記第１のワード線構造上に配置され、前記第２のコンタクト領域は前記第１のワード線構造の第２の端部より前記セル形成領域から離れた前記第２のワード線構造上に配置されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。