JP2021034584A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】トランジスタのウェル耐圧劣化を抑制しつつ、素子面積を低減する。
【解決手段】一実施形態の半導体装置は、第１面を含む半導体基板であって、第１面側の第１導電型の第１領域と、第１領域の第１面側において、第１面に沿った第１方向に並ぶ第２導電型の２つの第２領域と、第１領域を囲み、かつ第１領域の第１面における第１導電型不純物の濃度よりも低い第１導電型不純物の濃度を有する第１導電型の第３領域と、を含む第２導電型の半導体基板と、第１領域のうち、２つの第２領域の間の第１部分の上方に設けられる導電体層と、半導体基板の第１面側において、第３領域を囲み、かつ第３領域に接する第１絶縁体層と、を備える。第１領域のうち、第１方向に沿って第１部分と並ぶ第２部分は、第１領域の第１面側において、絶縁体層に挟まれることなく第１方向に沿って延びる。
【選択図】図１

Description

実施形態は、半導体装置及び半導体装置の製造方法に関する。
半導体基板上に形成されるＭＯＳトランジスタが知られている。このＭＯＳトランジスタのような半導体装置においては、ｐ型ＭＯＳトランジスタとｎ型トランジスタとが並んで配置される。
特開２０１７−１３０６０８号公報
トランジスタのウェル耐圧劣化を抑制しつつ、素子面積を低減する。
実施形態の半導体装置は、第１面を含む半導体基板であって、上記第１面側の第１導電型の第１領域と、上記第１領域の上記第１面側において、上記第１面に沿った第１方向に並ぶ第２導電型の２つの第２領域と、上記第１領域を囲み、かつ上記第１領域の上記第１面における第１導電型不純物の濃度よりも低い第１導電型不純物の濃度を有する第１導電型の第３領域と、を含む第２導電型の半導体基板と、上記第１領域のうち、上記２つの第２領域の間の第１部分の上方に設けられる導電体層と、上記半導体基板の上記第１面側において、上記第３領域を囲み、かつ上記第３領域に接する第１絶縁体層と、を備える。上記第１領域のうち、上記第１方向に沿って上記第１部分と並ぶ第２部分は、上記第１領域の上記第１面側において、絶縁体層に挟まれることなく上記第１方向に沿って延びる。
第１実施形態の半導体装置に含まれるｐ型トランジスタを上方から見た平面図。 図１のＩＩ−ＩＩ線に沿ったｐ型トランジスタの断面図。 第１実施形態の半導体装置の製造工程を説明するためのｐ型トランジスタの断面図。 第１実施形態の半導体装置の製造工程を説明するためのｐ型トランジスタの断面図。 第１実施形態の半導体装置の製造工程を説明するためのｐ型トランジスタの断面図。 第１実施形態の半導体装置の製造工程を説明するためのｐ型トランジスタの断面図。 第１実施形態の半導体装置の製造工程を説明するためのｐ型トランジスタの断面図。 第１実施形態の半導体装置の製造工程を説明するためのｐ型トランジスタの断面図。 第１実施形態の半導体装置の製造工程を説明するためのｐ型トランジスタの断面図。 第１実施形態の半導体装置の製造工程を説明するためのｐ型トランジスタの断面図。 第１実施形態の半導体装置の製造工程を説明するためのｐ型トランジスタの断面図。 第２実施形態の半導体装置に含まれるｐ型トランジスタを上方から見た平面図。 図１２のＸＩＩＩ−ＸＩＩＩ線に沿ったｐ型トランジスタの断面図。 第２実施形態の半導体装置の製造工程を説明するためのｐ型トランジスタの断面図。 第３実施形態の半導体装置に含まれるｐ型トランジスタを上方から見た平面図。 図１５のＸＶＩ−ＸＶＩ線に沿ったｐ型トランジスタの断面図。 第３実施形態の半導体装置の製造工程を説明するためのｐ型トランジスタの断面図。 第３実施形態の半導体装置の製造工程を説明するためのｐ型トランジスタの断面図。 第３実施形態の半導体装置の製造工程を説明するためのｐ型トランジスタの断面図。 第４実施形態の半導体装置に含まれるｐ型トランジスタを上方から見た平面図。 図２０のＸＸＩ−ＸＸＩ線に沿ったｐ型トランジスタの断面図。 第４実施形態の半導体装置の製造工程を説明するためのｐ型トランジスタの断面図。 第４実施形態の半導体装置の製造工程を説明するためのｐ型トランジスタの断面図。 第４実施形態の半導体装置の製造工程を説明するためのｐ型トランジスタの断面図。 第４実施形態の半導体装置の製造工程を説明するためのｐ型トランジスタの断面図。 第３実施形態の変形例に係る半導体装置に含まれるｐ型トランジスタを上方から見た平面図。 第４実施形態の変形例に係る半導体装置に含まれるｐ型トランジスタを上方から見た平面図。 各実施形態に係る半導体装置の適用例としての半導体記憶装置を含むメモリシステムの全体構成を示すブロック図。 各実施形態に係る半導体装置の適用例としての半導体記憶装置内のメモリセルアレイの部分を示す回路図。 各実施形態に係る半導体装置の適用例としての半導体記憶装置内のロウデコーダモジュール及びドライバモジュールを示すブロック図。 各実施形態に係る半導体装置の適用例としての半導体記憶装置内のブロックデコーダを示す回路図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
１． 第１実施形態
第１実施形態に係る半導体装置について説明する。
１．１ 構成
まず、第１実施形態に係る半導体装置の構成について説明する。第１実施形態に係る半導体装置は、例えば、半導体基板上に形成される複数のＭＯＳ（Metal Oxide Semiconductor）トランジスタを含む。複数のＭＯＳトランジスタは、互いに異なる導電型のトランジスタ（すなわち、ｎ型トランジスタ及びｐ型トランジスタ）を含み、これらが半導体基板上に配置される。
図１は、第１実施形態に係る半導体装置に含まれるｐ型トランジスタを上方から見た平面図である。なお、以降の図では、半導体基板上の層間絶縁膜等が、適宜省略されて示される。
図１に示すように、半導体装置１は、ｐ型トランジスタ２を含む。ｐ型トランジスタ２は、例えば、半導体基板（例えば、ｐ型半導体基板）のうち、ｐ型のウェル領域（Ｐウェル領域）１０に囲まれた領域上に形成される。Ｐウェル領域１０には、例えば、図示しないｎ型トランジスタが形成される。
ｐ型半導体基板のうちＰウェル領域１０に囲まれた領域は、例えば、素子分離領域として機能する絶縁体層１１によってＰウェル領域１０から電気的に分離される。ｐ型トランジスタ２の領域は、例えば、当該絶縁体層１１の大きさによって規定され得る。
ｐ型半導体基板のうち絶縁体層１１に囲まれた領域内には、周囲をｎ−不純物拡散領域１２に囲まれたｎ型のウェル領域（Ｎウェル領域）１３が形成される。ｎ−不純物拡散領域とは、リン（Ｐ）又はヒ素（Ａｓ）等のｎ型の不純物がＮウェル領域１３よりも低い濃度となるようにイオン注入された領域である。ｎ−不純物拡散領域１２は、絶縁体層１１に接し、図示せぬ周囲のｎ型トランジスタに起因して発生し得るＮウェル領域１３の耐圧劣化を抑制するガードリングとして機能する。
Ｎウェル領域１３内には、Ｎウェル領域１３の一部を囲む素子分離領域として機能する絶縁体層１６が形成されると共に、当該絶縁体層１６の外側にｎ+不純物拡散領域１４が形成される。ｎ+不純物拡散領域１４上には、Ｎウェル領域１３の電位を制御するための導電性のコンタクト１５が形成される。すなわち、ｎ+不純物拡散領域１４は、ｐ型トランジスタ２のバックゲートの電位を制御するための領域として機能する。
絶縁体層１６に囲まれたＮウェル領域１３内には、ｐ+不純物拡散領域１７及び１９が互いに離れて形成される。ｐ＋不純物拡散領域とは、例えば、ボロン（Ｂ）等のｐ型の不純物が、ｎ+不純物拡散領域と同程度の濃度、あるいはｎ−不純物拡散領域よりも高い濃度でイオン注入された領域である。図１の例では、ｐ+不純物拡散領域１７は、ｎ+不純物拡散領域１４とｐ+不純物拡散領域１９との間に形成される。
ｐ+不純物拡散領域１７及び１９はそれぞれ、ｐ型トランジスタ２のソース及びドレイン（又はドレイン及びソース）として機能する。Ｎウェル領域１３のうちのｐ+不純物拡散領域１７及び１９の間の領域は、ｐ型トランジスタ２のチャネル領域として機能する。すなわち、ｐ+不純物拡散領域１９は、チャネル領域と絶縁体層１６Ｂによって、ｐ+不純物拡散領域１７から分離される。
ｐ+不純物拡散領域１７及び１９の間の領域の上方には、図示せぬゲート絶縁膜を介して導電体層２１が形成される。導電体層２１は、ｐ型トランジスタ２のゲートとして機能する。
ｐ+不純物拡散領域１７上には、ｐ型トランジスタ２の第１端の電位を制御するためのコンタクト１８が形成され、ｐ+不純物拡散領域１９上には、ｐ型トランジスタ２の第２端の電位を制御するためのコンタクト２０が形成される。また、導電体層２１上には、ｐ型トランジスタ２のゲートの電位を制御するためのコンタクト２２が形成される。コンタクト２２は、例えば、複数個（図１の例では、２個）形成され得る。
以下の説明では、ｐ型トランジスタ２について、ｐ+不純物拡散領域１９、導電体層２１（又はチャネル領域）、ｐ+不純物拡散領域１７、及びｎ+不純物拡散領域１４が並ぶ方向の距離をｐ型トランジスタ２の「長さ」と呼び、長さ方向と直交する方向の長さをｐ型トランジスタ２の「幅」と呼ぶ。
すなわち、ｐ+不純物拡散領域１９、導電体層２１（又はチャネル領域）、ｐ+不純物拡散領域１７、及びｎ+不純物拡散領域１４は、例えば、この順にｐ型トランジスタ２の長さ方向に沿って並ぶように形成される。
また、Ｎウェル領域１３のうちの長さ方向に沿ってチャネル領域と並ぶ領域は、ｎ+不純物拡散領域１４を含み、かつ絶縁体層によって挟まれることなく長さ方向に沿って延びる。
図２は、上述したｐ型トランジスタ２の長さ方向に延びる直線（図１におけるＩＩ−ＩＩ線）に沿ったｐ型トランジスタ２の断面図である。以下の説明では、ｐ型半導体基板５のうちウェル領域が形成されていない部分からｐ型半導体基板５の表面に向かう方向を「上方」と呼び、その反対方向を「下方」と呼ぶ。また、ｐ型半導体基板５の表面から下方に向かう長さを「深さ」と呼ぶ。
図２に示すように、Ｐウェル領域１０及びＮウェル領域１３は、ｐ型半導体基板５の表面から所定の深さまで形成される。絶縁体層１１の下端は、Ｐウェル領域１０の下端よりも浅い位置に形成され、ｎ−不純物拡散領域１２は、絶縁体層１１の下端より浅い位置まで形成される。絶縁体層１６の下端は、Ｎウェル領域１３の下端よりも浅い位置に形成され、ｎ＋不純物拡散領域１４、並びにｐ＋不純物拡散領域１７及び１９は、絶縁体層１６の下端より浅い位置まで形成される。なお、絶縁体層１１及び１６は、例えば、同等の深さまで形成される。
ゲート絶縁膜２３は、例えば、酸化シリコン（ＳｉＯ２）を含む。ゲート絶縁膜２３の上面上には、導電体層２４及び２５を含む導電体層２１が形成される。導電体層２４は、ゲート絶縁膜２３の上面上に形成され、例えば、ポリシリコンを含む。導電体層２５は、導電体層２４の上面上に形成され、例えば、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、コバルトシリサイド（ＣｏＳｉ）、及びニッケルシリサイド（ＮｉＳｉ）から選択される少なくとも１つの導電体を含む。
導電体層２１の上面上及び側面上にはそれぞれ、絶縁体層２６及び２７が形成される。絶縁体層２６は、例えば、窒化シリコン（ＳｉＮ）を含み、絶縁体層２７は、例えば、酸化シリコン（ＳｉＯ２）を含む。
１．２ 製造方法
第１実施形態に係る半導体装置における、ｐ型トランジスタ２の製造工程の一例について、図３〜図１１を用いて説明する。図３〜図１１のそれぞれは、第１実施形態に係る半導体装置の製造工程における、ｐ型トランジスタ２に対応する構造体を含む断面構造の一例を示す。なお、以下で参照される製造工程の断面図には、ｐ型半導体基板５の表面に鉛直な断面が含まれる。
まず、図３に示すように、ｐ型半導体基板５上に、レジスト材３１が形成される。レジスト材３１のうちＮウェル領域１３が形成される予定の領域上に形成された部分は、例えば、フォトリソグラフィによって除去され、当該領域のｐ型半導体基板５が露出する。そして、露出したｐ型半導体基板５に対してｎ型の不純物が選択的にイオン注入され、Ｎウェル領域１３が形成される。Ｎウェル領域１３が形成された後、レジスト材３１は除去される。
次に、図４に示すように、ｐ型半導体基板５上に、レジスト材３２が形成される。レジスト材３２のうちＰウェル領域１０が形成される予定の領域上に形成された部分は、例えば、フォトリソグラフィによって除去され、当該領域のｐ型半導体基板５が露出する。そして、露出したｐ型半導体基板５に対してｐ型の不純物が選択的にイオン注入され、Ｐウェル領域１０が形成される。Ｐウェル領域１０が形成された後、レジスト材３２は除去される。
次に、図５に示すように、絶縁体層１１及び１６が形成される予定の領域に、それぞれホールＨ＿ＳＴＩ１及びＨ＿ＳＴＩ２が形成される。具体的には、まず、Ｎウェル領域１３及びＰウェル領域１０が形成された後のｐ型半導体基板５上に、ゲート絶縁膜２３、導電体層２４、マスク材３３、及びレジスト材３４が順次積層される。レジスト材３４のうちホールＨ＿ＳＴＩ１及びＨ＿ＳＴＩ２が形成される予定の領域は、例えば、フォトリソグラフィによって除去され、マスク材３３が露出する。その後、形成されたレジスト材３４のパターンを用いた異方性エッチングによって、ホールＨ＿ＳＴＩ１及びＨ＿ＳＴＩ２が形成される。ホールＨ＿ＳＴＩ１及びＨ＿ＳＴＩ２が形成された後、レジスト材３４は除去される。
本工程で形成されるホールＨ＿ＳＴＩ１は、Ｎウェル領域１３の外部においてマスク材３３、導電体層２４、及びゲート絶縁膜２３を貫通し、Ｐウェル領域１０に達する。また、本工程で形成されるホールＨ＿ＳＴＩ２は、Ｎウェル領域１３の内部においてマスク材３３、導電体層２４、及びゲート絶縁膜２３を貫通し、Ｎウェル領域１３に達する。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
次に、図６に示すように、ホールＨ＿ＳＴＩ１及びＨ＿ＳＴＩ２内に絶縁体層を埋め込み、絶縁体層１１及び１６をそれぞれ形成する。具体的には、ホールＨ＿ＳＴＩ１及びＨ＿ＳＴＩ２内を埋め込むように、全面にわたって絶縁体層が形成される。絶縁体層が形成された後の積層体の表面上を、マスク材３３をストップ膜として用いつつ平坦化する。その後、マスク材３３が除去され、絶縁体層１１及び１６が更にエッチバックされる。本工程における平坦化は、例えばＣＭＰ（Chemical Mechanical Polishing）である。
次に、図７に示すように、ｐ型トランジスタ２のチャネル領域が形成される予定の領域上に、ｐ型トランジスタ２のゲートとして機能する予定の積層体（ゲート構造）を形成する。具体的には、絶縁体層１１及び１６がエッチバックされた後の構造体の上面上に、導電体層２４が更に形成されることにより、導電体層２４を厚膜化する。厚膜化された導電体層２４上には、導電体層２５、絶縁体層２６、及びレジスト材３５が順次積層される。レジスト材３５のうちｐ型トランジスタ２のゲート構造が形成される予定の領域以外の部分は、例えば、フォトリソグラフィによって除去され、当該領域の絶縁体層２６が露出する。その後、形成されたレジスト材３５のパターンを用いた異方性エッチングによって当該パターンにおける絶縁体層２６、導電体層２５、及び導電体層２４の部分が除去され、絶縁体層２６、導電体層２５、及び導電体層２４の残りの部分によってゲート構造が形成される。
次に、図８に示すように、全面にわたってｎ型の不純物が選択的にイオン注入され、ｐ型半導体基板５のうちの絶縁体層１１とＮウェル領域１３との間の領域にｎ−不純物拡散領域１２が形成される。これにより、Ｎウェル領域１３と、Ｐウェル領域１０及び絶縁体層１１との間に発生し得る電流のリークパスの形成が、ｎ−不純物拡散領域１２によって抑制される。ｎ−不純物拡散領域１２が形成された後、レジスト材３５は除去される。
なお、本工程において、ｎ型の不純物は、ｎ−不純物拡散領域１２が形成される領域以外の領域に対しても注入され得る。しかしながら、本工程において注入されるｎ型の不純物の量は、ｎ＋不純物拡散領域１４を形成する際に注入されるｎ型の不純物、並びにｐ＋不純物拡散領域１７及び１９を形成する際に注入されるｐ型の不純物に対して無視できる程度に少量である。このため、本工程において注入されるｎ型の不純物は、ｎ−不純物拡散領域１２が形成される領域以外の領域に実質的に影響を与えない。
次に、図９に示すように、ゲート構造の側面上に絶縁体層２７が形成されると共にゲート絶縁膜２３がチャネル領域に対応する部分を除いて除去された後、全面にわたってレジスト材３６が形成される。レジスト材３６のうちｐ＋不純物拡散領域１７及び１９が形成される予定の領域、並びにゲート構造が形成された領域上に形成された部分は、例えば、フォトリソグラフィによって除去され、ゲート絶縁膜２３、並びに絶縁体層２６及び２７が露出する。そして、露出したゲート絶縁膜２３の下方のＮウェル領域１３に対してｐ型の不純物が選択的にイオン注入され、ｐ＋不純物拡散領域１７及び１９が形成される。なお、絶縁体層２６及び２７は、ゲート構造へのイオン注入を抑制する。ｐ＋不純物拡散領域１７及び１９が形成された後、レジスト材３６は除去される。
次に、図１０に示すように、全面にわたってレジスト材３７が形成される。レジスト材３７のうちｎ＋不純物拡散領域１４が形成される予定の領域上に形成された部分は、例えば、フォトリソグラフィによって除去され、Ｎウェル領域１３が露出する。なお、ｎ＋不純物拡散領域１４が形成される予定の領域は、例えば、絶縁体層１６から離れた位置に選択的に設定される。
露出したＮウェル領域１３に対してｎ型の不純物が選択的にイオン注入され、ｎ＋不純物拡散領域１４が形成される。ｎ＋不純物拡散領域１４が形成された後、レジスト材３７は除去される。
次に、図１１に示すように、ｎ＋不純物拡散領域１４、ｐ＋不純物拡散領域１７及び１９、並びに導電体層２５の各々の上面上に、それぞれコンタクト１５、１８及び２０、並びに２２が形成される。その後、層間絶縁膜３８が形成され、ｐ型トランジスタ２の製造が終了する。
１．３ 本実施形態に係る効果
第１実施形態によれば、Ｎウェル領域１３のうち、長さ方向に沿ってチャネル領域と並ぶ部分は、絶縁体層１６等の素子分離領域によって挟まれることなく、長さ方向に沿って延びる。これにより、第１実施形態に係るｐ型トランジスタ２は、長さ方向に沿って素子分離領域によって挟まれる部分を含む場合よりも、当該素子分離領域及び素子分離領域によって挟まれる部分を省略することにより、長さ方向に沿う素子面積を低減することができる。
補足すると、半導体基板上にｐ型トランジスタとｎ型トランジスタが併設される場合、両者を電気的に分離するために、間に素子分離領域が形成される。しかしながら、ｎ型トランジスタの製造工程に起因して、当該素子分離領域の下方を介してｎ型トランジスタ内のｐ＋不純物拡散領域と、ｐ型トランジスタ内のＮウェル領域とが電気的に接続される経路（リークパス）が形成され、ｐ型トランジスタのＮウェル領域の耐圧特性を劣化させる可能性がある。このような経路の発生を抑制するため、Ｎウェル領域と素子分離領域との間には、当該ｎ−不純物拡散領域が形成される場合がある。
加えて、周囲をｎ−不純物拡散領域によって囲まれる構成を有するｐ型トランジスタは、ｎ−不純物拡散領域の電位とバックゲートの電位との各々を確実に制御するため、ｎ−不純物拡散領域の電位を制御するためのコンタクトと、バックゲートの電位を制御するためのコンタクトと、が長さ方向に沿って個別に形成され得る。更に、バックゲートの電位を制御するためのコンタクトは、Ｎウェル領域のうち、周囲を素子分離領域によって囲まれた部分に形成され得る。
第１実施形態によれば、これら２つのコンタクトが１つのコンタクト１５に統合され、当該コンタクト１５が上面上に設けられるｎ＋不純物拡散領域１４を介して、バックゲート及びｎ−不純物拡散領域１２の電位が同時に制御される。これにより、ｎ＋不純物拡散領域１４を囲む素子分離領域が不要となり、長さ方向に沿って形成される素子の数を減らすことができる。また、上述の通り、コンタクト１５を介してｎ−不純物拡散領域１２の電位についても制御できるため、Ｐウェル領域１０及び絶縁体層１１とＮウェル領域１３との間のリークパス形成を抑制する効果についても引き続き維持することができる。したがって、トランジスタのウェル耐圧特性の劣化を抑制しつつ、素子面積を低減することができる。
２． 第２実施形態
次に、第２実施形態に係る半導体装置について説明する。第１実施形態では、絶縁体層１６とは離れた領域にｎ＋不純物拡散領域１４を選択的に形成するのに対し、第２実施形態では、絶縁体層１６と重複し得る領域に対してｎ＋不純物拡散領域を形成するためのイオン注入を行う点が第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び製造方法については説明を省略し、第１実施形態と異なる構成及び製造方法について主に説明する。
２．１ 構成
図１２は、第２実施形態に係る半導体装置に含まれるｐ型トランジスタを上方から見た平面図であり、第１実施形態における図１に対応する。
図１２に示すように、Ｎウェル領域１３内には、Ｎウェル領域１３の一部を囲む絶縁体層１６が形成されると共に、当該絶縁体層１６の外側にｎ+不純物拡散領域１４Ａが形成される。ｎ+不純物拡散領域１４Ａは、絶縁体層１６に接する。
ｎ+不純物拡散領域１４Ａ上には、Ｎウェル領域１３の電位を制御するためのコンタクト１５が形成される。すなわち、ｎ+不純物拡散領域１４Ａは、ｐ型トランジスタ２のバックゲートの電位を制御するための領域として機能する。
ｐ+不純物拡散領域１９、導電体層２１（又はチャネル領域）、ｐ+不純物拡散領域１７、及びｎ+不純物拡散領域１４Ａは、例えば、この順にｐ型トランジスタ２の長さ方向に沿って直線状に並ぶように形成される。
図１３は、上述したｐ型トランジスタ２の長さ方向に延びる直線（図１２におけるＸＩＩＩ−ＸＩＩＩ線）に沿ったｐ型トランジスタ２の断面図である。
図１３に示すように、ｎ＋不純物拡散領域１４Ａは、絶縁体層１６の下端より浅い位置まで形成され、絶縁体層１６のうちｐ型半導体基板５の表面に形成された部分の下方に形成された部分を含む。
２．２ 製造方法
第２実施形態に係る半導体装置における、ｐ型トランジスタ２の製造工程の一例について、図１４を用いて説明する。図１４は、第２実施形態に係る半導体装置の製造工程における、ｐ型トランジスタ２に対応する構造体を含む断面構造の一例を示し、第１実施形態における図１０に対応する。
まず、第１実施形態における図３〜図９に示した工程と同様の工程により、ｐ型半導体基板５内に、Ｎウェル領域１３、Ｐウェル領域１０、絶縁体層１１及び１６、ｐ型トランジスタ２のゲート構造、ｎ−不純物拡散領域１２、並びにｐ＋不純物拡散領域１７及び１９が形成される。
次に、図１４に示すように、全面にわたってレジスト材３７Ａが形成される。レジスト材３７Ａのうちｎ＋不純物拡散領域１４Ａが形成される予定の領域を含む領域上に形成された部分は、例えば、フォトリソグラフィによって除去される。なお、ｎ＋不純物拡散領域１４Ａが形成される予定の領域を含む領域の部分は、例えば、絶縁体層１６と重複してもよい。このため、レジスト材３７Ａがフォトリソグラフィによって除去されることにより、Ｎウェル領域１３及び絶縁体層１６の一部が露出し得る。
露出したＮウェル領域１３に対してｎ型の不純物が選択的にイオン注入され、ｎ＋不純物拡散領域１４Ａが形成される。この際、露出している絶縁体層１６の一部についてもイオンが注入されるが、絶縁体層１６内に注入されたｎ型の不純物は、活性化しないため無視することができる。ｎ＋不純物拡散領域１４Ａが形成された後、レジスト材３７Ａは除去される。
次に、第１実施形態における図１１に示した工程と同様の工程により、ｎ＋不純物拡散領域１４Ａ、ｐ＋不純物拡散領域１７及び１９、並びに導電体層２５の各々の上面上に、それぞれコンタクト１５、１８及び２０、並びに２２が形成される。その後、層間絶縁膜３８が形成され、ｐ型トランジスタ２の製造が終了する。
２．３ 本実施形態に係る効果
第２実施形態によれば、フォトリソグラフィによって、ｎ＋不純物拡散領域１４Ａが形成される予定のＮウェル領域１３に加えて、絶縁体層１６の一部を含む領域が露出する。これにより、ｎ＋不純物拡散領域１４Ａの面積を最低限確保しつつ、フォトリソグラフィによってＮウェル領域１３が必要以上に露出することを抑制できる。このため、ｎ＋不純物拡散領域１４Ａの面積を最低限の大きさに抑制することができ、ｐ＋不純物拡散領域１７からｎ−不純物拡散領域１２までのｎ＋不純物拡散領域１４Ａを介する距離の増加を抑制できる。すなわち、長さ方向に沿ったｐ型トランジスタ２の素子面積の増加を抑制できる。
３． 第３実施形態
次に、第３実施形態に係る半導体装置について説明する。第１実施形態では、ｎ＋不純物拡散領域１４とｐ＋不純物拡散領域１７とが、間に絶縁体層１６が形成されることによって、互いに分離される場合について説明した。これに対して、第３実施形態では、ｎ＋不純物拡散領域と、２つのｐ＋不純物拡散領域のうちの一方との間が、素子分離領域によって互いに分離されない場合について説明する。以下の説明では、第１実施形態と同等の構成及び製造方法については説明を省略し、第１実施形態と異なる構成及び製造方法について主に説明する。
３．１ 構成
図１５は、第３実施形態に係る半導体装置に含まれるｐ型トランジスタを上方から見た平面図であり、第１実施形態における図１に対応する。
図１５に示すように、Ｎウェル領域１３内には、Ｕ字状の絶縁体層１６Ｂが形成される。Ｕ字状の絶縁体層１６Ｂのうち対向する２辺は、ｐ型トランジスタ２の長さ方向に沿って延びる。当該絶縁体層１６Ｂの開口部分（すなわち、絶縁体層１６Ｂの両端を結ぶ領域）にｎ+不純物拡散領域１４Ｂが形成される。ｎ+不純物拡散領域１４Ｂ上には、Ｎウェル領域１３の電位を制御するためのコンタクト１５が形成される。すなわち、ｎ+不純物拡散領域１４Ｂは、ｐ型トランジスタ２のバックゲートの電位を制御するための領域として機能する。
Ｕ字状の絶縁体層１６Ｂのうち対向する２辺に挟まれるＮウェル領域１３内には、ｐ+不純物拡散領域１７及び１９が互いに離れて形成される。すなわち、ｐ+不純物拡散領域１９は、チャネル領域と絶縁体層１６Ｂによって、ｐ+不純物拡散領域１７及びｎ+不純物拡散領域１４から分離される。一方、ｐ+不純物拡散領域１７は、Ｎウェル領域１３を介して（絶縁体層１６Ｂを介さずに）ｎ+不純物拡散領域１４Ｂと電気的に接続する。
ｐ+不純物拡散領域１７及び１９はそれぞれ、ｐ型トランジスタ２のソース及びドレインとして機能する。なお、上述の通り、ｎ+不純物拡散領域１４Ｂとｐ+不純物拡散領域１７とは、間には素子分離領域が存在しないため、同電位となる。このため、第３実施形態に係るｐ型トランジスタ２は、ソースとバックゲートとを同電位に設定可能な場合に適用可能な構成を有する。
ｐ+不純物拡散領域１９、導電体層２１（又はチャネル領域）、ｐ+不純物拡散領域１７、及びｎ+不純物拡散領域１４Ｂは、例えば、この順にｐ型トランジスタ２の長さ方向に沿って直線状に並ぶように形成される。
図１６は、上述したｐ型トランジスタ２の長さ方向に延びる直線（図１５におけるＸＶＩ−ＸＶＩ線）に沿ったｐ型トランジスタ２の断面図である。
図１６に示すように、絶縁体層１６Ｂの下端は、Ｎウェル領域１３の下端よりも浅い位置に形成され、ｐ＋不純物拡散領域１７Ｂ及び１９は、絶縁体層１６Ｂの下端より浅い位置まで形成される。なお、絶縁体層１１及び１６Ｂは、例えば、同等の深さまで形成される。
３．２ 製造方法
第３実施形態に係る半導体装置における、ｐ型トランジスタ２の製造工程の一例について、図１７〜図１９を用いて説明する。図１７〜図１９は、第３実施形態に係る半導体装置の製造工程における、ｐ型トランジスタ２に対応する構造体を含む断面構造の一例を示し、それぞれ第１実施形態における図５、図７、及び図１０に対応する。
まず、第１実施形態における図３及び図４に示した工程と同様の工程により、ｐ型半導体基板５内に、Ｎウェル領域１３及びＰウェル領域１０が形成される。
次に、図１７に示すように、絶縁体層１１及び１６Ｂが形成される予定の領域に、それぞれホールＨ＿ＳＴＩ１及びＨ＿ＳＴＩ２Ｂが形成される。具体的には、まず、Ｎウェル領域１３及びＰウェル領域１０が形成された後のｐ型半導体基板５上に、ゲート絶縁膜２３、導電体層２４、マスク材３３、及びレジスト材３４が順次積層される。レジスト材３４のうちホールＨ＿ＳＴＩ１及びＨ＿ＳＴＩ２Ｂが形成される予定の領域は、例えば、フォトリソグラフィによって除去され、マスク材３３が露出する。その後、形成されたレジスト材３４のパターンを用いた異方性エッチングによって、ホールＨ＿ＳＴＩ１及びＨ＿ＳＴＩ２Ｂが形成される。ホールＨ＿ＳＴＩ１及びＨ＿ＳＴＩ２Ｂが形成された後、レジスト材３４は除去される。本工程で形成されるホールＨ＿ＳＴＩ２Ｂは、Ｎウェル領域１３の内部においてマスク材３３、導電体層２４、及びゲート絶縁膜２３を貫通し、Ｎウェル領域１３に達する。
次に、図１８に示すように、第１実施形態における図６に示した工程と同様の工程により、絶縁体層１１及び１６Ｂが形成された後、ｐ型トランジスタ２のチャネル領域が形成される予定の領域上に、ｐ型トランジスタ２のゲートとして機能する予定の積層体を形成する。具体的には、ホールＨ＿ＳＴＩ１及びＨ＿ＳＴＩ２Ｂ内を埋め込むように全面にわたって絶縁体層が形成された後、表面上を平坦化させた後にマスク材３３が除去され、絶縁体層１１及び１６Ｂが更にエッチバックされる。絶縁体層１１及び１６Ｂがエッチバックされた後の構造体の上面上に、ｐ型トランジスタ２のゲート構造を形成する工程は、第１実施形態と同等であるため、説明を省略する。
次に、第１実施形態における図８及び図９に示した工程と同様の工程により、ｎ−不純物拡散領域１２、並びにｐ+不純物拡散領域１７及び１９が形成される。
次に、図１９に示すように、全面にわたってレジスト材３７Ｂが形成される。レジスト材３７Ｂのうちｎ＋不純物拡散領域１４Ｂが形成される予定の領域上に形成された部分は、例えば、フォトリソグラフィによって除去され、対応する部分のＮウェル領域１３が露出する。なお、ｎ＋不純物拡散領域１４Ｂが形成される予定の領域は、ｎ−不純物拡散領域１２とｐ＋不純物拡散領域１７との間に、これらと離れるように設定される。
露出したＮウェル領域１３に対してｎ型の不純物が選択的にイオン注入され、ｎ＋不純物拡散領域１４Ｂが形成される。ｎ＋不純物拡散領域１４Ｂが形成された後、レジスト材３７Ｂは除去される。
次に、第１実施形態における図１１に示した工程と同様の工程により、ｎ＋不純物拡散領域１４Ｂ、ｐ＋不純物拡散領域１７及び１９、並びに導電体層２５の各々の上面上に、それぞれコンタクト１５、１８及び２０、並びに２２が形成される。その後、層間絶縁膜３８が形成され、ｐ型トランジスタ２の製造が終了する。
３．３ 本実施形態に係る効果
第３実施形態によれば、ｎ＋不純物拡散領域１４Ｂは、ｐ＋不純物拡散領域１７との間に素子分離領域を介することなく形成される。これにより、ｎ＋不純物拡散領域１４Ｂとｐ＋不純物拡散領域１７との間に素子分離領域が形成される場合よりも、ｎ＋不純物拡散領域１４Ｂとｐ＋不純物拡散領域１７との間の距離を短縮できる。このため、ｐ型トランジスタ２の長さ方向を短縮することができ、ひいてはｐ型トランジスタ２の素子面積を低減することができる。
なお、絶縁体層１６Ｂは、Ｎウェル領域１３の一部を囲まず、矩形の一辺が開口したＵ字状の形状を有し、ｎ＋不純物拡散領域１４Ｂとｐ＋不純物拡散領域１７との間を電気的に切断しない。このため、第３実施形態に係るｐ型トランジスタ２は、ソースとバックゲートとが同電位に設定可能な場合に適用可能となる。
４． 第４実施形態
次に、第４実施形態に係る半導体装置について説明する。第３実施形態では、ｐ型トランジスタ２において、ドレインは、チャネル領域及び素子分離領域によってソースから分離される場合について説明した。第４実施形態では、ｐ型トランジスタ２において、ドレインは、チャネル領域のみによってソースから分離される場合について説明する。以下の説明では、第１実施形態又は第３実施形態と同等の構成及び製造方法については説明を省略し、第１実施形態又は第３実施形態と異なる構成及び製造方法について主に説明する。
４．１ 構成
図２０は、第４実施形態に係る半導体装置に含まれるｐ型トランジスタを上方から見た平面図であり、第３実施形態における図１５に対応する。
図２０に示すように、Ｎウェル領域１３内には、ｐ＋不純物拡散領域１９及び１７、並びにｎ＋不純物拡散領域１４Ｃが、長さ方向に沿ってこの順に、互いに間隔を空けて並んで形成される。なお、Ｎウェル領域１３内には、素子分離領域が形成されない。このため、第４実施形態におけるｐ型トランジスタ２は、第３実施形態と同様、ソースとバックゲートとが互いに同電位となる。
ｐ+不純物拡散領域１７及び１９の間の領域を含む、ｐ+不純物拡散領域１９を囲む領域の上方には、図示せぬゲート絶縁膜を介して導電体層２１Ｃが形成される。導電体層２１Ｃは、ｐ型トランジスタ２のゲートとして機能する。このため、Ｎウェル領域１３のうち、ｐ+不純物拡散領域１９を囲む領域（上方に導電体層２１Ｃが形成される領域）は、ｐ型トランジスタ２のチャネル領域として機能する。すなわち、ｐ+不純物拡散領域１９は、チャネル領域のみによって、ｐ+不純物拡散領域１７及びｎ＋不純物拡散領域１４Ｃから分離される。
図２１は、上述したｐ型トランジスタ２の長さ方向に延びる直線（図２０におけるＸＸＩ−ＸＸＩ線）に沿ったｐ型トランジスタ２の断面図である。
図２１に示すように、ゲート絶縁膜２３の上面上には、導電体層２４Ｃ及び２５Ｃを含む導電体層２１Ｃが形成される。導電体層２４Ｃはゲート絶縁膜２３の上面上に形成され、導電体層２５Ｃは導電体層２４Ｃの上面上に形成される。
導電体層２１Ｃの上面上及び側面上にはそれぞれ、絶縁体層２６Ｃ及び２７Ｃが形成される。上述の通り、導電体層２１Ｃ及び絶縁体層２６Ｃを含むゲート構造は、ｐ+不純物拡散領域１９を囲むように、リング状に形成される。このため、絶縁体層２７Ｃは、当該リング状のゲート構造の内周面（すなわち、ｐ+不純物拡散領域１９側）、及び外周面（すなわち、ｐ+不純物拡散領域１７側）のいずれにも形成される。
４．２ 製造方法
第４実施形態に係る半導体装置における、ｐ型トランジスタ２の製造工程の一例について、図２２〜図２５を用いて説明する。図２２〜図２５は、第４実施形態に係る半導体装置の製造工程における、ｐ型トランジスタ２に対応する構造体を含む断面構造の一例を示し、それぞれ第１実施形態における図５、図７、図９、及び図１０に対応する。
まず、第１実施形態における図３及び図４に示した工程と同様の工程により、ｐ型半導体基板５内に、Ｎウェル領域１３及びＰウェル領域１０が形成される。
次に、図２２に示すように、絶縁体層１１が形成される予定の領域に、ホールＨ＿ＳＴＩ１が形成される。ホールの形成工程については、ホールＨ＿ＳＴＩ２が形成されない点を除いて第１実施形態と同等であるため、説明を省略する。
次に、図２３に示すように、第１実施形態における図６に示した工程と同様の工程により、絶縁体層１１が形成された後、ｐ型トランジスタ２のチャネル領域が形成される予定の領域上に、ｐ型トランジスタ２のゲートとして機能する予定の積層体（ゲート構造）を形成する。具体的には、ホールＨ＿ＳＴＩ１内を埋め込むように全面にわたって絶縁体層が形成された後、表面上を平坦化させた後にマスク材３３が除去され、絶縁体層１１が更にエッチバックされる。絶縁体層１１がエッチバックされた後の構造体の上面上に、導電体層２４Ｃが更に形成されることにより、導電体層２４Ｃを厚膜化する。厚膜化された導電体層２４Ｃ上には、導電体層２５Ｃ、絶縁体層２６Ｃ、及びレジスト材３５Ｃが順次積層される。レジスト材３５Ｃのうちｐ型トランジスタ２のゲート構造が形成される予定の領域以外の部分は、例えば、フォトリソグラフィによって除去され、当該領域の絶縁体層２６Ｃが露出する。その後、形成されたレジスト材３５Ｃのパターンを用いた異方性エッチングによって当該パターンにおける絶縁体層２６Ｃ、導電体層２５Ｃ、及び導電体層２４Ｃの部分が除去され、絶縁体層２６Ｃ、導電体層２５Ｃ、及び導電体層２４Ｃの残りの部分によってゲート構造が形成される。
次に、第１実施形態における図８に示した工程と同様の工程により、ｎ−不純物拡散領域１２が形成される。
次に、図２４に示すように、ゲート構造の内周面上及び外周面上に絶縁体層２７Ｃが形成されると共にゲート絶縁膜２３がチャネル領域に対応する部分を除いて除去された後、全面にわたってレジスト材３６Ｃが形成される。レジスト材３６Ｃのうちｐ＋不純物拡散領域１７及び１９が形成される予定の領域上、並びにゲート構造が形成された領域上に形成された部分は、例えば、フォトリソグラフィによって除去され、Ｎウェル領域１３、並びに絶縁体層２６Ｃ、及び２７Ｃが露出する。そして、露出したＮウェル領域１３に対してｐ型の不純物が選択的にイオン注入され、ｐ＋不純物拡散領域１７及び１９が形成される。なお、絶縁体層２６Ｃ及び２７Ｃは、ゲート構造へのイオン注入を抑制する。ｐ＋不純物拡散領域１７及び１９が形成された後、レジスト材３６Ｃは除去される。
次に、図２５に示すように、全面にわたってレジスト材３７Ｃが形成される。レジスト材３７Ｃのうちｎ＋不純物拡散領域１４Ｃが形成される予定の領域上に形成された部分は、例えば、フォトリソグラフィによって除去され、対応する部分のＮウェル領域１３が露出する。なお、ｎ＋不純物拡散領域１４Ｃが形成される予定の領域は、ｎ−不純物拡散領域１２とｐ＋不純物拡散領域１７との間に、これらと離れるように設定される。
露出したＮウェル領域１３に対してｎ型の不純物が選択的にイオン注入され、ｎ＋不純物拡散領域１４Ｃが形成される。ｎ＋不純物拡散領域１４Ｃが形成された後、レジスト材３７Ｃは除去される。
次に、第１実施形態における図１１に示した工程と同様の工程により、ｎ＋不純物拡散領域１４Ｃ、ｐ＋不純物拡散領域１７及び１９、並びに導電体層２５Ｃの各々の上面上に、それぞれコンタクト１５、１８及び２０、並びに２２が形成される。その後、層間絶縁膜３８が形成され、ｐ型トランジスタ２の製造が終了する。
４．３ 本実施形態に係る効果
第４実施形態によれば、ｐ＋不純物拡散領域１９は、上方に導電体層２１Ｃが形成される領域によって囲まれる。これにより、ｐ型トランジスタ２は、ドレインがリング状のチャネルに囲まれた構成となり、ｐ＋不純物拡散領域１９のうち、ｐ＋不純物拡散領域１７と対向する部分を除く部分を、素子分離領域で囲むことが不要となる。このため、ｐ＋不純物拡散領域１９に対して幅方向に並ぶ素子分離領域の形成を省略することができ、ｐ型トランジスタ２の素子面積を幅方向に沿って低減することができる。
また、ｎ＋不純物拡散領域１４Ｃは、第３実施形態におけるｎ＋不純物拡散領域１４Ｂと同様、ｐ＋不純物拡散領域１７との間に素子分離領域を介することなく形成される。これにより、ｎ＋不純物拡散領域１４Ｃとｐ＋不純物拡散領域１７との間に素子分離領域が形成される場合よりも、ｎ＋不純物拡散領域１４Ｃとｐ＋不純物拡散領域１７との間の距離を短縮できる。このため、ｐ型トランジスタ２の素子面積を長さ方向に沿って低減することができる。
なお、Ｎウェル領域１３内には、素子分離領域は形成されないため、ｎ＋不純物拡散領域１４Ｃとｐ＋不純物拡散領域１７とは、互いに電気的に切断されない。このため、第４実施形態に係るｐ型トランジスタ２は、第３実施形態と同様、ソースとバックゲートとが同電位に設定可能な場合に適用可能となる。
５． 変形例
なお、上述の第１実施形態乃至第４実施形態（以下、単に「上述の各実施形態」とも呼ぶ）は、種々の変形が可能である。
例えば、上述の第３実施形態では、ｎ＋不純物拡散領域１４Ｂの上面上にコンタクト１５が形成され、ｐ＋不純物拡散領域１７の上面上にコンタクト１８が形成される場合について説明した。また、上述の第４実施形態では、ｎ＋不純物拡散領域１４Ｃの上面上にコンタクト１５が形成され、ｐ＋不純物拡散領域１７の上面上にコンタクト１８が形成される場合について説明した。しかしながら、これに限らず、同電位となる端子が単一のコンタクトと共通接続されていてもよい。
図２６及び図２７はそれぞれ、第３実施形態及び第４実施形態の変形例に係る半導体装置に含まれるｐ型トランジスタを上方から見た場合の平面図である。
図２６に示されるように、ｎ＋不純物拡散領域１４Ｂの上面上及びｐ＋不純物拡散領域１７の上面上の各々に接するように、単一のコンタクト２８が形成され得る。
また、図２７に示されるように、ｎ＋不純物拡散領域１４Ｃの上面上及びｐ＋不純物拡散領域１７の上面上の各々に接するように、単一のコンタクト２９が形成され得る。
以上のように構成することにより、コンタクトの数を１つ減らすことができ、半導体装置１の製造負荷を低減することができる。
６． 適用例
上述の各実施形態に係る半導体装置の適用例について説明する。上述の各実施形態に係る半導体装置は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリ（半導体記憶装置）に適用され得る。
６．１ 半導体記憶装置の構成
図２８は、上述の各実施形態の適用例に係る半導体記憶装置の構成を説明するためのブロック図である。半導体記憶装置１００は、例えばＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２００によって制御される。半導体記憶装置１００とメモリコントローラ２００との間の通信は、例えばＮＡＮＤインタフェース規格をサポートする。
図２８に示すように、半導体記憶装置１００は、例えばメモリセルアレイ１１０、コマンドレジスタ１２０、アドレスレジスタ１３０、シーケンサ１４０、ドライバモジュール１５０、ロウデコーダモジュール１６０、並びにセンスアンプモジュール１７０を備える。
メモリセルアレイ１１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられる。メモリセルアレイ１１０の詳細な構成については後述する。
コマンドレジスタ１２０は、半導体記憶装置１００がメモリコントローラ２００から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１４０に読み出し動作、書き込み動作、消去動作等を実行させる命令を含む。
アドレスレジスタ１３０は、半導体記憶装置１００がメモリコントローラ２００から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１４０は、半導体記憶装置１００全体の動作を制御する。例えば、シーケンサ１４０は、コマンドレジスタ１２０に保持されたコマンドＣＭＤに基づいてドライバモジュール１５０、ロウデコーダモジュール１６０、及びセンスアンプモジュール１７０等を制御して、読出し動作、書込み動作、消去動作等を実行する。
ドライバモジュール１５０は、読出し動作、書込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１５０は、例えばアドレスレジスタ１３０に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１６０は、アドレスレジスタ１３０に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１６０は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１７０は、書込み動作において、メモリコントローラ２００から受信した書込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１７０は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読出しデータＤＡＴとしてメモリコントローラ２００に転送する。
以上で説明した半導体記憶装置１００及びメモリコントローラ２００は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
６．２ メモリセルアレイの構成
図２９は、上述の各実施形態の適用例に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図である。図２９は、メモリセルアレイ１１０に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫを示す。
図２９に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
なお、上述の各実施形態の適用例に係る半導体記憶装置１００が備えるメモリセルアレイ１１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
６．３ ロウデコーダモジュール及びドライバモジュールの構成
図３０は、上述の各実施形態の適用例に係る半導体記憶装置のロウデコーダモジュール及びドライバモジュールの構成を説明するためのブロック図である。
図３０に示すように、ロウデコーダモジュール１６０は、複数の転送スイッチ群１６１（１６１＿０、１６１＿１、…）、及び複数のブロックデコーダ１６２（１６２＿０、１６２＿１、…）を含む。
１つの転送スイッチ群１６１及び１つのブロックデコーダ１６２は、例えば、１つのブロックＢＬＫに割当てられる。図３０の例では、転送スイッチ群１６１＿０及びブロックデコーダ１６２＿０はブロックＢＬＫ０に割当てられ、転送スイッチ群１６１＿１及びブロックデコーダ１６２＿１はブロックＢＬＫ１に割当てられる。以下の説明では、書込み、読出し、及び消去の対象となるブロックＢＬＫを「選択ブロックＢＬＫ」と言い、選択ブロックＢＬＫ以外のブロックＢＬＫを「非選択ブロックＢＬＫ」と言う。
転送スイッチ群１６１は、例えば、１３個の転送トランジスタＴＴｒ（ＴＴｒ０〜ＴＴｒ１２）を含む。
転送トランジスタＴＴｒ０〜ＴＴｒ７はそれぞれ、ドライバモジュール１５０から配線ＣＧ（ＣＧ０〜ＣＧ７）に供給された電圧を、選択ブロックＢＬＫのワード線ＷＬ０〜ＷＬ７に転送する。転送トランジスタＴＴｒ０〜ＴＴｒ７はそれぞれ、対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬ７に接続された第１端と、配線ＣＧ０〜ＣＧ７に接続された第２端と、を含む。
転送トランジスタＴＴｒ８〜ＴＴｒ１１はそれぞれ、ドライバモジュール１５０から配線ＳＧＤＬ（ＳＧＤＬ０〜ＳＧＤＬ３）に供給された電圧を、選択ブロックＢＬＫの選択ゲート線ＳＧＤ０〜ＳＧＤ３に転送する。転送トランジスタはそれぞれ、対応するブロックＢＬＫの選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続された第１端と、配線ＳＧＤＬ０〜ＳＧＤＬ３に接続された第２端と、を含む。
転送トランジスタＴＴｒ１２は、ドライバモジュール１５０から配線ＳＧＳＬに供給された電圧を、選択ブロックＢＬＫの選択ゲート線ＳＧＳに転送する。転送トランジスタＴＴｒ１２は、対応するブロックＢＬＫの選択ゲート線ＳＧＳに接続された第１端と、配線ＳＧＳＬに接続された第２端と、を含む。
なお、転送スイッチ群１６１＿０内の転送トランジスタＴＴｒ０〜ＴＴｒ１２の各々のゲートは、ノードＢＬＫＳＥＬ＿０を介して対応するブロックデコーダ１６２＿０に共通に接続され、転送スイッチ群１６１＿１内の転送トランジスタＴＴｒ０〜ＴＴｒ１２の各々のゲートは、ノードＢＬＫＳＥＬ＿１を介して対応するブロックデコーダ１６２＿１に共通に接続される。このように、同一の転送スイッチ群１６１内の転送トランジスタＴＴｒ０〜ＴＴｒ１２の各々のゲートは、同一のノードＢＬＫＳＥＬを介して対応するブロックデコーダ１６２に共通接続される。
ブロックデコーダ１６２は、データの書込み、読出し、及び消去の際に、アドレスレジスタ１３０から受信したブロックアドレス信号をデコードする。ブロックデコーダ１６２は、デコードの結果、当該ブロックデコーダ１６２に対応するブロックＢＬＫが選択ブロックＢＬＫであると判定した場合、“Ｈ”レベルの信号を対応するノードＢＬＫＳＥＬに出力する。また、ブロックデコーダ１６２は、対応するブロックＢＬＫが選択ブロックＢＬＫでないと判定した場合、“Ｌ”レベルの信号を対応するノードＢＬＫＳＥＬに出力する。ノードＢＬＫＳＥＬに出力される信号は、転送トランジスタＴＴｒ０〜ＴＴｒ１２を、“Ｈ”レベルでオン状態とし、“Ｌ”レベルでオフ状態とする。
以上のように構成することにより、例えば、選択ブロックＢＬＫに対応する転送スイッチ群１６１では、転送トランジスタＴＴｒ０〜ＴＴｒ１２は、オン状態となることができる。これにより、ワード線ＷＬ０〜ＷＬ７はそれぞれ配線ＣＧ０〜ＣＧ７に接続され、選択ゲート線ＳＧＤ０〜ＳＧＤ３はそれぞれ配線ＳＧＤＬ０〜ＳＧＤＬ３に接続され、選択ゲート線ＳＧＳは配線ＳＧＳＬに接続される。
また、非選択ブロックＢＬＫに対応する転送スイッチ群１６１では、転送トランジスタＴＴｒ０〜ＴＴｒ１２は、オフ状態となることができる。これにより、ワード線ＷＬは配線ＣＧから電気的に切断され、選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ、配線ＳＧＤＬ及びＳＧＳＬから電気的に切断される。
ドライバモジュール１５０は、アドレスレジスタ１３０から受信したアドレスＡＤＤにしたがって、配線ＣＧ、ＳＧＤＬ、及びＳＧＳＬに電圧を供給する。配線ＣＧ、ＳＧＤＬ、及びＳＧＳＬは、ドライバモジュール１５０から供給された各種電圧を、転送スイッチ群１６１＿０、１６１＿１、…の各々に対して転送する。つまり、ドライバモジュール１５０から供給される電圧は、選択ブロックＢＬＫに対応する転送スイッチ群１６１内の転送トランジスタＴＴｒ０〜ＴＴｒ１２を介して、選択ブロックＢＬＫ内のワード線ＷＬ、選択ゲート線ＳＧＤ及びＳＧＳに転送される。
６．４ ブロックデコーダの構成
図３１は、上述の各実施形態の適用例に係る半導体記憶装置のブロックデコーダの構成を説明するための回路図である。
図３１に示すように、ブロックデコーダ１６２は、論理回路ＬＣ、論理積回路ＡＮＤ、インバータＩＮＶ１及びＩＮＶ２、ｎ型トランジスタＴｒ１、Ｔｒ２、及びＴｒ３、並びにｐ型トランジスタＴｒ４を含む。ｎ型トランジスタＴｒ２及びＴｒ３、並びにｐ型トランジスタＴｒ４は、ｎ型トランジスタＴｒ１に対してゲート絶縁膜が厚い高耐圧のトランジスタである。ｐ型トランジスタＴｒ４には、例えば、上述の各実施形態に係る半導体装置に含まれるｐ型トランジスタ２を適用することができる。
論理回路ＬＣは、アドレスレジスタ１３０から入力されたブロックアドレス信号ＢＡに基づき、出力信号を出力する。論理回路ＬＣは、ブロックアドレス信号ＢＡがヒットするブロックデコーダ１６２においては、全ての出力信号が“Ｈ”レベルとなり、ヒットしないブロックデコーダ１６２においては、いずれかの出力信号が“Ｌ”レベルとなる。
論理積回路ＡＮＤは、論理回路ＬＣの出力端に接続された入力端と、インバータＩＮＶ１の入力端に接続された出力端と、を含み、論理回路ＬＣからの出力信号の論理積結果を当該出力端に出力する。インバータＩＮＶ１は、ノードＮ１に接続された出力端を含み、論理積回路ＡＮＤから受けた信号の反転信号をノードＮ１に出力する。インバータＩＮＶ２は、ノードＮ１に接続された入力端と、ｎ型トランジスタＴｒ１の第１端に接続された出力端と、を含む。インバータＩＮＶ２は、インバータＩＮＶ１から受けた信号の反転信号（すなわち、論理積回路ＡＮＤから出力された信号）をｎ型トランジスタＴｒ１の第１端に出力する。なお、論理回路ＬＣ、論理積回路ＡＮＤ、並びにインバータＩＮＶ１及びＩＮＶ２は、電源電圧ＶＤＤにより駆動される。
ｎ型トランジスタＴｒ１は、ｎ型トランジスタＴｒ２の第１端に接続された第２端と、電源電圧ＶＤＤが供給されるゲートと、を含む。ｎ型トランジスタＴｒ２は、ノードＢＬＫＳＥＬに接続された第２端と、電源電圧ＶＤＤが供給されるゲートと、を含む。ｎ型トランジスタＴｒ１及びＴｒ２は、電源電圧ＶＤＤによってオン状態となり得る。
ｎ型トランジスタＴｒ３は、ノードＶＲＤＥＣに接続された第１端と、ｐ型トランジスタＴｒ４の第１端に接続された第２端と、ノードＢＬＫＳＥＬに接続されたゲートと、を含む。ノードＶＲＤＥＣに供給される電圧は、例えば、図３０において示した転送スイッチ群１６１が配線ＣＧ等の電圧をクランプすることなくワード線ＷＬ等に転送可能な程度の高電圧である。ｐ型トランジスタＴｒ４は、ノードＢＬＫＳＥＬに接続された第２端と、ｐ型トランジスタＴｒ４の第１端と共にｎ型トランジスタＴｒ３の第２端に接続されたバックゲートと、ノードＮ１に接続されたゲートと、を含む。
以上のように構成されることにより、ブロックデコーダ１６２は、対応するブロックＢＬＫが選択された場合にはノードＢＬＫＳＥＬに“Ｈ”レベルの信号を出力し、選択されない場合には“Ｌ”レベルの信号を出力することができる。
具体的には、ブロックデコーダ１６２は、論理回路ＬＣにおいてブロックアドレス信号ＢＡがヒットした場合、“Ｌ”レベルの信号をノードＮ１に出力すると共に、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力する。これに伴い、ｐ型トランジスタＴｒ４がオン状態となると共にｎ型トランジスタＴｒ３が弱くオン状態となり、ｎ型トランジスタＴｒ３によってクランプされたノードＶＲＤＥＣの電圧がノードＢＬＫＳＥＬに転送され、ノードＢＬＫＳＥＬの電圧が上昇する。ｎ型トランジスタＴｒ３は、上昇したノードＢＬＫＳＥＬの電圧によってより強いオン状態となり、ノードＢＬＫＳＥＬにより高い電圧を転送可能となる。上述の動作を繰り返すことにより、ノードＢＬＫＳＥＬは、ノードＶＲＤＥＣに供給される電圧までレベルシフトされる。
また、ブロックデコーダ１６２は、論理回路ＬＣにおいてブロックアドレス信号ＢＡがヒットしない場合、“Ｈ”レベルの信号をノードＮ１に出力すると共に、“Ｌ”レベルの信号をノードＢＬＫＳＥＬに出力する。これに伴い、ｎ型トランジスタＴｒ３及びｐ型トランジスタＴｒ４はオフ状態となり、ノードＢＬＫＳＥＬに供給される電圧によって転送スイッチ群１６１は配線ＣＧ等とワード線ＷＬ等との間を電気的に切断する。
６．５ 適用例に係る効果
ブロックデコーダ１６２では、ノードＢＬＫＳＥＬに高電圧を転送するため、ｎ型トランジスタＴｒ２及びＴｒ３、並びにｐ型トランジスタＴｒ４は、ｎ型トランジスタＴｒ１よりも高耐圧に設計され、これらが互いに隣り合って基板上に形成される。このような場合、上述の通り、ｎ型トランジスタＴｒ２及びＴｒ３の製造工程に起因して、ｎ型トランジスタＴｒ２及びＴｒ３と、ｐ型トランジスタＴｒ４との間に形成される素子分離領域の下方を介して、ｎ型トランジスタＴｒ２及びＴｒ３内のｐ＋不純物拡散領域と、ｐ型トランジスタＴｒ４内のＮウェル領域とが電気的に接続される経路が形成される可能性がある。当該経路は、ｐ型トランジスタＴｒ４のＮウェル領域の耐圧特性を劣化させるため、遮断されることが好ましい。
上述の各実施形態のｐ型トランジスタ２をｐ型トランジスタＴｒ４に適用した本適用例によれば、Ｎウェル領域１３は、周囲をｎ−不純物拡散領域１２によって囲まれる。このため、Ｎウェル領域１３と、隣り合うｎ型トランジスタ内のｐ＋不純物拡散領域とが、絶縁体層１１の下方を介して電気的に接続される経路を遮断することができ、Ｎウェル領域１３の耐圧特性の劣化を抑制することができる。また、ｎ−不純物拡散領域１２及びＮウェル領域１３の電圧は、ｎ＋不純物拡散領域１４上に形成されたコンタクト１５を介して一括して制御される。このため、ｎ−不純物拡散領域１２及びＮウェル領域１３の電圧を別々のｎ＋不純物拡散領域を介して制御する場合よりも、長さ方向に沿って形成される素子分離領域を省略できる。したがって、Ｎウェル領域１３の耐圧特性の劣化を抑制しつつ、ｐ型トランジスタＴｒ４の面積を低減することができる。
また、ｐ型トランジスタＴｒ４は、ソースとバックゲートとがｎ型トランジスタＴｒ３の第２端に共通接続される構成をとるため、本適用例には、第３実施形態及び第４実施形態に係るｐ型トランジスタ２を適用することも可能であるため、第３実施形態及び第４実施形態と同等の素子面積削減効果を奏することができる。
７． その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、２…ｐ型トランジスタ、５…ｐ型半導体基板、１０…Ｐウェル領域、１１，１６，１６Ｂ、２６，２６Ｃ，２７，２７Ｃ…絶縁体層、１２…ｎ−不純物拡散領域、１３…Ｎウェル領域、１４，１４Ａ，１４Ｂ，１４Ｃ…ｎ＋不純物拡散領域、１５，１８，２０，２２，２８，２９…コンタクト、１７，１９…ｐ＋不純物拡散領域、２１，２１Ｃ，２４，２４Ｃ，２５，２５Ｃ…導電体層、２３…ゲート絶縁膜、３１，３２，３４，３５，３６，３６Ｃ，３７，３７Ａ，３７Ｂ，３７Ｃ…レジスト材、３３…マスク材、３８…層間絶縁膜、１００…半導体記憶装置、１１０…メモリセルアレイ、１２０…コマンドレジスタ、１３０…アドレスレジスタ、１４０…シーケンサ、１５０…ドライバモジュール、１６０…ロウデコーダモジュール、１６１…転送スイッチ群、１６２…ブロックデコーダ、１７０…センスアンプモジュール、２００…メモリコントローラ、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…選択ゲート線。

Claims (19)

  1. 第１面を含む半導体基板であって、
    前記第１面側の第１導電型の第１領域と、
    前記第１領域の前記第１面側において、前記第１面に沿って第１方向に並ぶ第２導電型の２つの第２領域と、
    前記第１領域を囲み、かつ前記第１領域の前記第１面における第１導電型不純物の濃度よりも低い第１導電型不純物の濃度を有する第１導電型の第３領域と、
    を含む第２導電型の半導体基板と、
    前記第１領域のうち、前記２つの第２領域の間の第１部分の上方に設けられる導電体層と、
    前記半導体基板の前記第１面側において、前記第３領域を囲み、かつ前記第３領域に接する第１絶縁体層と、
    を備え、
    前記第１領域のうち、前記第１方向に沿って前記第１部分と並ぶ第２部分は、前記第１面側において、絶縁体層に挟まれることなく前記第１方向に沿って延びる、
    半導体装置。
  2. 前記半導体基板は、前記第１領域の前記第２部分の前記第１面側において、前記第１領域の前記第１面における第１導電型不純物の濃度よりも高い第１導電型不純物の濃度を有する第１導電型の第４領域を更に含み、
    前記第４領域に接するコンタクトを更に備えた、
    請求項１記載の半導体装置。
  3. 前記第１面側において、前記第１部分及び前記２つの第２領域と前記第４領域との間に設けられて前記第１部分及び前記２つの第２領域を囲む第２絶縁体層を更に備えた、
    請求項２記載の半導体装置。
  4. 前記第４領域は、前記第２絶縁体層から離れている、
    請求項３記載の半導体装置。
  5. 前記第４領域は、前記第２絶縁体層に接する、
    請求項３記載の半導体装置。
  6. 前記第１面側において、前記２つの第２領域のうちの一方は、前記第２部分と接する、
    請求項２記載の半導体装置。
  7. 前記第１面側において、前記第１部分と共に前記２つの第２領域のうちの他方を囲む第２絶縁体層を更に備える、
    請求項６記載の半導体装置。
  8. 前記導電体層は、前記第１領域のうち、前記第１部分を含む、前記２つの第２領域のうちの他方を囲む第３部分の上方に設けられる、
    請求項６記載の半導体装置。
  9. 前記コンタクトは、前記２つの第２領域のうちの一方の上面上に更に接する、
    請求項６記載の半導体装置。
  10. 前記半導体基板上に設けられ、前記第１領域、前記２つの第２領域、前記第３領域、前記導電体層、及び前記第１絶縁体層を含む第２導電型の第１トランジスタと、
    前記半導体基板上に設けられ、各々が第１導電型の第２トランジスタ及び第３トランジスタと、
    を備え、
    前記第１トランジスタは、前記第２トランジスタの第１端及び前記第３トランジスタのゲートに電気的に接続された第１端と、前記第３トランジスタの第１端に電気的に接続された第２端及びバックゲートと、を含む、
    請求項６記載の半導体装置。
  11. 第１面を含む半導体基板の前記第１面側に第１導電型の第１領域を形成することと、
    前記半導体基板の前記第１面側において、前記第１領域を囲む第１絶縁体層を形成することと、
    前記第１領域の第１部分の上方に導電体層を形成することと、
    前記半導体基板の前記第１面側において、前記第１領域と前記第１絶縁体層との間で前記第１絶縁体層に接して前記第１領域を囲み、かつ前記第１領域の前記第１面における第１導電型不純物の濃度よりも低い第１導電型不純物の濃度を有する第１導電型の第３領域を形成することと、
    前記第１領域の前記第１面側において、前記第１部分を第１方向に沿って挟む第２導電型の２つの第２領域を形成することと、
    を備え、
    前記第１領域のうち、前記第１方向に沿って前記第１部分と並ぶ第２部分は、前記第１領域の前記第１面側において、絶縁体層に挟まれることなく前記第１方向に沿って延びる、
    半導体装置の製造方法。
  12. 前記第１領域の前記第２部分の前記第１面側において、前記第１領域の前記第１面における第１導電型不純物の濃度よりも高い第１導電型不純物の濃度を有する第１導電型の第４領域を形成することと、
    前記第４領域に接するコンタクトを形成することと、
    を更に備えた、
    請求項１１記載の製造方法。
  13. 前記第１絶縁体層を形成することは、前記第１絶縁体層を形成すると共に、前記第１領域の前記第１面側において、前記第１部分及び前記２つの第２領域が形成される部分を囲む第２絶縁体層を更に形成することを含む、
    請求項１２記載の製造方法。
  14. 前記第４領域は、前記第２絶縁体層から離れている、
    請求項１３記載の製造方法。
  15. 前記第４領域は、前記第２絶縁体層に接する、
    請求項１３記載の製造方法。
  16. 前記第１面側において、前記２つの第２領域のうちの一方は、前記第２部分と接する、
    請求項１２記載の製造方法。
  17. 前記第１絶縁体層を形成することは、前記第１絶縁体層を形成すると共に、前記第１領域の前記第１面側において、前記第１部分と共に前記２つの第２領域のうちの他方を囲む第２絶縁体層を更に形成することを含む、
    請求項１６記載の製造方法。
  18. 前記導電体層を形成することは、前記第１部分を含む、前記２つの第２領域のうちの他方を囲む第３部分の上方に前記導電体層を形成することを含む、
    請求項１６記載の製造方法。
  19. 前記コンタクトは、前記２つの第２領域のうちの一方の上面上に更に接する、
    請求項１６記載の製造方法。
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