TW202109883A - 半導體裝置及半導體裝置之製造方法 - Google Patents

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Abstract

實施形態提供一種能夠抑制電晶體之阱耐壓劣化且減少元件面積之半導體裝置及半導體裝置之製造方法。  一實施形態之半導體裝置具備：第2導電型之半導體基板，其係包含第1面之半導體基板，且包含第1面側之第1導電型之第1區域、於第1區域之第1面側沿著第1面排列於第1方向之第2導電型之2個第2區域、及包圍第1區域且具有低於第1區域之第1面中之第1導電型雜質之濃度的第1導電型雜質之濃度之第1導電型之第3區域；導電體層，其設置於第1區域中2個第2區域之間之第1部分之上方；以及第1絕緣體層，其於半導體基板之第1面側，包圍第3區域且與第3區域相接。第1區域中沿著第1方向而與第1部分排列之第2部分於第1區域之第1面側未由絕緣體層夾著，而沿著第1方向延伸。

Description

半導體裝置及半導體裝置之製造方法
實施形態係關於一種半導體裝置及半導體裝置之製造方法。
已知有形成於半導體基板上之MOS(metal oxide semiconductor，金屬氧化物半導體)電晶體。於如該MOS電晶體般之半導體裝置中，將p型MOS電晶體與n型電晶體排列配置。
實施形態提供一種能夠抑制電晶體之阱耐壓劣化且減少元件面積之半導體裝置及半導體裝置之製造方法。
實施形態之半導體裝置具備：第2導電型之半導體基板，其係包含第1面之半導體基板，且包含上述第1面側之第1導電型之第1區域、於上述第1區域之上述第1面側沿著上述第1面排列於第1方向之第2導電型之2個第2區域、及包圍上述第1區域且具有低於上述第1區域之上述第1面中之第1導電型雜質之濃度的第1導電型雜質之濃度之第1導電型之第3區域；導電體層，其設置於上述第1區域中上述2個第2區域之間之第1部分之上方；以及第1絕緣體層，其於上述半導體基板之上述第1面側，包圍上述第3區域且與上述第3區域相接。上述第1區域中沿著上述第1方向而與上述第1部分排列之第2部分於上述第1面側未由絕緣體層夾著，而沿著上述第1方向延伸。
以下，參考圖式對實施形態進行說明。各實施形態例示了用以使發明之技術性思想具體化之裝置或方法。圖式係模式性或概念性之圖，各圖式之尺寸及較率等未必與實物相同。本發明之技術思想並非由構成要素之形狀、構造、配置等來特定。
再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號。構成參考符號之字元之後之數字係藉由包含相同字元之參考符號來參考，且用以區分具有相同構成之要素彼此。於無需將由包含相同字元之參考符號表示之要素相互加以區分之情形時，該等要素分別藉由僅包含字元之參考符號來參考。
1. 第1實施形態
對第1實施形態之半導體裝置進行說明。
1.1構成
首先，對第1實施形態之半導體裝置之構成進行說明。第1實施形態之半導體裝置例如包含形成於半導體基板上之複數個MOS(Metal Oxide Semiconductor)電晶體。複數個MOS電晶體包含互不相同之導電型之電晶體(即，n型電晶體及p型電晶體)，該等電晶體配置於半導體基板上。
圖1係自上方觀察第1實施形態之半導體裝置中所包含之p型電晶體之俯視圖。再者，於以下之圖中，適當省略了半導體基板上之層間絕緣膜等。
如圖1所示，半導體裝置1包含p型電晶體2。p型電晶體2例如形成於半導體基板(例如，p型半導體基板)中由p型之阱區域(P阱區域)10包圍之區域上。於P阱區域10，例如形成未圖示之n型電晶體。
p型半導體基板中由P阱區域10包圍之區域例如利用作為元件分離區域發揮功能之絕緣體層11而與P阱區域10電分離。p型電晶體2之區域例如可由該絕緣體層11之大小來規定。
於p型半導體基板中由絕緣體層11包圍之區域內，形成周圍由n- 雜質擴散區域12包圍之n型阱區域(N阱區域)13。所謂n- 雜質擴散區域，係指磷(P)或砷(As)等n型雜質以成為低於N阱區域13之濃度之方式離子注入之區域。n- 雜質擴散區域12與絕緣體層11相接，作為保護環(guard ring)發揮功能，該保護環抑制可由未圖示之周圍之n型電晶體引起而產生之N阱區域13之耐壓劣化。
於N阱區域13內，形成作為包圍N阱區域13之一部分之元件分離區域發揮功能之絕緣體層16，並且於該絕緣體層16之外側形成n+ 雜質擴散區域14。於n+ 雜質擴散區域14上，形成用以控制N阱區域13之電位之導電性之觸點15。即，n+ 雜質擴散區域14作為用以控制p型電晶體2之背閘極之電位之區域發揮功能。
於由絕緣體層16包圍之N阱區域13內，p+ 雜質擴散區域17及19相互分離地形成。所謂p＋ 雜質擴散區域，例如，係指硼(B)等p型之雜質以與n+ 雜質擴散區域相同程度之濃度或者高於n- 雜質擴散區域之濃度離子注入之區域。於圖1之例中，p+ 雜質擴散區域17形成於n+ 雜質擴散區域14與p+ 雜質擴散區域19之間。
p+ 雜質擴散區域17及19分別作為p型電晶體2之源極及汲極(或汲極及源極)發揮功能。N阱區域13中之p+ 雜質擴散區域17及19之間之區域作為p型電晶體2之通道區域發揮功能。即，p+ 雜質擴散區域19利用通道區域及絕緣體層16B而與p+ 雜質擴散區域17分離。
於p+ 雜質擴散區域17及19之間之區域之上方，隔著未圖示之閘極絕緣膜而形成導電體層21。導電體層21作為p型電晶體2之閘極發揮功能。
於p+ 雜質擴散區域17上，形成用以控制p型電晶體2之第1端之電位之觸點18，於p+ 雜質擴散區域19上，形成用以控制p型電晶體2之第2端之電位之觸點20。又，於導電體層21上，形成用以控制p型電晶體2之閘極之電位之觸點22。觸點22例如可形成複數個(於圖1之例中為2個)。
於以下之說明中，關於p型電晶體2，將p+ 雜質擴散區域19、導電體層21(或通道區域)、p+ 雜質擴散區域17、及n+ 雜質擴散區域14排列之方向之距離稱為p型電晶體2之「長度」，將與長度方向正交之方向之長度稱為p型電晶體2之「寬度」。
即，p+ 雜質擴散區域19、導電體層21(或通道區域)、p+ 雜質擴散區域17、及n+ 雜質擴散區域14例如形成為依序沿著p型電晶體2之長度方向排列。
又，N阱區域13中之沿著長度方向而與通道區域排列之區域包含n+ 雜質擴散區域14，且未由絕緣體層夾著而沿著長度方向延伸。
圖2係表示沿著於上述p型電晶體2之長度方向延伸之直線(圖1中之II-II線)之p型電晶體2之剖視圖。於以下之說明中，將自p型半導體基板5中未形成阱區域之部分朝向p型半導體基板5之表面之方向稱為「上方」，將其相反方向稱為「下方」。又，將自p型半導體基板5之表面朝向下方之長度稱為「深度」。
如圖2所示，P阱區域10及N阱區域13自p型半導體基板5之表面形成至規定之深度為止。絕緣體層11之下端形成於較P阱區域10之下端淺之位置，n- 雜質擴散區域12形成至較絕緣體層11之下端淺之位置為止。絕緣體層16之下端形成於較N阱區域13之下端淺之位置，n＋ 雜質擴散區域14、以及p＋ 雜質擴散區域17及19形成至較絕緣體層16之下端淺之位置為止。再者，絕緣體層11及16例如形成至同等之深度為止。
閘極絕緣膜23例如包含氧化矽(SiO2 )。於閘極絕緣膜23之上表面上，形成包含導電體層24及25之導電體層21。導電體層24形成於閘極絕緣膜23之上表面上，例如，包含多晶矽。導電體層25形成於導電體層24之上表面上，例如，包含選自鎢(W)、矽化鎢(WSi)、矽化鈷(CoSi)、及矽化鎳(NiSi)中之至少1個導電體。
於導電體層21之上表面上及側面上分別形成絕緣體層26及27。絕緣體層26例如包含氮化矽(SiN)，絕緣體層27例如包含氧化矽(SiO2 )。
1.2製造方法
使用圖3～圖11對第1實施形態之半導體裝置中之p型電晶體2之製造工序之一例進行說明。圖3～圖11分別表示第1實施形態之半導體裝置之製造工序中之包含與p型電晶體2對應之構造體之剖面構造之一例。再者，於以下所參考之製造工序之剖視圖中，包含與p型半導體基板5之表面鉛垂之剖面。
首先，如圖3所示，於p型半導體基板5上形成抗蝕劑材31。抗蝕劑材31中形成N阱區域13之預定之區域上所形成之部分例如利用光微影法而去除，該區域之p型半導體基板5露出。而且，對所露出之p型半導體基板5選擇性地離子注入n型雜質，形成N阱區域13。於形成N阱區域13之後，將抗蝕劑材31去除。
接下來，如圖4所示，於p型半導體基板5上形成抗蝕劑材32。抗蝕劑材32中形成P阱區域10之預定之區域上所形成之部分例如利用光微影法而去除，該區域之p型半導體基板5露出。而且，對所露出之p型半導體基板5選擇性地離子注入p型之雜質，形成P阱區域10。於形成P阱區域10之後，將抗蝕劑材32去除。
接下來，如圖5所示，於形成絕緣體層11及16之預定之區域，分別形成孔H_STI1及H_STI2。具體而言，首先，於形成有N阱區域13及P阱區域10之後之p型半導體基板5上，依次積層閘極絕緣膜23、導電體層24、遮罩材料33、及抗蝕劑材34。抗蝕劑材34中形成孔H_STI1及H_STI2之預定之區域例如利用光微影法而去除，遮罩材料33露出。然後，利用使用了所形成之抗蝕劑材34之圖案之各向異性蝕刻，形成孔H_STI1及H_STI2。於形成孔H_STI1及H_STI2之後，將抗蝕劑材34去除。
於本工序中形成之孔H_STI1於N阱區域13之外部貫通遮罩材料33、導電體層24、及閘極絕緣膜23，到達P阱區域10。又，於本工序中形成之孔H_STI2於N阱區域13之內部貫通遮罩材料33、導電體層24、及閘極絕緣膜23，到達N阱區域13。本工序中之各向異性蝕刻例如為RIE(Reactive Ion Etching，反應性離子蝕刻)。
接下來，如圖6所示，於孔H_STI1及H_STI2內填埋絕緣體層，分別形成絕緣體層11及16。具體而言，以填埋孔H_STI1及H_STI2內之方式，遍及整個面形成絕緣體層。使用遮罩材料33作為終止膜將形成有絕緣體層之後之積層體之表面平坦化。然後，將遮罩材料33去除，進而將絕緣體層11及16回蝕。本工序中之平坦化例如為CMP(Chemical Mechanical Polishing，化學機械拋光)。
接下來，如圖7所示，於形成p型電晶體2之通道區域之預定之區域上，形成作為p型電晶體2之閘極發揮功能之預定之積層體(閘極構造)。具體而言，於將絕緣體層11及16回蝕之後之構造體之上表面上，進而形成導電體層24，藉此使導電體層24厚膜化。於厚膜化之導電體層24上，依次積層導電體層25、絕緣體層26、及抗蝕劑材35。抗蝕劑材35中形成p型電晶體2之閘極構造之預定之區域以外之部分例如利用光微影法而去除，該區域之絕緣體層26露出。然後，利用使用了所形成之抗蝕劑材35之圖案之各向異性蝕刻將該圖案中之絕緣體層26、導電體層25、及導電體層24之部分去除，利用絕緣體層26、導電體層25、及導電體層24之剩餘之部分形成閘極構造。
接下來，如圖8所示，遍及整個面選擇性地離子注入n型雜質，於p型半導體基板5中之絕緣體層11與N阱區域13之間之區域形成n- 雜質擴散區域12。藉此，可於N阱區域13與P阱區域10及絕緣體層11之間產生之電流之洩漏通道之形成被n- 雜質擴散區域12抑制。於形成n- 雜質擴散區域12之後，將抗蝕劑材35去除。
再者，於本工序中，n型雜質亦可對形成n- 雜質擴散區域12之區域以外之區域注入。然而，本工序中注入之n型雜質之量少到相對於形成n＋ 雜質擴散區域14時注入之n型雜質、以及形成p＋ 雜質擴散區域17及19時注入之p型之雜質能夠忽視之程度。因此，本工序中注入之n型雜質不會對形成n- 雜質擴散區域12之區域以外之區域實質上帶來影響。
接下來，如圖9所示，於閘極構造之側面上形成絕緣體層27並且將閘極絕緣膜23除與通道區域對應之部分以外而去除之後，遍及整個面形成抗蝕劑材36。於抗蝕劑材36中形成p＋ 雜質擴散區域17及19之預定之區域、以及形成閘極構造之區域上所形成之部分例如利用光微影法而去除，閘極絕緣膜23、以及絕緣體層26及27露出。而且，對所露出之閘極絕緣膜23之下方之N阱區域13選擇性地離子注入p型之雜質，形成p＋ 雜質擴散區域17及19。再者，絕緣體層26及27抑制向閘極構造之離子注入。於形成p＋ 雜質擴散區域17及19之後，將抗蝕劑材36去除。
接下來，如圖10所示，遍及整個面形成抗蝕劑材37。於抗蝕劑材37中形成n＋ 雜質擴散區域14之預定之區域上所形成之部分例如利用光微影法而去除，N阱區域13露出。再者，形成n＋ 雜質擴散區域14之預定之區域例如選擇性地設定於與絕緣體層16分離之位置。
對所露出之N阱區域13選擇性地離子注入n型雜質，形成n＋ 雜質擴散區域14。於形成n＋ 雜質擴散區域14之後，將抗蝕劑材37去除。
接下來，如圖11所示，於n＋ 雜質擴散區域14、p＋ 雜質擴散區域17及19、以及導電體層25之各自之上表面上，分別形成觸點15、18及20、以及22。然後，形成層間絕緣膜38，p型電晶體2之製造結束。
1.3本實施形態之效果
根據第1實施形態，N阱區域13中沿著長度方向而與通道區域排列之部分未由絕緣體層16等元件分離區域夾著而沿著長度方向延伸。藉此，第1實施形態之p型電晶體2與包含沿著長度方向且由元件分離區域夾著之部分之情況相比，因省略該元件分離區域及由元件分離區域夾著之部分，而能夠減少沿著長度方向之元件面積。
若進行補充說明，則當於半導體基板上將p型電晶體與n型電晶體並列設置之情形時，為了將兩者電分離，而於之間形成元件分離區域。然而，存在如下可能性：由n型電晶體之製造工序引起，形成經由該元件分離區域之下方而n型電晶體內之p＋ 雜質擴散區域與p型電晶體內之N阱區域電連接之路徑(洩漏通道)，使p型電晶體之N阱區域之耐壓特性劣化。為了抑制此種路徑之產生，有於N阱區域與元件分離區域之間形成該n- 雜質擴散區域之情況。
又，具有周圍由n- 雜質擴散區域包圍之構成之p型電晶體確實地分別控制n- 雜質擴散區域之電位與背閘極之電位，故而用以控制n- 雜質擴散區域之電位之觸點與用以控制背閘極之電位之觸點可沿著長度方向個別地形成。進而，用以控制背閘極之電位之觸點可形成於N阱區域中由元件分離區域包圍周圍之部分。
根據第1實施形態，該等2個觸點合併為1個觸點15，該觸點15經由設置於上表面上之n＋ 雜質擴散區域14而同時控制背閘極及n- 雜質擴散區域12之電位。藉此，不需要包圍n＋ 雜質擴散區域14之元件分離區域，能夠減少沿著長度方向形成之元件之數量。又，如上所述，由於經由觸點15亦能夠控制n- 雜質擴散區域12之電位，故而抑制P阱區域10及絕緣體層11與N阱區域13之間之洩漏通道形成之效果能夠繼續維持。因此，能夠抑制電晶體之阱耐壓特性之劣化且減少元件面積。
2. 第2實施形態
接下來，對第2實施形態之半導體裝置進行說明。於第1實施形態中，於與絕緣體層16分離之區域選擇性地形成n＋ 雜質擴散區域14，相對於此，於第2實施形態中，對可與絕緣體層16重疊之區域進行用以形成n＋ 雜質擴散區域之離子注入之方面與第1實施形態不同。於以下之說明中，關於與第1實施形態同等之構成及製造方法省略說明，主要對與第1實施形態不同之構成及製造方法進行說明。
2.1構成
圖12係自上方觀察第2實施形態之半導體裝置中所包含之p型電晶體之俯視圖，且與第1實施形態中之圖1對應。
如圖12所示，於N阱區域13內，形成包圍N阱區域13之一部分之絕緣體層16，並且於該絕緣體層16之外側形成n+ 雜質擴散區域14A。n+ 雜質擴散區域14A與絕緣體層16相接。
於n+ 雜質擴散區域14A上，形成用以控制N阱區域13之電位之觸點15。即，n+ 雜質擴散區域14A作為用以控制p型電晶體2之背閘極之電位之區域發揮功能。
p+ 雜質擴散區域19、導電體層21(或通道區域)、p+ 雜質擴散區域17、及n+ 雜質擴散區域14A例如以依序沿著p型電晶體2之長度方向直線狀地排列之方式形成。
圖13係沿著於上述p型電晶體2之長度方向延伸之直線(圖12中之XIII-XIII線)之p型電晶體2之剖視圖。
如圖13所示，n＋ 雜質擴散區域14A形成至較絕緣體層16之下端淺之位置，且包含形成在絕緣體層16中形成於p型半導體基板5之表面之部分之下方之部分。
2.2製造方法
使用圖14對第2實施形態之半導體裝置中之p型電晶體2之製造工序之一例進行說明。圖14係表示第2實施形態之半導體裝置之製造工序中之包含與p型電晶體2對應之構造體之剖面構造之一例，且與第1實施形態中之圖10對應。
首先，利用與第1實施形態中之圖3～圖9所示之工序相同之工序，於p型半導體基板5內，形成N阱區域13、P阱區域10、絕緣體層11及16、p型電晶體2之閘極構造、n- 雜質擴散區域12、以及p＋ 雜質擴散區域17及19。
接下來，如圖14所示，遍及整面形成抗蝕劑材37A。形成於抗蝕劑材37A中包含形成n＋ 雜質擴散區域14A之預定之區域之區域上的部分，例如利用光微影法予以去除。再者，包含形成n＋ 雜質擴散區域14A之預定區域之區域的部分，例如亦可與絕緣體層16重疊。因此，藉由將抗蝕劑材37A利用光微影法而去除，N阱區域13及絕緣體層16之一部分可露出。
對露出之N阱區域13選擇性地離子注入n型雜質，形成n＋ 雜質擴散區域14A。此時，亦對露出之絕緣體層16之一部分注入離子，但注入至絕緣體層16內之n型雜質因未活化故可忽視。形成n＋ 雜質擴散區域14A之後，將抗蝕劑材37A去除。
接下來，利用與第1實施形態中之圖11所示之工序相同之工序，於n＋ 雜質擴散區域14A、p＋ 雜質擴散區域17及19、以及導電體層25之各自之上表面上，分別形成觸點15、18及20、以及22。然後，形成層間絕緣膜38，p型電晶體2之製造結束。
2.3本實施形態之效果
根據第2實施形態，利用光微影法，供形成n＋ 雜質擴散區域14A之預定之N阱區域13、乃至包含絕緣體層16之一部分之區域露出。藉此，能夠確保n＋ 雜質擴散區域14A之面積為最低限度，且抑制因光微影法而使得N阱區域13過度地露出。因此，能夠將n＋ 雜質擴散區域14A之面積抑制為最低限度之大小，能夠抑制自p＋ 雜質擴散區域17到 n- 雜質擴散區域12之經由n＋ 雜質擴散區域14A之距離增加。即，能夠抑制沿著長度方向之p型電晶體2之元件面積增加。
3.第3實施形態
接下來，對第3實施形態之半導體裝置進行說明。於第1實施形態中，對n＋ 雜質擴散區域14與p＋ 雜質擴散區域17藉由於之間形成絕緣體層16而相互分離之情況進行了說明。相對於此，於第3實施形態中，對n＋ 雜質擴散區域與2個p＋ 雜質擴散區域中之一個之間未利用元件分離區域相互分離之情況進行說明。於以下之說明中，關於與第1實施形態同等之構成及製造方法省略說明，主要對與第1實施形態不同之構成及製造方法進行說明。
3.1構成
圖15係自上方觀察第3實施形態之半導體裝置中所包含之p型電晶體之俯視圖，且與第1實施形態中之圖1對應。
如圖15所示，於N阱區域13內，形成U字狀之絕緣體層16B。U字狀之絕緣體層16B中對向之2條邊沿著p型電晶體2之長度方向延伸。於該絕緣體層16B之開口部分(即，將絕緣體層16B之兩端連接之區域)形成n+ 雜質擴散區域14B。於n+ 雜質擴散區域14B上，形成用以控制N阱區域13之電位之觸點15。即，n+ 雜質擴散區域14B作為用以控制p型電晶體2之背閘極之電位之區域發揮功能。
於由U字狀之絕緣體層16B中對向之2條邊夾著之N阱區域13內，p+ 雜質擴散區域17及19相互分離地形成。即，p+ 雜質擴散區域19利用通道區域及絕緣體層16B而與p+ 雜質擴散區域17及n+ 雜質擴散區域14分離。另一方面，p+ 雜質擴散區域17經由N阱區域13(不經由絕緣體層16B)而與n+ 雜質擴散區域14B電連接。
p+ 雜質擴散區域17及19分別作為p型電晶體2之源極及汲極發揮功能。再者，如上所述，n+ 雜質擴散區域14B與p+ 雜質擴散區域17由於之間不存在元件分離區域，故而為同電位。因此，第3實施形態之p型電晶體2具有能夠於可將源極與背閘極設定為同電位之情形時應用之構成。
p+ 雜質擴散區域19、導電體層21(或通道區域)、p+ 雜質擴散區域17、及n+ 雜質擴散區域14B例如以依序沿著p型電晶體2之長度方向直線狀地排列之方式形成。
圖16係沿著於上述p型電晶體2之長度方向延伸之直線(圖15中之XVI-XVI線)之p型電晶體2之剖視圖。
如圖16所示，絕緣體層16B之下端形成於較N阱區域13之下端淺之位置，p＋ 雜質擴散區域17B及19形成至較絕緣體層16B之下端淺之位置為止。再者，絕緣體層11及16B例如形成至同等之深度為止。
3.2製造方法
使用圖17～圖19對第3實施形態之半導體裝置中之p型電晶體2之製造工序之一例進行說明。圖17～圖19係表示第3實施形態之半導體裝置之製造工序中之包含與p型電晶體2對應之構造體之剖面構造之一例，分別與第1實施形態中之圖5、圖7、及圖10對應。
首先，利用與第1實施形態中之圖3及圖4所示之工序相同之工序，於p型半導體基板5內形成N阱區域13及P阱區域10。
接下來，如圖17所示，於形成絕緣體層11及16B之預定之區域，分別形成孔H_STI1及H_STI2B。具體而言，首先，於形成N阱區域13及P阱區域10之後之p型半導體基板5上，依次積層閘極絕緣膜23、導電體層24、遮罩材料33、及抗蝕劑材34。抗蝕劑材34中形成孔H_STI1及H_STI2B之預定之區域例如利用光微影法而去除，遮罩材料33露出。然後，利用使用了所形成之抗蝕劑材34之圖案之各向異性蝕刻，形成孔H_STI1及H_STI2B。形成孔H_STI1及H_STI2B之後，將抗蝕劑材34去除。於本工序中所形成之孔H_STI2B於N阱區域13之內部貫通遮罩材料33、導電體層24、及閘極絕緣膜23，到達N阱區域13。
接下來，如圖18所示，利用與第1實施形態中之圖6所示之工序相同之工序，於形成絕緣體層11及16B之後，於形成p型電晶體2之通道區域之預定之區域上，形成作為p型電晶體2之閘極發揮功能之預定之積層體。具體而言，於以填埋孔H_STI1及H_STI2B內之方式遍及整個面形成絕緣體層之後，於使表面上平坦化之後將遮罩材料33去除，將絕緣體層11及16B進而回蝕。於將絕緣體層11及16B回蝕之後之構造體之上表面上，形成p型電晶體2之閘極構造之工序由於與第1實施形態同等，故而省略說明。
接下來，利用與第1實施形態中之圖8及圖9所示之工序相同之工序，形成n- 雜質擴散區域12、以及p+ 雜質擴散區域17及19。
接下來，如圖19所示，遍及整個面形成抗蝕劑材37B。抗蝕劑材37B中形成n＋ 雜質擴散區域14B之預定之區域上所形成之部分例如利用光微影法而去除，對應之部分之N阱區域13露出。再者，形成n＋ 雜質擴散區域14B之預定之區域於n- 雜質擴散區域12與p＋ 雜質擴散區域17之間以與該等區域分離之方式設定。
對所露出之N阱區域13選擇性地離子注入n型雜質，形成n＋ 雜質擴散區域14B。於形成n＋ 雜質擴散區域14B之後，將抗蝕劑材37B去除。
接下來，利用與第1實施形態中之圖11所示之工序相同之工序，於n＋ 雜質擴散區域14B、p＋ 雜質擴散區域17及19、以及導電體層25之各自之上表面上，分別形成觸點15、18及20、以及22。然後，形成層間絕緣膜38，p型電晶體2之製造結束。
3.3本實施形態之效果
根據第3實施形態， n＋ 雜質擴散區域14B於與p＋ 雜質擴散區域17之間不介置元件分離區域地形成。藉此，與於n＋ 雜質擴散區域14B與p＋ 雜質擴散區域17之間形成元件分離區域之情況相比，能夠縮短n＋ 雜質擴散區域14B與p＋ 雜質擴散區域17之間之距離。因此，能夠縮短p型電晶體2之長度方向，甚至能夠減少p型電晶體2之元件面積。
再者，絕緣體層16B不包圍N阱區域13之一部分，具有矩形之一邊開口之U字狀之形狀，不將n＋ 雜質擴散區域14B與p＋ 雜質擴散區域17之間電切斷。因此，第3實施形態之p型電晶體2能夠於可將源極與背閘極設定為同電位之情形時應用。
4.第4實施形態
接下來，對第4實施形態之半導體裝置進行說明。於第3實施形態中，對於p型電晶體2中汲極利用通道區域及元件分離區域而與源極分離之情況進行了說明。於第4實施形態中，對於p型電晶體2中汲極僅利用通道區域而與源極分離之情況進行說明。於以下之說明中，關於與第1實施形態或第3實施形態同等之構成及製造方法省略說明，主要對與第1實施形態或第3實施形態不同之構成及製造方法進行說明。
4.1構成
圖20係自上方觀察第4實施形態之半導體裝置中所包含之p型電晶體之俯視圖，且與第3實施形態中之圖15對應。
如圖20所示，於N阱區域13內，p＋ 雜質擴散區域19及17、以及n＋ 雜質擴散區域14C沿著長度方向依序相互空開間隔而排列形成。再者，於N阱區域13內不形成元件分離區域。因此，第4實施形態中之p型電晶體2與第3實施形態相同，源極與背閘極相互為同電位。
於包含p+ 雜質擴散區域17及19之間之區域之包圍p+ 雜質擴散區域19之區域之上方，隔著未圖示之閘極絕緣膜而形成導電體層21C。導電體層21C作為p型電晶體2之閘極發揮功能。因此，N阱區域13中包圍p+ 雜質擴散區域19之區域(於上方形成導電體層21C之區域)作為p型電晶體2之通道區域發揮功能。即，p+ 雜質擴散區域19僅利用通道區域，而與p+ 雜質擴散區域17及n＋ 雜質擴散區域14C分離。
圖21係沿著於上述p型電晶體2之長度方向延伸之直線(圖20中之XXI-XXI線)之p型電晶體2之剖視圖。
如圖21所示，於閘極絕緣膜23之上表面上，形成包含導電體層24C及25C之導電體層21C。導電體層24C形成於閘極絕緣膜23之上表面上，導電體層25C形成導電體層24C之上表面上。
於導電體層21C之上表面上及側面上分別形成絕緣體層26C及27C。如上所述，包含導電體層21C及絕緣體層26C之閘極構造以包圍p+ 雜質擴散區域19之方式，形成為環狀。因此，絕緣體層27C形成於該環狀之閘極構造之內周面(即，p+ 雜質擴散區域19側)、及外周面(即，p+ 雜質擴散區域17側)之任一個。
4.2製造方法
使用圖22～圖25對第4實施形態之半導體裝置中之p型電晶體2之製造工序之一例進行說明。圖22～圖25係表示第4實施形態之半導體裝置之製造工序中之包含與p型電晶體2對應之構造體之剖面構造之一例，且分別與第1實施形態中之圖5、圖7、圖9、及圖10對應。
首先，利用與第1實施形態中之圖3及圖4所示之工序相同之工序，於p型半導體基板5內，形成N阱區域13及P阱區域10。
接下來，如圖22所示，於形成絕緣體層11之預定之區域形成孔H_STI1。關於孔之形成工序，由於除了不形成孔H_STI2之方面以外與第1實施形態同等，故而省略說明。
接下來，如圖23所示，利用與第1實施形態中之圖6所示之工序相同之工序，於形成絕緣體層11之後，於形成p型電晶體2之通道區域之預定之區域上，形成作為p型電晶體2之閘極發揮功能之預定之積層體(閘極構造)。具體而言，於以填埋孔H_STI1內之方式遍及整個面形成絕緣體層之後，使表面平坦化之後將遮罩材料33去除，將絕緣體層11進而回蝕。於絕緣體層11經回蝕之構造體之上表面上，進而形成導電體層24C，藉此使導電體層24C厚膜化。於厚膜化之導電體層24C上，依次積層導電體層25C、絕緣體層26C、及抗蝕劑材35C。抗蝕劑材35C中形成p型電晶體2之閘極構造之預定之區域以外之部分例如利用光微影法而去除，該區域之絕緣體層26C露出。然後，利用使用了所形成之抗蝕劑材35C之圖案之各向異性蝕刻將該圖案中之絕緣體層26C、導電體層25C、及導電體層24C之部分去除，利用絕緣體層26C、導電體層25C、及導電體層24C之剩餘之部分形成閘極構造。
接下來，利用與第1實施形態中之圖8所示之工序相同之工序，形成n- 雜質擴散區域12。
接下來，如圖24所示，於閘極構造之內周面上及外周面上形成絕緣體層27C，並且將閘極絕緣膜23除了與通道區域對應之部分以外而去除之後，遍及整個面形成抗蝕劑材36C。於抗蝕劑材36C中形成p＋ 雜質擴散區域17及19之預定之區域上、以及於形成有閘極構造之區域上所形成之部分例如利用光微影法而去除，N阱區域13、以及絕緣體層26C、及27C露出。然後，對所露出之N阱區域13選擇性地離子注入p型之雜質，形成p＋ 雜質擴散區域17及19。再者，絕緣體層26C及27C抑制向閘極構造之離子注入。於形成p＋ 雜質擴散區域17及19之後，將抗蝕劑材36C去除。
接下來，如圖25所示，遍及整個面形成抗蝕劑材37C。抗蝕劑材37C中形成n＋ 雜質擴散區域14C之預定之區域上所形成之部分例如利用光微影法而去除，對應之部分之N阱區域13露出。再者，形成n＋ 雜質擴散區域14C之預定之區域於n- 雜質擴散區域12與p＋ 雜質擴散區域17之間，以與該等區域分離之方式設定。
對所露出之N阱區域13選擇性地離子注入n型雜質，形成n＋ 雜質擴散區域14C。於形成n＋ 雜質擴散區域14C之後，將抗蝕劑材37C去除。
接下來，利用與第1實施形態中之圖11所示之工序相同之工序，於n＋ 雜質擴散區域14C、p＋ 雜質擴散區域17及19、以及導電體層25C之各自之上表面上，分別形成觸點15、18及20、以及22。然後，形成層間絕緣膜38，p型電晶體2之製造結束。
4.3本實施形態之效果
根據第4實施形態，p＋ 雜質擴散區域19由於上方形成導電體層21C之區域包圍。藉此，p型電晶體2成為汲極由環狀之通道包圍之構成，不需要將p＋ 雜質擴散區域19中除了與p＋ 雜質擴散區域17對向之部分以外之部分由元件分離區域包圍。因此，能夠相對於p＋ 雜質擴散區域19省略排列於寬度方向之元件分離區域之形成，能夠沿著寬度方向減少p型電晶體2之元件面積。
又，n＋ 雜質擴散區域14C與第3實施形態中之n＋ 雜質擴散區域14B相同，於與p＋ 雜質擴散區域17之間不介置元件分離區域地形成。藉此，與於n＋ 雜質擴散區域14C與p＋ 雜質擴散區域17之間形成元件分離區域之情況相比，能夠縮短n＋ 雜質擴散區域14C與p＋ 雜質擴散區域17之間之距離。因此，能夠沿著長度方向減少p型電晶體2之元件面積。
再者，於N阱區域13內，由於不形成元件分離區域，故而n＋ 雜質擴散區域14C與p＋ 雜質擴散區域17不相互電切斷。因此，第4實施形態之p型電晶體2與第3實施形態相同，能夠於可將源極與背閘極設定為同電位之情形時應用。
5.變化例
再者，上述第1實施形態至第4實施形態(以下，亦簡稱為「上述各實施形態」)能夠進行各種變化。
例如，於上述第3實施形態中，對於n＋ 雜質擴散區域14B之上表面上形成觸點15，於p＋ 雜質擴散區域17之上表面上形成觸點18之情況進行了說明。又，於上述第4實施形態中，對於n＋ 雜質擴散區域14C之上表面上形成觸點15，於p＋ 雜質擴散區域17之上表面上形成觸點18之情況進行了說明。然而，並不限定於此，成為同電位之端子亦可與單一之觸點共通連接。
圖26及圖27分別係自上方觀察第3實施形態及第4實施形態之變化例之半導體裝置中所包含之p型電晶體之情形時之俯視圖。
如圖26所示，以與n＋ 雜質擴散區域14B之上表面上及p＋ 雜質擴散區域17之上表面上分別相接之方式，可形成單一之觸點28。
又，如圖27所示，以與n＋ 雜質擴散區域14C之上表面上及p＋ 雜質擴散區域17之上表面上分別相接之方式，可形成單一之觸點29。
藉由以如上之方式構成，能夠將觸點之數量減少1個，能夠減少半導體裝置1之製造負載。
6.應用例
對上述各實施形態之半導體裝置之應用例進行說明。上述各實施形態之半導體裝置例如可應用於能夠非揮發地記憶資料之NAND(Not And，與非)型快閃記憶體(半導體記憶裝置)。
6.1半導體記憶裝置之構成
圖28係用以說明上述各實施形態之應用例之半導體記憶裝置之構成之方塊圖。半導體記憶裝置100例如為NAND型快閃記憶體，由外部之記憶體控制器200來控制。半導體記憶裝置100與記憶體控制器200之間之通信例如支持NAND介面標準。
如圖28所示，半導體記憶裝置100例如具備記憶胞陣列110、指令暫存器120、位址暫存器130、定序器140、驅動器模組150、列解碼器模組160、以及感測放大器模組170。
記憶胞陣列110包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK為能夠非揮發地記憶資料之複數個記憶胞之集合，例如用作資料之刪除單位。又，於記憶胞陣列110設置複數條位元線及複數條字元線。各記憶胞例如與1條位元線及1條字元線建立關聯。關於記憶胞陣列110之詳細之構成將於下文敍述。
指令暫存器120保存半導體記憶裝置100自記憶體控制器200接收到之指令CMD。指令CMD例如包含使定序器140執行讀出動作、寫入動作、刪除動作等之命令。
位址暫存器130保存半導體記憶裝置100自記憶體控制器200接收到之位址信息ADD。位址信息ADD例如包含區塊位址BA、頁位址PA、及行位址CA。例如，區塊位址BA、頁位址PA、及行位址CA分別用於選擇區塊BLK、字元線、及位元線。
定序器140控制半導體記憶裝置100整體之動作。例如，定序器140基於保存在指令暫存器120中之指令CMD控制驅動器模組150、列解碼器模組160、及感測放大器模組170等，執行讀出動作、寫入動作、刪除動作等。
驅動器模組150產生讀出動作、寫入動作、刪除動作等中所使用之電壓。而且，驅動器模組150例如基於保存在位址暫存器130中之頁位址PA，對與所選擇之字元線對應之信號線之電壓施加所產生之電壓。
列解碼器模組160基於保存在位址暫存器130中之區塊位址BA，選擇對應之記憶胞陣列110內之1個區塊BLK。而且，列解碼器模組160例如將施加至與所選擇之字元線對應之信號線之電壓傳輸至所選擇之區塊BLK內之所選擇之字元線。
感測放大器模組170於寫入動作中，根據自記憶體控制器200接收到之寫入資料DAT，對各位元線施加所期望之電壓。又，感測放大器模組170於讀出動作中，基於位元線之電壓判定記憶於記憶胞中之資料，將判定結果作為讀出資料DAT傳輸至記憶體控制器200。
以上所說明之半導體記憶裝置100及記憶體控制器200亦可利用其等之組合來構成1個半導體裝置。作為此種半導體裝置，例如可列舉如SD(Secure Digital，安全數位)TM 卡般之記憶卡或SSD(solid state drive，固態驅動器)等。
6.2記憶胞陣列之構成
圖29係用以說明上述各實施形態之應用例之半導體記憶裝置之記憶胞陣列之構成之電路圖。圖29表示記憶胞陣列110中所包含之複數個區塊BLK中1個區塊BLK。
如圖29所示，區塊BLK例如包含4個串單元SU0～SU3。各串單元SU包含與位元線BL0～BLm(m為1以上之整數)分別建立關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。記憶胞電晶體MT包含控制閘極及電荷儲存層，且非揮發地保存資料。選擇電晶體ST1及ST2分別用於選擇各種動作時之串單元SU。
於各NAND串NS中，記憶胞電晶體MT0～MT7串聯連接。選擇電晶體ST1之汲極連接於被建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0～MT7之一端。選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0～MT7之另一端。選擇電晶體ST2之源極連接於源極線SL。
於同一區塊BLK中，記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。串單元SU0～SU3內之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
於以上說明之記憶胞陣列110之電路構成中，位元線BL由各串單元SU中被分配同一行位址之NAND串NS所共有。源極線SL例如於複數個區塊BLK間共有。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合，例如稱為胞單元CU。例如，將包含各自記憶1位元資料之記憶胞電晶體MT的胞單元CU之記憶容量定義為「1頁資料」。胞單元CU根據記憶胞電晶體MT所記憶之資料之位元數，可具有2頁資料以上之記憶容量。
再者，上述各實施形態之應用例之半導體記憶裝置100所具備之記憶胞陣列110之電路構成並不限定於以上所說明之構成。例如，各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數可分別設計為任意之個數。各區塊BLK所包含之串單元SU之個數可設計為任意之個數。
6.3列解碼器模組及驅動器模組之構成
圖30係用以說明上述各實施形態之應用例之半導體記憶裝置之列解碼器模組及驅動器模組之構成之方塊圖。
如圖30所示，列解碼器模組160包含複數個傳輸開關群161(161_0、161_1、…)、及複數個區塊解碼器162(162_0、162_1、…)。
將1個傳輸開關群161及1個區塊解碼器162例如分配至1個區塊BLK。於圖30之例中，將傳輸開關群161_0及區塊解碼器162_0分配至區塊BLK0，將傳輸開關群161_1及區塊解碼器162_1分配至區塊BLK1。於以下之說明中，將成為寫入、讀出、及刪除對象之區塊BLK稱為「選擇區塊BLK」，將選擇區塊BLK以外之區塊BLK稱為「非選擇區塊BLK」。
傳輸開關群161例如包含13個傳輸電晶體TTr(TTr0～TTr12)。
傳輸電晶體TTr0～TTr7分別將自驅動器模組150供給至配線CG(CG0～CG7)之電壓傳輸至選擇區塊BLK之字元線WL0～WL7。傳輸電晶體TTr0～TTr7分別包含連接於對應之區塊BLK之字元線WL0～WL7之第1端、及連接於配線CG0～CG7之第2端。
傳輸電晶體TTr8～TTr11分別將自驅動器模組150供給至配線SGDL(SGDL0～SGDL3)之電壓傳輸至選擇區塊BLK之選擇閘極線SGD0～SGD3。傳輸電晶體各自包含連接於對應之區塊BLK之選擇閘極線SGD0～SGD3之第1端、及連接於配線SGDL0～SGDL3之第2端。
傳輸電晶體TTr12將自驅動器模組150供給至配線SGSL之電壓傳輸至選擇區塊BLK之選擇閘極線SGS。傳輸電晶體TTr12包含連接於對應之區塊BLK之選擇閘極線SGS之第1端、及連接於配線SGSL之第2端。
再者，傳輸開關群161_0內之傳輸電晶體TTr0～TTr12各自之閘極經由節點BLKSEL_0而共通連接於對應之區塊解碼器162_0，傳輸開關群161_1內之傳輸電晶體TTr0～TTr12各自之閘極經由節點BLKSEL_1而共通連接於對應之區塊解碼器162_1。如此，同一傳輸開關群161內之傳輸電晶體TTr0～TTr12各自之閘極經由同一節點BLKSEL而共通連接於對應之區塊解碼器162。
區塊解碼器162於資料之寫入、讀出、及刪除時，將自位址暫存器130接收到之區塊位址信號解碼。區塊解碼器162於解碼之結果判定為與該區塊解碼器162對應之區塊BLK為選擇區塊BLK之情形時，將“H”位準之信號輸出至對應之節點BLKSEL。又，區塊解碼器162於判定為對應之區塊BLK並非選擇區塊BLK之情形時，將“L”位準之信號輸出至對應之節點BLKSEL。輸出至節點BLKSEL之信號將傳輸電晶體TTr0～TTr12以“H”位準設為導通狀態，以“L”位準設為斷開狀態。
藉由以如上之方式構成，例如，於與選擇區塊BLK對應之傳輸開關群161中，傳輸電晶體TTr0～TTr12能夠成為導通狀態。藉此，字元線WL0～WL7分別連接於配線CG0～CG7，選擇閘極線SGD0～SGD3分別連接於配線SGDL0～SGDL3，選擇閘極線SGS連接於配線SGSL。
又，於與非選擇區塊BLK對應之傳輸開關群161中，傳輸電晶體TTr0～TTr12能夠成為斷開狀態。藉此，字元線WL自配線CG電切斷，選擇閘極線SGD及SGS分別自配線SGDL及SGSL電切斷。
驅動器模組150根據自位址暫存器130接收到之位址ADD，對配線CG、SGDL、及SGSL供給電壓。配線CG、SGDL、及SGSL將自驅動器模組150供給之各種電壓分別傳輸至傳輸開關群161_0、161_1、…。即，自驅動器模組150供給之電壓經由與選擇區塊BLK對應之傳輸開關群161內之傳輸電晶體TTr0～TTr12，而傳輸至選擇區塊BLK內之字元線WL、選擇閘極線SGD及SGS。
6.4區塊解碼器之構成
圖31係用以說明上述各實施形態之應用例之半導體記憶裝置之區塊解碼器之構成之電路圖。
如圖31所示，區塊解碼器162包含邏輯電路LC、及電路AND、反相器INV1及INV2、n型電晶體Tr1、Tr2、及Tr3、以及p型電晶體Tr4。n型電晶體Tr2及Tr3、以及p型電晶體Tr4為相對於n型電晶體Tr1而閘極絕緣膜較厚之高耐壓之電晶體。p型電晶體Tr4例如能夠應用上述各實施形態之半導體裝置中所包含之p型電晶體2。
邏輯電路LC基於自位址暫存器130輸入之區塊位址信號BA，將輸出信號輸出。邏輯電路LC於區塊位址信號BA命中(hit)之區塊解碼器162中，所有輸出信號成為“H”位準，於未命中之區塊解碼器162中，任一個輸出信號成為“L”位準。
及電路AND包含連接於邏輯電路LC之輸出端之輸入端、及連接於反相器INV1之輸入端之輸出端，且將來自邏輯電路LC之輸出信號之與門結果輸出至該輸出端。反相器INV1包含連接於節點N1之輸出端，且將自及電路AND接收之信號之反轉信號輸出至節點N1。反相器INV2包含連接於節點N1之輸入端、及連接於n型電晶體Tr1之第1端之輸出端。反相器INV2將自反相器INV1接收之信號之反轉信號(即，自及電路AND輸出之信號)輸出至n型電晶體Tr1之第1端。再者，邏輯電路LC、及電路AND、以及反相器INV1及INV2由電源電壓VDD驅動。
n型電晶體Tr1包含連接於n型電晶體Tr2之第1端之第2端、及被供給電源電壓VDD之閘極。n型電晶體Tr2包含連接於節點BLKSEL之第2端、及被供給電源電壓VDD之閘極。n型電晶體Tr1及Tr2可利用電源電壓VDD而成為導通狀態。
n型電晶體Tr3包含連接於節點VRDEC之第1端、連接於p型電晶體Tr4之第1端之第2端、及連接於節點BLKSEL之閘極。供給至節點VRDEC之電壓例如為圖30中所示之傳輸開關群161不將配線CG等之電壓箝位便能夠傳輸至字元線WL等之程度之高電壓。p型電晶體Tr4包含連接於節點BLKSEL之第2端、與p型電晶體Tr4之第1端一起連接於n型電晶體Tr3之第2端之背閘極、及連接於節點N1之閘極。
藉由以如上之方式構成，區塊解碼器162於選擇對應之區塊BLK之情形時對節點BLKSEL輸出“H”位準之信號，於未選擇之情形時能夠輸出“L”位準之信號。
具體而言，區塊解碼器162於邏輯電路LC中區塊位址信號BA命中之情形時，將“L”位準之信號輸出至節點N1，並且將“H”位準之信號輸出至節點BLKSEL。隨之，p型電晶體Tr4成為導通狀態並且n型電晶體Tr3成為弱導通狀態，將利用n型電晶體Tr3箝位之節點VRDEC之電壓傳輸至節點BLKSEL，節點BLKSEL之電壓上升。n型電晶體Tr3利用上升之節點BLKSEL之電壓成為強導通狀態，且能夠對節點BLKSEL傳輸更高之電壓。藉由重複上述動作，節點BLKSEL位準轉換到供給至節點VRDEC之電壓為止。
又，區塊解碼器162當於邏輯電路LC中區塊位址信號BA未命中之情形時，將“H”位準之信號輸出至節點N1，並且將“L”位準之信號輸出至節點BLKSEL。隨之，n型電晶體Tr3及p型電晶體Tr4成為斷開狀態，利用供給至節點BLKSEL之電壓而傳輸開關群161將配線CG等與字元線WL等之間電切斷。
6.5應用例之效果
於區塊解碼器162中，由於對節點BLKSEL傳輸高電壓，故而n型電晶體Tr2及Tr3、以及p型電晶體Tr4設計為較n型電晶體Tr1更高耐壓，且將該等相互鄰接地形成於基板上。於此種情形時，如上所述，存在如下可能性：由n型電晶體Tr2及Tr3之製造工序引起，經由n型電晶體Tr2及Tr3與p型電晶體Tr4之間所形成之元件分離區域之下方，形成n型電晶體Tr2及Tr3內之p＋ 雜質擴散區域與p型電晶體Tr4內之N阱區域電連接之路徑。該路徑由於會使p型電晶體Tr4之N阱區域之耐壓特性劣化，故而較佳為遮斷。
根據將上述各實施形態之p型電晶體2應用於p型電晶體Tr4之本應用例，N阱區域13由n- 雜質擴散區域12包圍周圍。因此，能夠將N阱區域13與相鄰之n型電晶體內之p＋ 雜質擴散區域經由絕緣體層11之下方而電連接之路徑遮斷，能夠抑制N阱區域13之耐壓特性之劣化。又，n- 雜質擴散區域12及N阱區域13之電壓經由n＋ 雜質擴散區域14上所形成之觸點15一起控制。因此，與將n- 雜質擴散區域12及N阱區域13之電壓經由不同之n＋ 雜質擴散區域而控制之情況相比，能夠省略沿著長度方向形成之元件分離區域。因此，能夠抑制N阱區域13之耐壓特性之劣化，且減少p型電晶體Tr4之面積。
又，p型電晶體Tr4由於取源極與背閘極共通連接於n型電晶體Tr3之第2端之構成，故而於本應用例中亦能夠應用第3實施形態及第4實施形態之p型電晶體2，故而能夠發揮與第3實施形態及第4實施形態同等之元件面積削減效果。
7.其他
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，能夠進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍中。  [相關申請]
本申請享有以日本專利申請2019-153718號(申請日：2019年8月26日)為基礎申請之優先權。本申請藉由參考該基礎申請而包含基礎申請之所有內容。
1:半導體裝置2:p型電晶體5:p型半導體基板10:P阱區域11:絕緣體層12:n- 雜質擴散區域13:N阱區域14:n＋ 雜質擴散區域14A:n＋ 雜質擴散區域14B:n＋ 雜質擴散區域14C:n＋ 雜質擴散區域15:觸點16:絕緣體層16B:絕緣體層17:p＋ 雜質擴散區域18:觸點19:p＋ 雜質擴散區域20:觸點21:導電體層21C:導電體層22:觸點23:閘極絕緣膜24:導電體層24C:導電體層25:導電體層25C:導電體層26:絕緣體層26C:絕緣體層27:絕緣體層27C:絕緣體層28:觸點29:觸點31:抗蝕劑材32:抗蝕劑材33:遮罩材料34:抗蝕劑材35:抗蝕劑材36:抗蝕劑材36C:抗蝕劑材37:抗蝕劑材37A:抗蝕劑材37B:抗蝕劑材37C:抗蝕劑材38:層間絕緣膜100:半導體記憶裝置110:記憶胞陣列120:指令暫存器130:位址暫存器140:定序器150:驅動器模組160:列解碼器模組161:傳輸開關群162:區塊解碼器170:感測放大器模組200:記憶體控制器AND:及電路BA:區塊位址BL:位元線BL0～BLm:位元線BLK:區塊BLKSEL:節點CG:配線CU:胞單元H_STI1:孔H_STI2:孔H_STI2B:孔INV1:反相器INV2:反相器LC:邏輯電路MT:記憶胞電晶體SGD:選擇閘極線SGS:選擇閘極線SGSL:配線ST1:選擇電晶體ST2:選擇電晶體SU:串單元TTr(TTr0～TTr12):傳輸電晶體VRDEC:節點WL:字元線
圖1係自上方觀察第1實施形態之半導體裝置中所包含之p型電晶體之俯視圖。  圖2係沿著圖1之II-II線之p型電晶體之剖視圖。  圖3～11係用以說明第1實施形態之半導體裝置之製造工序之p型電晶體之剖視圖。  圖12係自上方觀察第2實施形態之半導體裝置中所包含之p型電晶體之俯視圖。  圖13係沿著圖12之XIII-XIII線之p型電晶體之剖視圖。  圖14係用以說明第2實施形態之半導體裝置之製造工序之p型電晶體之剖視圖。  圖15係自上方觀察第3實施形態之半導體裝置中所包含之p型電晶體之俯視圖。  圖16係沿著圖15之XVI-XVI線之p型電晶體之剖視圖。  圖17～19係用以說明第3實施形態之半導體裝置之製造工序之p型電晶體之剖視圖。  圖20係自上方觀察第4實施形態之半導體裝置中所包含之p型電晶體之俯視圖。  圖21係沿著圖20之XXI-XXI線之p型電晶體之剖視圖。  圖22～25係用以說明第4實施形態之半導體裝置之製造工序之p型電晶體之剖視圖。  圖26係自上方觀察第3實施形態之變化例之半導體裝置中所包含之p型電晶體之俯視圖。  圖27係自上方觀察第4實施形態之變化例之半導體裝置中所包含之p型電晶體之俯視圖。  圖28係表示包含作為各實施形態之半導體裝置之應用例之半導體記憶裝置之記憶體系統之整體構成之方塊圖。  圖29係表示作為各實施形態之半導體裝置之應用例之半導體記憶裝置內之記憶胞陣列之部分之電路圖。  圖30係表示作為各實施形態之半導體裝置之應用例之半導體記憶裝置內之列解碼器模組及驅動器模組之方塊圖。  圖31係表示作為各實施形態之半導體裝置之應用例之半導體記憶裝置內之區塊解碼器之電路圖。
1:半導體裝置
2:p型電晶體
10:P阱區域
11:絕緣體層
12:n-雜質擴散區域
13:N阱區域
14:n+雜質擴散區域
15:觸點
16:絕緣體層
17:p+雜質擴散區域
18:觸點
19:p+雜質擴散區域
20:觸點
21:導電體層
22:觸點

Claims (19)

  1. 一種半導體裝置，其具備：  第2導電型之半導體基板，其係包含第1面之半導體基板，且包含：  上述第1面側之第1導電型之第1區域；  第2導電型之2個第2區域，其等於上述第1區域之上述第1面側沿著上述第1面排列於第1方向；及  第1導電型之第3區域，其包圍上述第1區域，且具有低於上述第1區域之上述第1面中之第1導電型雜質之濃度的第1導電型雜質之濃度；  導電體層，其設置於上述第1區域中上述2個第2區域之間之第1部分之上方；以及  第1絕緣體層，其於上述半導體基板之上述第1面側，包圍上述第3區域且與上述第3區域相接；  上述第1區域中沿著上述第1方向與上述第1部分排列之第2部分於上述第1面側未由絕緣體層夾著，而沿著上述第1方向延伸。
  2. 如請求項1之半導體裝置，其中  上述半導體基板進而包含第1導電型之第4區域，上述第1導電型之第4區域於上述第1區域之上述第2部分之上述第1面側，具有高於上述第1區域之上述第1面中之第1導電型雜質之濃度的第1導電型雜質之濃度，且  進而具備與上述第4區域相接之觸點。
  3. 如請求項2之半導體裝置，其進而具備第2絕緣體層，上述第2絕緣體層於上述第1面側，設置於上述第1部分及上述2個第2區域與上述第4區域之間，且包圍上述第1部分及上述2個第2區域。
  4. 如請求項3之半導體裝置，其中  上述第4區域與上述第2絕緣體層分離。
  5. 如請求項3之半導體裝置，其中  上述第4區域與上述第2絕緣體層相接。
  6. 如請求項2之半導體裝置，其中  於上述第1面側，上述2個第2區域中之一個與上述第2部分相接。
  7. 如請求項6之半導體裝置，其進而具備第2絕緣體層，上述第2絕緣體層於上述第1面側，包圍上述第1部分以及上述2個第2區域中之另一個。
  8. 如請求項6之半導體裝置，其中  上述導電體層設置於上述第1區域中包含上述第1部分且包圍上述2個第2區域中之另一個之第3部分之上方。
  9. 如請求項6之半導體裝置，其中  上述觸點進而與上述2個第2區域中之一區域之上表面上相接。
  10. 如請求項6之半導體裝置，其具備：  第2導電型之第1電晶體，其設置於上述半導體基板上，且包含上述第1區域、上述2個第2區域、上述第3區域、上述導電體層、及上述第1絕緣體層；以及  第2電晶體及第3電晶體，其等設置於上述半導體基板上，且各自為第1導電型；  上述第1電晶體包含電連接於上述第2電晶體之第1端及上述第3電晶體之閘極之第1端、以及電連接於上述第3電晶體之第1端之第2端及背閘極。
  11. 一種半導體裝置之製造方法，其具備如下步驟：  於包含第1面之半導體基板之上述第1面側形成第1導電型之第1區域；  於上述半導體基板之上述第1面側，形成包圍上述第1區域之第1絕緣體層；  於上述第1區域之第1部分之上方形成導電體層；  於上述半導體基板之上述第1面側形成第1導電型之第3區域，上述第1導電型之第3區域於上述第1區域與上述第1絕緣體層之間與上述第1絕緣體層相接而包圍上述第1區域，且具有低於上述第1區域之上述第1面中之第1導電型雜質之濃度的第1導電型雜質之濃度；以及  於上述第1區域之上述第1面側，形成沿著第1方向夾著上述第1部分之第2導電型之2個第2區域；  上述第1區域中沿著上述第1方向與上述第1部分排列之第2部分於上述第1區域之上述第1面側未由絕緣體層夾著，而沿著上述第1方向延伸。
  12. 如請求項11之製造方法，其進而具備如下步驟：  於上述第1區域之上述第2部分之上述第1面側，形成具有高於上述第1區域之上述第1面中之第1導電型雜質之濃度的第1導電型雜質之濃度之第1導電型之第4區域；以及  形成與上述第4區域相接之觸點。
  13. 如請求項12之製造方法，其中  形成上述第1絕緣體層之步驟包含下述步驟，即，與形成上述第1絕緣體層一起，於上述第1區域之上述第1面側，進而形成包圍供形成上述第1部分及上述2個第2區域之部分的第2絕緣體層。
  14. 如請求項13之製造方法，其中  上述第4區域與上述第2絕緣體層分離。
  15. 如請求項13之製造方法，其中  上述第4區域與上述第2絕緣體層相接。
  16. 如請求項12之製造方法，其中  於上述第1面側，上述2個第2區域中之一個與上述第2部分相接。
  17. 如請求項16之製造方法，其中  形成上述第1絕緣體層之步驟包含下述步驟，即，與形成上述第1絕緣體層一起，於上述第1區域之上述第1面側，進而形成包圍上述第1部分以及上述2個第2區域中之另一個之第2絕緣體層。
  18. 如請求項16之製造方法，其中  形成上述導電體層之步驟包含下述步驟，即，於包含上述第1部分且包圍上述2個第2區域中之另一個之第3部分之上方形成上述導電體層。
  19. 如請求項16之製造方法，其中  上述觸點進而與上述2個第2區域中之一區域之上表面上相接。
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