KR20080038867A - 플래시 메모리 소자 및 제조방법 - Google Patents
플래시 메모리 소자 및 제조방법 Download PDFInfo
- Publication number
- KR20080038867A KR20080038867A KR1020060106358A KR20060106358A KR20080038867A KR 20080038867 A KR20080038867 A KR 20080038867A KR 1020060106358 A KR1020060106358 A KR 1020060106358A KR 20060106358 A KR20060106358 A KR 20060106358A KR 20080038867 A KR20080038867 A KR 20080038867A
- Authority
- KR
- South Korea
- Prior art keywords
- high voltage
- contact
- voltage transistor
- active
- semiconductor substrate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 3
- 229910004166 TaN Inorganic materials 0.000 claims 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 229910052715 tantalum Inorganic materials 0.000 claims 1
- 229910052718 tin Inorganic materials 0.000 claims 1
- 229910052719 titanium Inorganic materials 0.000 claims 1
- 229910052721 tungsten Inorganic materials 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Power Engineering (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 반도체 기판상에 정의되는 다수의 액티브 영역, 액티브 영역과 직교하도록 배열되는 다수의 고전압 트랜지스터 영역, 각 고전압 트랜지스터 영역의 좌 및 우측에 배열되는 콘택영역, 각각의 액티브 영역과 이격되고 수평방향으로 배열되는 다수의 워드라인들을 포함하는 플래시 메모리 소자를 포함한다.
플래시, 블록 스위치, 고전압 트랜지스터, 워드라인
Description
도 1은 본 발명에 따른 플래시 메모리 소자를 나타내는 레이아웃 도이다.
도 2a는 본 발명의 제 1 실시예에 따른 연결 구조를 나타낸 레이아웃 도이다.
도 2b는 본 발명의 제 2 실시예에 따른 연결 구조를 나타낸 레이아웃 도이다.
도 3a 내지 도 3e는 본 발명에 따른 플래시 메모리 소자의 제조방법을 나타내는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 206, 207, 214, 215 : 워드라인
102, 202, 203, 210, 211, HVNa, HVNb : 고전압 트랜지스터
103, 208, 216 : 액티브
104, 201, 204, 205, 209, 212, 213, 318 : 콘택 플러그
300 : 반도체 기판 302 : 게이트 산화막
304 : 제 1 도전막 306 : 소자 분리막
308 : 유전체막 310 : 제 2 도전막
312 : 금속막 314 : 접합영역
316 : 절연막
본 발명은 플래시 메모리 소자에 관한 것으로 특히, 플래시 메모리 소자의 워드라인 블록 스위치부에 관한 것이다.
일반적으로, 낸드 플래시 로우 디코더(NAND flash row decoder) 구조에서 블록 스위치(block switch)는 32개의 워드라인(wordline)과 소스 선택 게이트(source select gate) 1개 및 드레인 선택 게이트(drain select gate) 1개를 위해 모두 34개의 고전압 트랜지스터로 구성된다. 고전압 트랜지스터가 턴 오프되면 전압이 전달되지 않게 되어 워드라인 소오스 선택 트랜지스터 및 드래인 선택 트랜지스터는 전류의 흐름이 없는 플로팅(floating) 상태가 된다.
워드라인에 전압을 인가하는 고전압 트랜지스터는 두 가지 기능을 수행한다. 첫째는, 낸드 플래시 소자의 리드(read) 또는 프로그램(program) 모드시 양의 전압을 인가하기 위한 스위치 기능을 한다. 외부 커맨드 신호에 의해 스위치 고전압 트랜지스터의 게이트에 양의 전압이 인가되면 고전압 트랜지스터가 턴 온 되어 펌프 전압이 워드라인에 인가된다. 둘째는, 셀(cell)이 소거셀 모드일 경우 선택된 블록 은 그라운드(ground) 처리가 되며, 선택되지 않은 블록은 워드라인에 전압이 전달되지 않게 된다. 따라서, 고전압 트랜지스터의 게이트가 그라운드 처리가 되어야 하며, 각각의 워드라인 노드는 플로팅 되어야 한다. 만약, 고전압 트랜지스터에 접합누설이 있거나 파괴전압(BVDSS)이 약할 경우에는 소거시 웰(well)에 인가된 전압이 상승하게 된다. 이때, 상승된 전압을 스위치 트랜지스터가 보호하지 못하면 고전압 트랜지스터로 누설전류가 전달되어 소거시 웰 전압이 낮아지는 현상이 발생되는 칩 소거 결함을 유발할 수 있다.
하지만, 최근의 플래시 소자의 집적도가 증가하면서 워드라인의 두께 및 주변 소자 간의 길이를 줄여야 하는데, 종래의 소자 피치(pitch)로는 고전압을 사용하기가 매우 불안정하게 된다.
따라서, 본 발명은 고전압 트랜지스터를 워드라인 방향과 수직이 되도록 배열함으로써 소자의 길이 및 소자간 간격 마진을 확보하여 고전압을 사용하는 소자를 안정적으로 동작시키고, 마진 확보로 인하여 칩의 크기를 줄이는 데 있다.
본 발명에 따른 플래시 메모리 소자는, 반도체 기판상에 정의되는 다수의 액티브 영역, 액티브 영역과 직교하도록 배열되는 스트링 내에 형성되는 다수의 고전압 트랜지스터 영역, 각 고전압 트랜지스터 영역의 좌 및 우측에 배열되는 콘택영 역 및 각각의 액티브 영역과 이격되고 수평방향으로 배열되는 다수의 워드라인들을 포함하는 플래시 메모리 소자를 포함한다.
고전압 트랜지스터 및 콘택 간의 거리는 적어도 0.3㎛이고, 고전압 트랜지스터 및 콘택 간의 거리는 상기 액티브의 끝단 및 콘택 간의 거리보다 멀도록 형성한다.
단일 스트링 내에 두 개의 고전압 트랜지스터가 구비되고, 각각의 워드라인들은 고전압 트랜지스터의 양측에서 콘택 영역에 형성되는 각각의 콘택 플러그와 연결되고, 고전압 트랜지스터 간에 형성된 콘택 플러그로 고전압이 인가된다.
본 발명에 따른 플래시 메모리 소자의 제조방법은, 다수의 게이트들이 형성된 반도체 기판상에 이온주입 공정을 실시하여 상기 노출된 반도체 기판에 접합영역을 형성하는 단계, 다수의 게이트들 및 접합영역을 포함하는 상기 반도체 기판상에 절연막을 형성하는 단계 및 다수의 게이트들 간의 접합영역과 접하는 콘택 플러그를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 포함한다.
게이트는 게이트 산화막, 제 1 도전막, 유전체막, 제 2 도전막 및 금속막으로 형성되고, 금속막은 텅스텐실리사이드(WSix)와 같은 전도성 물질로 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되 는 것이다.
도 1은 본 발명에 따른 플래시 메모리 소자를 나타내는 레이아웃 도이다. 플래시 메모리 소자는 복수의 메모리 블록을 포함한다. 메모리 블록은 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 복수의 메모리 셀 스트링을 포함하고, 복수의 메모리 셀 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 복수의 워드라인들로 연결된다.
일반적으로 플래시 메모리 소자의 구조는 30볼트(V) 이상의 파괴전압(BVDSS)을 위해서 액티브와 액티브, 콘택과 게이트 간의 간격을 확보해야 하는데 집적도가 높아짐에 따라 종래의 블록 피치(pitch)를 확보하는 데에 어려움이 많다.
특히, 고전압 트랜지스터와 주변 소자들의 길이 및 소자들 간의 간격을 맞추기는 집적도가 증가할수록 점차 어려워지고 있다. 이러한 요소들은 고전압 트랜지스터의 길이(A), 액티브 끝단과 콘택 영역 간의 간격(B), 고전압 트랜지스터와 콘택 영역 간의 간격(C), 액티브와 액티브간의 간격(D) 및 액티브의 길이(E)가 있다. 여기서 고전압 트랜지스터의 길이(A)는 통상 1.3㎛의 길이로 형성된다. 액티브 끝단과 콘택 플러그 간의 간격(B)은 소자가 30V보다 높은 전압을 사용하기 위하여 1.80㎛보다 멀어야 한다. 고전압 트랜지스터와 콘택 플러그 간의 간격(C)은 파괴전압(BVDSS)과 밀접한 관계를 가지며, 일반적으로 0.70㎛보다 먼 간격을 유지해야 한다. 특히, 33V보다 높은 전압을 사용하는 경우에는 적어도 0.80㎛보다 먼 간격을 확보해야 한다. 액티브와 액티브 간의 간격(D)은 30V보다 높은 전압을 사용할 시에 0.60㎛보다 먼 간격을 확보해야 한다. 액티브의 길이(E)는 일반적으로 2.0㎛보다 먼 간격을 확보해야 소자의 신뢰도를 높일 수 있다.
따라서, 33V 보다 높은 전압을 워드라인으로 전달하기 위해서는 로우 디코더에서 사용되는 고전압 트랜지스터의 피치(pitch)는 2A+B+4C+3F+2D의 길이를 가진다. 여기서 F는 콘택의 길이이다. 이렇게 모두 합산한 길이는 적어도 8.85㎛보다 긴 2피치 사이즈를 가져야 안정된 동작을 구동할 수 있다. 그러므로, 1피치(pitch)의 길이는 적어도 4.43㎛보다 길어야 한다. 이러한 조건들을 만족시키려면 워드라인의 두께는 적어도 60㎚보다 두꺼워야 한다.
본 발명에서는 워드라인과 수직 방향으로 고전압 트랜지스터를 형성함으로써 고전압을 사용함에 있어서 마진을 확보하도록 한다. 설명의 편의를 위하여 블록 선택부의 일부를 도시하였다. 각각의 블록 선택부는 워드라인(101), 고전압 트랜지스터(102), 액티브(103) 및 콘택 플러그(104)를 포함한다.
제 1 블록선택부(SB1)는 적어도 두 개의 워드라인(101a, 101b) 및 적어도 두 개의 고전압 트랜지스터(A', B')를 포함한다. 고전압 트랜지스터(A', B')가 형성되지 않은 액티브(103) 상에는 하부구조와 상부구조를 연결하는 콘택 플러그(104)가 형성된다. 먼저 도 1에서는 본 발명의 특징을 위하여 구성 위주로 설명하도록 하고, 구체적인 배열은 다음의 도면을 참조하도록 한다. 제 1 고전압 트랜지스터(A')에 전압이 인가되면 워드라인(101a)으로 고전압이 인가된다. 제 2 고전압 트랜지스터(B')에 전압이 인가되면 워드라인(101b)으로 고전압이 인가된다. 제 2 블록선택부(SB2)도 제 1 블록선택부(SB1)와 유사하게 적어도 두 개의 워드라인(101c, 101d) 및 고전압 트랜지스터(C', D')를 포함한다. 제 3 고전압 트랜지스터(C')에 전압이 인가되면 워드라인(101c)으로 고전압이 인가된다. 제 4 고전압 트랜지스터(D')에 전압이 인가되면 워드라인(101d)으로 고전압이 인가된다.
예를 들어, 32개의 워드라인으로 구성되는 소자에 있어서, 제 1 및 제 3 고전압 트랜지스터(A', C')가 제 0 블록을 제어한다고 하면, 제 2 및 제 4 고전압 트랜지스터(B', D')는 제 1 블록을 제어한다. 즉, 제 1 고전압 트랜지스터(A')는 제 0 블록의 제 0 워드라인(101a)과 연결되어 메모리 셀 어레이 부의 메모리 셀들과 연결되는 워드라인으로 고전압을 인가한다. 그리고, 제 2 고전압 트랜지스터(B')는 제 1 블록의 제 16 워드라인(101b)과 연결되어 고전압을 전달한다. 그리고, 제 2 블록선택부(SB2)에서 제 3 고전압 트랜지스터(C')는 제 0 블록의 제 16 워드라인(101c)과 연결되어 메모리 셀 어레이 부의 메모리 셀들과 연결되는 워드라인으로 고전압을 인가한다. 제 4 고전압 트랜지스터(D')는 제 1 블록의 제 0 워드라인(101d)과 연결되어 메모리 셀 어레이 부의 메모리 셀들과 연결되는 워드라인으로 고전압을 인가한다.
이러한 구조의 복수의 블록선택부들이 17개 배열되면 모두 34개의 워드라인을 제어하는 고전압 트랜지스터를 구현할 수 있다.
이때 중요한 것은, 고전압 트랜지스터(A', B', C' 및 D')의 방향을 워드라인들(101a 내지 101d)과 수직이 되도록 회전시켜 배열함으로써 각 부의 간격 마진을 확보하는 것에 있다. 고전압 트랜지스터(A', B', C' 및 D')의 각도를 변경함으로써 고전압 트랜지스터와 워드라인, 고전압 트랜지스터와 콘택 플러그, 콘택 플러그와 액티브 간의 간격 등의 마진을 충분히 확보하게 된다. 이때, 고전압 트랜지스터 및 콘택 플러그와의 간격은 적어도 0.3㎛가 되어야 한다. 소자간의 간격 마진을 확보함으로써 집적도의 증가에 따른 배열을 용이하게 할 수 있고, 고전압을 사용하는 칩에서 고전압을 안전하게 전달할 수 있도록 한다. 또한, 워드라인을 블록별로 서로 이격시킴으로써 워드라인 간 발생하는 간섭현상을 방지할 수 있다.
도 2a는 본 발명의 제 1 실시예에 따른 연결 구조를 나타낸 레이아웃 도이다. 액티브(208) 상에 두 개의 고전압 트랜지스터(202, 203)가 형성되어 있는 경우에, 고전압을 인가받는 콘택 플러그(201) 및 워드라인과 연결되는 콘택 플러그(204, 205)를 포함하여 한 개의 블록 선택부를 형성한다. 메모리 소자에서 복수의 블록을 선택하기 위하여 복수의 블록 선택부 들이 수평하게 배열된다. 블록 선택부 들이 나란하게 배열되고(C1) 바로 이웃하여 또 다른 블록 선택부들을 배열한다(C2).
블록 스위치부의 동작은 다음과 같다. 고전압이 콘택 플러그(201)에 인가되어 있다. 고전압 트랜지스터(202)에 전압이 인가되면 고전압 트랜지스터(202)의 하부에 채널이 형성된다. 채널을 통하여 콘택 플러그(204)로 고전압이 인가되고, 고전압은 워드라인(206)으로 전달된다.
도 2b는 본 발명의 제 2 실시예에 따른 연결 구조를 나타낸 레이아웃 도이다. 액티브(216) 상에 두 개의 고전압 트랜지스터(210, 211)가 형성되어 있는 경우에, 고전압을 인가받는 콘택 플러그(209) 및 워드라인과 연결되는 콘택 플러그(214, 213)를 포함하여 한 개의 블록 선택부를 형성한다. 메모리 소자에서 복수의 블록을 선택하기 위하여 복수의 블록 선택부 들이 수평하게 배열된다(D1). 워드 라인은 레이아웃 상에서 블록 선택부의 상하로 각각 배열된다. 즉, 워드라인(214)은 블록 선택부의 상부 측으로 배열하고, 워드라인(215)은 블록 선택부의 하부 측으로 배열한다. 블록 선택부 들이 나란하게 배열되고(D1) 바로 이웃하여 또 다른 블록 선택부들을 배열한다(D2). 즉, 고전압 트랜지스터들 간에는 워드라인들이 배열되도록 한다.
블록 스위치부의 동작은 다음과 같다. 고전압이 콘택 플러그(201)에 인가되어 있다. 고전압 트랜지스터(202)에 전압이 인가되면 고전압 트랜지스터(202)의 하부에 채널이 형성된다. 채널을 통하여 콘택 플러그(204)로 고전압이 인가되고, 고전압은 워드라인(206)으로 전달된다.
도 3a 내지 도 3e는 본 발명에 따른 플래시 메모리 소자의 제조방법을 나타내는 단면도이다. 도 1에서 H-H' 방향의 단면에 대한 제조 방법을 설명하면 다음과 같다.
도 3a를 참조하면, 반도체 기판(300)상에 게이트 산화막(302) 및 플로팅 게이트용 제 1 도전막(304)을 순차적으로 형성한다.
도 3b를 참조하면, 제 1 도전막 패턴(304a) 및 게이트 산화막 패턴(302a)을 형성하기 위한 시각 공정을 실시하고, 반도체 기판(300)의 일부를 식각하여 트렌치를 형성한다. 트렌치를 채우도록 트렌치 및 제 1 도전막 패턴(304a) 상에 산화막을 형성한다. 화학적기계적연마(chemical mechanical polishing:CMP) 공정을 실시하여 제 1 도전막 패턴(304a)이 드러나도 연마하여 소자 분리막(306)을 형성한다.
도 3c를 참조하면, 소자 분리막(306) 및 제 1 도전막 패턴(304a) 상에 유전 체막(308), 콘트롤 게이트용 제 2 도전막(310) 및 금속막(312)을 형성한다. 이때, 제 2 도전막(310)을 형성하기 이전에 유전체막(308)의 일부를 식각하여 후속 제 1 도전막 패턴(304a)과 제 2 도전막(310)이 서로 접속되도록 한다. 금속막(312)은 텅스텐실리사이드(WSix)를 사용하여 형성한다.
도 3d를 참조하면, 금속막 패턴(312a), 제 2 도전막 패턴(310a), 유전체막 패턴(308a), 제1 도전막 패턴(304b) 및 게이트 산화막 패턴(302b)을 형성하기 위해 식각 공정을 수행하여 고전압 트랜지스터들(HVNa, HVNb)을 형성한다. 이온주입 공정을 수행하여 노출된 반도체 기판(300)에 접합영역(314)을 형성한다.
도 3e를 참조하면, 소자 분리막(306), 고전압 트랜지스터들(HVNa, HVNb) 및 접합영역(314)을 포함하는 반도체 기판(300) 상에 절연막(316)으로 채운다. 접합영역(314) 상부의 절연막(316)에 콘택 홀을 형성하고, 금속물질로 콘택 홀 내부를 채워 콘택 플러그(318)를 형성한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면 메모리 셀 블록을 제어하는 블록선택부의 고전압 트랜지스터를 워드라인과 수직이 되도록 배열함으로써 고전압을 사용하는 소자간의 간격 마진을 확보할 수 있게 되어 전체적인 칩 사이즈의 감소와 안정적인 고전압 전달 동작을 수행할 수 있다.
Claims (9)
- 반도체 기판상에 정의되는 다수의 액티브 영역;상기 액티브 영역과 직교하도록 배열되는 스트링 내에 형성되는 다수의 고전압 트랜지스터 영역;상기 각 고전압 트랜지스터 영역의 좌 및 우측에 배열되는 콘택영역; 및상기 각각의 액티브 영역과 이격되고 수평방향으로 배열되는 다수의 워드라인들을 포함하는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 고전압 트랜지스터 및 콘택 간의 거리는 적어도 0.3㎛인 플래시 메모리 소자.
- 제 1 항에 있어서,상기 고전압 트랜지스터 및 콘택 간의 거리는 상기 액티브의 끝단 및 콘택 간의 거리보다 먼 플래시 메모리 소자.
- 제 1 항에 있어서,상기 단일 스트링 내에 두 개의 고전압 트랜지스터가 구비되는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 각각의 워드라인들은 상기 고전압 트랜지스터의 양측에서 상기 콘택 영역에 형성되는 각각의 콘택 플러그와 연결되는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 고전압 트랜지스터 간에 형성된 콘택 플러그로 고전압이 인가되는 플래시 메모리 소자.
- 다수의 게이트들이 형성된 반도체 기판상에 이온주입 공정을 실시하여 상기 노출된 반도체 기판에 접합영역을 형성하는 단계;상기 다수의 게이트들 및 접합영역을 포함하는 상기 반도체 기판상에 절연막을 형성하는 단계; 및상기 다수의 게이트들 간의 상기 접합영역과 접하는 콘택 플러그를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
- 제 7 항에 있어서,상기 게이트는 게이트 산화막, 제 1 도전막, 유전체막, 제 2 도전막 및 금속막으로 형성되는 플래시 메모리 소자의 제조방법.
- 제 8 항에 있어서,상기 금속막은 WSix, W, Ta, Ti, TaN 및 TiN과 같은 물질로 형성되는 플래시 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060106358A KR100859409B1 (ko) | 2006-10-31 | 2006-10-31 | 플래시 메모리 소자 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060106358A KR100859409B1 (ko) | 2006-10-31 | 2006-10-31 | 플래시 메모리 소자 및 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080038867A true KR20080038867A (ko) | 2008-05-07 |
| KR100859409B1 KR100859409B1 (ko) | 2008-09-22 |
Family
ID=39647264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060106358A KR100859409B1 (ko) | 2006-10-31 | 2006-10-31 | 플래시 메모리 소자 및 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100859409B1 (ko) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100655279B1 (ko) * | 2000-12-14 | 2006-12-08 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
| KR20030079208A (ko) * | 2002-04-02 | 2003-10-10 | 주식회사 하이닉스반도체 | 플래시메모리 소자 및 그의 제조 방법 |
| KR100684875B1 (ko) * | 2004-11-24 | 2007-02-20 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
-
2006
- 2006-10-31 KR KR1020060106358A patent/KR100859409B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100859409B1 (ko) | 2008-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9412747B2 (en) | Semiconductor device and a method of manufacturing the same | |
| KR100689134B1 (ko) | 불휘발성 반도체 메모리와 그 제조 방법 | |
| KR100303956B1 (ko) | 불휘발성반도체기억장치및그제조방법 | |
| KR100628843B1 (ko) | 불휘발성 반도체 기억 장치 | |
| US7683422B2 (en) | Non-volatile memory devices with wraparound-shaped floating gate electrodes and methods of forming same | |
| US9330764B2 (en) | Array fanout pass transistor structure | |
| JP2004111478A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US6642569B2 (en) | Semiconductor memory with nonvolatile memory cell array and semiconductor device with nonvolatile memory cell array and logic device | |
| KR0155859B1 (ko) | 플래쉬 메모리장치 및 그 제조방법 | |
| KR20070026431A (ko) | 웰 콘택트를 갖는 ｅｅｐｒｏｍ 어레이 | |
| US8912588B2 (en) | Semiconductor memory device | |
| KR100483588B1 (ko) | 난드형 플래시 메모리 소자의 셀렉트 라인 형성 방법 | |
| US7358560B2 (en) | Flash memory device and method of manufacturing the same | |
| KR100855579B1 (ko) | 반도체 메모리 장치 및 그 형성 방법 | |
| KR100816732B1 (ko) | 낸드 플래시 메모리 소자 및 그 제조방법 | |
| KR101155279B1 (ko) | 반도체 메모리 소자 | |
| KR100859409B1 (ko) | 플래시 메모리 소자 및 제조방법 | |
| KR20020062435A (ko) | 플래시 메모리소자 및 그 제조방법 | |
| US20080157180A1 (en) | Flash memory device and method of forming the device | |
| TWI748321B (zh) | 半導體裝置及半導體裝置之製造方法 | |
| KR20040022998A (ko) | 제조 공정이 간단한 이이피롬(ｅｅｐｒｏｍ) 소자 및 그제조 방법 | |
| KR20080039097A (ko) | 반도체 소자 제조방법 | |
| KR20080039113A (ko) | 플래시 메모리 소자의 저항 형성방법 | |
| KR20100074665A (ko) | 비휘발성 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |