KR20030079208A - 플래시메모리 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시메모리 소자 및 그의 제조 방법에 관한 것으로, 특히 게이트전극과 접속되는 워드라인과, 상기 워드라인을 경계로, 상기 워드라인과 수평방향 및 수직방향으로 교번되게 형성되는 소오스 및 드레인과, 상기 수평방향으로 형성되는 소오스 및 드레인 중 인접한 소오스 및 드레인을 한 쌍씩 전기적으로 접속하는 콘택라인 및 상기 수평방향으로 형성되는 소오스 및 드레인을 전기적으로 접속하기 위하여 상기 콘택라인과 접속되는 비트라인를 포함하는 것을 특징으로 하는 플래시 메모리 소자 및 그의 제조 방법을 제공한다.
본 발명에 의하면, 기생 커패시턴스(capacitance)를 줄여 소자의 신뢰성을 향상할 수 있고 또한 공정의 단순화 및 수율을 향상할 수 있다.
Description
본 발명은 플래시메모리 소자 및 그의 제조 방법에 관한 것으로, 특히 0.18㎛ 이하의 플래시메모리 소자(flash memory cell)의 새로운 가상접지 어레이 구조(new structure for virtual ground array)에 관한 것이다.
반도체 소자는 점점 고집적화 되고 이에 따라 소자 사이즈도 감소하고 있는 추세이다. 일반적으로 플래시 메모리 소자에서는 이웃하는 소자의 소오스를 연결하여 소오스 콘택 라인(source contact line)으로 형성하고 있다. 그런데 소자 소오스 지역은 확산영역으로 형성되어 소오스 지역의 저항이 상대적으로 크게 되며, 이에 따라 16개의 소자마다 콘택을 형성하고 이를 메탈로 연결하여 공통 소오스라인으로 형성하는 것이다. 이때 콘택을 형성하는 지역의 면적이 전체 소자 어레이의 면적에서 상당한 부분을 차지하게 된다.
도 1은 종래의 기술에 따른 플래시메모리 소자의 레이아웃도이다.
도 2는 종래 기술에 따른 플래시메모리 소자을 설명하기 위한 도 1의 Ⅱ-Ⅱ'방향의 단면도이다.
도 1 및 도 2를 참조하면, 필드 산화막(field oxide)(12)이 형성된 반도체 기판(10) 상에 터널 산화막(tunnel oxide)(20) 및 플로팅 게이트(floating gate)용 제 1 폴리실리콘(poly silicon)(30)을 순차적으로 증착하고 제 1 식각 공정에 의해 제 1 폴리실리콘(30) 및 터널 산화막(20)을 식각한다. 전체구조 상부에 유전체막(40), 콘트롤 게이트(control gate)용 제 2 폴리실리콘(50) 및 하드마스크(hard mask)층(60)을 순차적으로 증착하고 게이트 식각 공정을 실시하여 콘트롤 게이트를 완성한다. 상기의 하드마스크층(60)을 식각 베리어로 하는 자기 정렬 식각 공정을 계속해서 진행함으로써, 게이트 전극(70)이 완성된다. 소오스/드레인(source/drain) 이온주입 공정을 실시하여 소오스(S) 및 드레인(D)을 형성한다.
전체구조 상부에 제 1 층간 절연막(도시되지 않음)을 형성하고 평탄화한 후, 콘택 마스크(contact mask)를 이용한 식각 공정을 실시하여 소오스 콘택 라인(80) 이 형성될 영역 및 드레인(D)이 노출되도록 상기 제 1 층간 절연막을 제거함으로써 드레인(D) 콘택홀(contact hole) 및 소오스 콘택 라인(80)용 콘택홀을 형성한다. 드레인(D) 콘택홀 및 소오스 콘택 라인(80)용 콘택홀이 형성된 전체구조 상에 텅스텐을 증착한 후 평탄화하여 드레인 콘택 플러그(90) 및 소오스 콘택 라인(80)을 형성한다.
도 3은 종래의 기술에 따른 플래시메모리 소자의 어레이를 설명하기 위한 회로도이다.
도 1 및 도 3을 참조하면, 상기와 같이 종래의 가상접지 어레이 구조의 플래시메모리에서는 텅스텐 국부연결(Tungsten Local Interconnection; 이하 'WLI'라함)공정에 의해 각 소자의 소오스영역을 상호 연결하여 공통소오스라인(common source line; CSL1)을 형성한다. 일반적으로 이웃하는 소오스들을 하나의 소오스 콘택 라인(80)으로 형성한 후 16개의 소자마다 공통소오스라인(CSL1)용 콘택 플러그(A)를 형성하여 공통 소오스라인(CSL1)에 연결한다.
또한 게이트 전극(70)을 패터닝하여 워드라인(110)을 형성하고 각 소자의 드레인 콘택 플러그(90)들을 메탈로 연결하여 비트라인(100)을 형성한다. 이를 위해 워드라인(110)을 중심으로 한쪽에는 소오스 부만이 반대편에는 드레인 부만이 형성된다.
종래의 가상접지 어레이 플래시메모리의 동작을 살펴보면, 제 1 공통소오스라인(CSL1)이 접지에 연결되고, 제 1 내지 제 3 워드 라인들(WL1 내지 WL3)중 적어도 어느 하나에 전압을 인가한다. 제 1 내지 제 3 비트 라인들(BL1 내지 BL3)중 어느 하나에 전압을 인가하면, 다수의 메모리 소자 중 적어도 어느 하나가 선택되어 프로그램, 소거 또는 독출 동작을 수행하게 된다. 즉, 제 2 비트라인(BL2), 제 1 워드라인(WL1) 및 공통소오스라인(CSL1)을 선택함으로써 소자(M1)이 선택되어진다.
하지만 종래의 가상접지 어레이 구조의 플래시메모리에서는 소스 콘택 라인과 드레인 콘택홀을 식각할 경우 발생하는 실리콘기판의 손실(loss)로 인해 소자결함이 발생한다. 또한 큰 워드라인 커패시턴스(capacitance) 인해 RC 지연(RC delay)이 유발됨으로써 프로그램 및 소거 속도가 늦어지고 소자의 디스터번스(disturbance) 특성이 나빠진다. 그리고 공통소오스라인을 형성함으로 인해 공정이 복잡해진다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 레이아웃을 변경하여 WLI공정 시 이웃하는 셀의 소오스와 드레인을 동시에 하나의 금속배선으로 형성함으로써 셀의 디스터번스 특성을 향상시킬 수 있는 플래시메모리 소자을 제공하는데 그 목적이 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 공정의 단순화와 기생 커패시턴스를 줄일 수 있는 플래시메모리 소자의 제조 방법을 제공하는데 있다.
도 1은 종래의 기술에 따른 플래시메모리 소자의 레이아웃도 이고, 도 2는 도 1의 Ⅱ-Ⅱ'방향의 단면도이다.
도 3은 종래의 기술에 따른 플래시메모리 소자의 어레이를 설명하기 위한 회로도이다.
도 4는 본 발명에 따른 플래시메모리 소자 및 그 제조 방법을 설명하기 위한 레이아웃도 이고, 도 5는 도 4의 Ⅴ-Ⅴ'방향의 단면도이며, 도 6은 도 4의 Ⅵ-Ⅵ'방향의 단면도이다.
도 7은 본 발명에 따른 플래시메모리 소자의 동작을 설명하기 위한 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 200 : 반도체 기판12, 210 : 필드 산화막
20, 220 : 터널 산화막 30, 230 : 플로팅 게이트
40, 240 : 유전체막50, 250 : 콘트롤 게이트
60, 260 : 하드 마스크층 70, 270 : 게이트 전극
80 : 소오스라인90 : 드레인 콘택플러그
100, 300 : 비트라인110, 310 : 워드라인
262, 282 : 층간 절연막280 : 콘택 라인
290 : 비트라인 콘택
상기 기술적 과제를 달성하기 위하여 본 발명은, 게이트전극과 접속되는 워드라인과, 상기 워드라인을 경계로, 상기 워드라인과 수평방향 및 수직방향으로 교번되게 형성되는 소오스 및 드레인과, 상기 수평방향으로 형성되는 소오스 및 드레인 중 인접한 소오스 및 드레인을 한 쌍씩 전기적으로 접속하는 콘택라인 및 상기 수평방향으로 형성되는 소오스 및 드레인을 전기적으로 접속하기 위하여 상기 콘택라인과 접속되는 비트라인를 포함하는 것을 특징으로 하는 플래시 메모리 소자을제공하는데 있다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 필드산화막이 형성된 반도체 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와, 이온 주입 공정을 실시하여 셀의 소오스와 드레인을 형성하는 단계와, 전체 구조 상부에 제 1 층간 절연막을 형성하는 단계와, 상기 제 1 층간 절연막 내에 상기 게이트 전극사이에 서로 이웃하는 상기 소오스와 상기 드레인을 한 쌍씩 전기적으로 연결하는 콘택라인을 형성하는 단계와, 전체 구조 상부에 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 층간 절연막 내에 상기 콘택 라인과 연결되는 비트라인 콘택을 형성하는 단계 및 상기 비트라인 콘택과 연결되는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 4는 본 발명에 따른 플래시메모리 소자 및 그 제조 방법을 설명하기 위한 레이아웃도이고, 도 5는 도 4의 Ⅴ-Ⅴ'방향으로 절단한 단면도이며, 도 6은 도 4의 Ⅵ-Ⅵ'방향으로 절단한 단면도이다.
도 4 내지 도 6을 참조하면, 반도체 기판(200)상에 활성영역과 필드영역이 나란히 교대로 배열되도록 필드 산화막(210)을 형성한다. 반도체 기판(200)상에 터널 산화막(220) 및 플로팅 게이트용 제 1 폴리실리콘층(230)을 순차로 형성한 후 제 1 패터닝 공정을 실시하여 플로팅 게이트를 형성한다. 전체구조 상부에 유전체막(240), 콘트롤 게이트용 제 2 폴리실리콘(250) 및 하드 마스크층(260)을 순차적으로 형성한 다음 제 2 패터닝 공정을 실시하여 콘트롤게이트를 형성한다. 상기의 패터닝된 하드 마스크층(260)을 식각 베리어(barrier)로 식각 공정을 계속해서 실시하여 게이트 전극(270)을 형성함으로써 워드라인을 형성한다. 전체 구조 상부에 스페이서용 질화막을 증착한 후 건식 식각을 실시하여 게이트 전극(270) 측벽에 스페이서(272)를 형성한다.
구체적으로 각 셀의 게이트 전극(270)을 연결하여 형성되는 워드라인(310)을 패터닝할 경우, 워드라인(310)은 X축 방향으로(즉, 활성영역 방향과 수직) 패터닝한다. 워드라인(310)의 폭은 도 4의 점선 A와 같이 일정한 폭을 갖는 직선으로 패터닝하거나 도 4의 실선 B와 같이 후속 비트라인(300) 연결을 위한 메탈 콘택부(290)가 형성될 부분의 게이트 폭을 작게 하여 워드라인(310)에 요부가 형성되도록 패터닝한다.
소오스/드레인 이온주입 공정을 실시하여 소오스(S) 및 드레인(D)을 형성한다. 본 발명에서는 X축의 방향(즉, 워드라인 방향)과 Y축 방향(즉, 비트라인 방향)으로 소오스(S) 및 드레인(D)이 교번되게 형성한다. 구체적으로 도 4의 X축 방향의 활성영역에 드레인, 소오스, 드레인 그리고 소오스가 교번되게 형성하고 도 4의 Y축 방향의 활성영역에 드레인, 소오스, 드레인 그리고 소오스가 교번되게 형성한다.
전체구조 상부에 제 1 층간 절연막(262)을 증착한 다음 게이트 전극(270)이 노출되도록 평탄화 한다. X축 방향으로 이웃하는 셀들의 소오스(S)와 드레인(D)을 한쌍씩 연결하기 위한 소오스/드레인 콘택 라인(280)을 형성한다. 구체적으로 전체 구조 상부에 감광막을 도포한 후 리소그라피 공정을 실시하여 X축 방향으로 이웃하는 셀들의 소오스(S)와 드레인(D)이 연결된 제 1 감광막 패턴(도시되지 않음)을 형성한다. 상기 제 1 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 제 1 층간 절연막(262)을 제거함으로써 X축 방향으로 이웃하는 소오스(S)와 드레인(D)을 연결하는 소오스/드레인 콘택라인(280) 형성용 콘택홀을 형성한다. 상기 소오스/드레인 콘택라인 형성용 콘택홀을 텅스텐(W) 또는 알루미늄(Al) 같은 메탈 또는 도전물질로 매립함으로써 이웃하는 셀의 소오스(S)와 드레인(D)을 연결하는 콘택라인(280)으로 만든다. 소오스/드레인 콘택라인(280)은 Y축 방향으로 서로 엇갈리게 형성한다. 즉, 도 4에 도시된 바와 같이 Y축 방향으로 지그재그 형으로 형성한다. 이로써 종래의 이웃하는 셀의 소오스를 연결하는 소오스라인형성 공정과 8내지 16개의 소오스마다 소오스 픽업부를 형성하여 소오스라인을 하나의 공통소오스라인으로 형성하는 공정을 실시하지 않아도 된다.
다음으로, 전체구조 상부에 제 2 층간절연막(282)을 형성한 다음 감광막을 도포한 후 리소그라피 공정을 실시하여 소오스/드레인 콘택라인(280)을 개방하는 제 2 감광막 패턴(도시되지 않음)을 형성한다. 본 실시예에서는 소오스/드레인 콘택라인(280) 중 드레인 영역을 개방하는 제 2 감광막 패턴을 형성한다. 상기 제 2 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 비트라인 콘택(290)을 위한 콘택홀을 형성한다. 비트라인 콘택을 위한 콘택홀을 텅스텐(W) 또는 알루미늄(Al) 같은 메탈 또는 도전물질로 매립하여 비트라인 콘택(290)을 형성한다. 이어서 비트라인 콘택(290)과 연결되는 비트라인(300)을 형성한다.
도 7은 본 발명에 따른 플래시메모리 소자의 동작을 설명하기 위한 회로도이다.
도 4 및 도 7을 참조하면, 본 발명의 가상접지 어레이 구조의 플래시메모리는 적층 구조의 게이트 전극이 접속되어 있는 워드라인(310)과 워드라인(310) 방향으로 이웃하는 셀들의 소오스(S)와 드레인(D)이 연결된 콘택라인(280)과 상기의 소오스/드레인 콘택라인(280)과 접속되는 비트라인(300)으로 구성된다.
구체적으로 도 7에서와 같이 제 2 셀 및 제 3 셀(M2 및 M3)의 게이트 전극은 제 1 워드라인(WL1)에 접속해있고 제 2 셀(M2)의 드레인(D)과 제 3 셀(M3)의 소오스(S)가 하나의 콘택라인(280)으로 연결되어 제 2 비트라인(BL2)에 연결된다. 이때 제 2 셀(M2)의 소오스(S)는 제 1 셀(M1)의 드레인(D)과 하나의 콘택라인으로 연결되어 제 1 비트라인(BL1)에 연결된다.
상기 구조의 플래시메모리의 동작을 설명하면, 제 1 내지 3 워드 라인들(WL1 내지 WL3)중 하나가 전기적으로 연결되고, 제 1 내지 3 비트 라인들(BL1 내지 BL3)중 2개를 선택하여 전기적으로 연결하면 다수의 메모리 셀 중 하나가 선택되어 프로그램, 소거 또는 독출 동작을 수행하게 된다.
구체적으로 제 1 워드라인(WL1)에 전압이 인가되고 제 1 비트라인(BL1)이 접지에 연결되고 제 2 비트라인(BL2)에 전압이 인가되면 제 2 메모리 셀(M2)이 전기적으로 연결되어 프로그램, 소거 또는 독출 동작을 수행한다.
상술한 바와 같이, 본 발명은 셀의 레이아웃을 변경하여 이웃하는 셀의 소오스와 드레인을 하나의 콘택라인으로 형성함으로써 게이트의 커플링비를 일정하게 할 수 있고, 기생 커패시턴스 및 정션 저항을 줄일 수 있다.
또한 공통 소오스라인 형성 공정을 생략함으로써 공정의 단순화와 수율향상을 가져올 수 있다.
Claims (8)
- 게이트전극과 접속되는 워드라인;상기 워드라인을 경계로, 상기 워드라인과 수평방향 및 수직방향으로 교번되게 형성되는 소오스 및 드레인;상기 수평방향으로 형성되는 소오스 및 드레인 중 인접한 소오스 및 드레인을 한 쌍씩 전기적으로 접속하는 콘택라인; 및상기 수평방향으로 형성되는 소오스 및 드레인을 전기적으로 접속하기 위하여 상기 콘택라인과 접속되는 비트라인를 포함하는 것을 특징으로 하는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 콘택라인은 메탈 또는 도전물질로 구성되는 것을 특징으로 하는 플래시 메모리 소자.
- 제 2 항에 있어서,상기 메탈은 텅스텐(W) 또는 알루미늄(Al)인 것과 상기 도전 물질은 폴리 실리콘 인것을 특징으로 하는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 워드라인 폭이 일정한 것을 특징으로 하는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 드레인쪽의 워드라인 폭이 감소되는 것을 특징으로 하는 플래시 메모리 소자.
- 필드산화막이 형성된 반도체 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극 측벽에 스페이서를 형성하는 단계;이온 주입 공정을 실시하여 소오스와 드레인을 형성하는 단계;전체 구조 상부에 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막 내에 상기 게이트 전극사이에 서로 이웃하는 상기 소오스와 상기 드레인을 한 쌍씩 전기적으로 연결하는 콘택라인을 형성하는 단계;전체 구조 상부에 제 2 층간 절연막을 형성하는 단계;상기 제 2 층간 절연막 내에 상기 콘택 라인과 연결되는 비트라인 콘택을 형성하는 단계; 및상기 비트라인 콘택과 연결되는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 6 항에 있어서,상기 콘택라인은 메탈 또는 도전물질로 구성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 7 항에 있어서,상기 메탈은 텅스텐(W) 또는 알루미늄(Al)인 것과 상기 도전물질은 폴리 실리콘인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100724568B1 (ko) * | 2005-10-12 | 2007-06-04 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| KR100859409B1 (ko) * | 2006-10-31 | 2008-09-22 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 제조방법 |
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2002
- 2002-04-02 KR KR1020020018066A patent/KR20030079208A/ko not_active Application Discontinuation
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| KR100724568B1 (ko) * | 2005-10-12 | 2007-06-04 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| KR100859409B1 (ko) * | 2006-10-31 | 2008-09-22 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 제조방법 |
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| WITN | Withdrawal due to no request for examination |