KR20240013582A - 집적회로 소자 - Google Patents

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윤찬식
김종민
이기석
안준혁
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상에 따른 집적회로 소자는, 소자 분리막에 의해 정의된 활성 영역을 가지는 기판, 활성 영역을 가로지르며 기판 내부에서 제1 수평 방향으로 연장되는 워드 라인, 워드 라인 위에서 제1 수평 방향에 직교하는 제2 수평 방향으로 연장되는 비트 라인, 비트 라인을 활성 영역에 전기적으로 연결하는 다이렉트 컨택, 활성 영역의 상부에 배치되고 활성 영역보다 큰 수평 폭을 가지는 추가 패드, 추가 패드의 일 측벽을 파고들어 형성되는 베리드 컨택, 및 베리드 컨택 상에서 수직 방향으로 연장하고 제1 수평 방향에서 비트 라인과 대면하는 도전성 랜딩 패드를 포함한다.

Description

집적회로 소자{INTEGRATED CIRCUIT DEVICE}
본 발명의 기술분야는 집적회로 소자에 관한 것으로, 더욱 상세하게는, 자기 정렬(self-align) 방식으로 형성된 구조를 포함하는 집적회로 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화되고 있다. 따라서, 전자기기에 사용되는 높은 집적도를 가지는 집적회로 소자가 요구되어, 집적회로 소자의 구성들에 대한 디자인 룰이 감소되고 있다. 이에 따라, 집적회로 소자를 구성하는 도전 패턴들 간의 접촉 면적을 증가시키기 위한 제조 공정의 난이도가 점차 증가하고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 활성 영역 상에 자기 정렬 방식으로 형성된 추가 패드를 포함하여, 베리드 컨택과 활성 영역 간의 접촉 면적을 확보할 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 소자 분리막에 의해 정의된 활성 영역을 가지는 기판; 상기 활성 영역을 가로지르며, 상기 기판 내부에서 제1 수평 방향으로 연장되는 워드 라인; 상기 워드 라인 위에서, 상기 제1 수평 방향에 직교하는 제2 수평 방향으로 연장되는 비트 라인; 상기 비트 라인을 상기 활성 영역에 전기적으로 연결하는 다이렉트 컨택; 상기 활성 영역의 상부에 배치되고, 상기 활성 영역보다 큰 수평 폭을 가지는 추가 패드; 상기 추가 패드의 일 측벽을 파고들어 형성되는 베리드 컨택; 및 상기 베리드 컨택 상에서 수직 방향으로 연장하고, 상기 제1 수평 방향에서 상기 비트 라인과 대면하는 도전성 랜딩 패드;를 포함한다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 소자 분리막에 의해 정의된 활성 영역을 가지는 기판; 상기 활성 영역을 가로지르며, 상기 기판 내부에서 제1 수평 방향으로 연장되는 워드 라인; 상기 워드 라인 위에서, 상기 제1 수평 방향에 직교하는 제2 수평 방향으로 연장되는 비트 라인; 상기 비트 라인을 상기 활성 영역에 전기적으로 연결하는 다이렉트 컨택; 상기 활성 영역의 상부에 배치되고, 상기 활성 영역보다 작은 수평 폭을 가지는 추가 패드; 상기 추가 패드의 양 측벽에 형성되는 추가 스페이서; 상기 추가 패드의 일 측벽 및 상기 추가 스페이서의 일부분을 파고들어 형성되는 베리드 컨택; 및 상기 베리드 컨택 상에서 수직 방향으로 연장하고, 상기 제1 수평 방향에서 상기 비트 라인과 대면하는 도전성 랜딩 패드;를 포함한다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 소자 분리막에 의해 정의된 활성 영역을 가지는 기판; 상기 활성 영역의 상부에 배치되고, 상기 활성 영역과 서로 다른 수평 폭을 가지는 추가 패드; 상기 활성 영역을 가로지르며, 상기 기판 내부에서 제1 수평 방향으로 연장되는 워드 라인; 상기 워드 라인 위에서, 상기 제1 수평 방향에 직교하는 제2 수평 방향으로 연장되는 비트 라인; 상기 비트 라인을 상기 활성 영역에 전기적으로 연결하는 다이렉트 컨택; 상기 제1 수평 방향에서 상기 비트 라인과 대면하는 도전성 랜딩 패드; 상기 비트 라인 위에 배치되고, 상기 도전성 랜딩 패드와 전기적으로 연결되는 커패시터 구조물; 상기 추가 패드의 일 측벽을 파고들어, 상기 커패시터 구조물을 상기 활성 영역에 전기적으로 연결하는 베리드 컨택;을 포함하고, 상기 활성 영역은 상기 제1 및 제2 수평 방향에 대하여 사선 방향으로 연장되는 바(bar) 형상이고, 상기 추가 패드는 상기 바 형상의 양 끝단에 서로 이격되어 배치된다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 활성 영역 상에 자기 정렬 방식으로 형성된 추가 패드를 포함하여, 베리드 컨택과 활성 영역 간의 접촉 면적을 확보할 수 있으므로, 생산 효율성 및 안정된 동작 성능을 유지할 수 있는 효과가 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자의 주요 구성들을 나타내는 레이아웃 도면이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자를 나타내는 단면도이다.
도 3은 도 2의 Ⅲ 부분의 확대도이다.
도 4 및 도 5는 본 발명의 기술적 사상의 다른 실시예에 따른 집적회로 소자를 나타내는 단면도들이다.
도 6a 내지 도 15c는 본 발명의 기술적 사상에 의한 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 16은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 시스템을 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자의 주요 구성들을 나타내는 레이아웃 도면이다.
도 1을 참조하면, 집적회로 소자(10)는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 장축을 가지도록 배치되는 복수의 활성 영역(ACT)을 포함할 수 있다.
복수의 워드 라인(WL)이 복수의 활성 영역(ACT)을 가로질러 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 상에는 복수의 비트 라인(BL)이 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다.
복수의 비트 라인(BL)은 다이렉트 컨택(DC)을 통해 복수의 활성 영역(ACT)에 연결될 수 있다. 일부 실시예들에서, 복수의 비트 라인(BL) 중 상호 이웃한 2개의 비트 라인(BL) 사이에 복수의 베리드 컨택(BC)이 형성될 수 있다. 복수의 베리드 컨택(BC)은 각각 상호 이웃한 2개의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)의 상부까지 연장될 수 있다. 일부 실시예들에서, 복수의 베리드 컨택(BC)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라 일렬로 배열될 수 있다.
복수의 베리드 컨택(BC) 상에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 베리드 컨택(BC) 및 복수의 랜딩 패드(LP)는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(미도시)을 복수의 활성 영역(ACT)에 연결시키는 역할을 할 수 있다. 복수의 랜딩 패드(LP)는 각각 복수의 베리드 컨택(BC)과 일부 오버랩되도록 배치될 수 있다. 이하에서 자세히 살펴보도록 한다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자를 나타내는 단면도이다.
구체적으로, 도 2는 도 1의 Ⅱ-Ⅱ' 선에 대응하는 위치를 따라서 절단한 단면도이고, 도 3은 도 2의 Ⅲ 부분의 확대도이다.
도 2 및 도 3을 함께 참조하면, 집적회로 소자(10)는 소자 분리막(112)에 의해 복수의 활성 영역(ACT)이 정의된 기판(101)을 포함할 수 있다.
기판(101)은 실리콘(Si)을 포함하는 웨이퍼일 수 있다. 또는, 기판(101)은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), InP(indium phosphide)와 같은 화합물 반도체를 포함하는 웨이퍼일 수 있다. 한편, 기판(101)은 SOI(silicon on insulator) 구조를 가질 수 있다. 또한, 기판(101)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다.
기판(101)에 형성된 제1 트렌치(T1) 내에 소자 분리막(112)이 형성될 수 있다. 소자 분리막(112)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다. 기판(101)에서 소자 분리막(112)에 의해 복수의 활성 영역(ACT)이 정의될 수 있다.
복수의 활성 영역(ACT)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 연장되는 바(bar) 형상으로 배치될 수 있다. 복수의 활성 영역(ACT) 각각의 상부에는 상기 활성 영역(ACT)보다 큰 수평 폭을 가지는 추가 패드(110)가 배치될 수 있다. 이에 대한 자세한 내용은 후술하도록 한다.
기판(101) 내에는 앞서 도 1에서 설명한 복수의 워드 라인(WL)이 매립되어 있을 수 있다. 기판(101) 상에는 버퍼층(122)이 형성될 수 있다. 버퍼층(122)은 추가 패드(110)의 상면 및 소자 분리막(112)의 상면을 덮을 수 있다. 버퍼층(122)은 기판(101) 상에 차례로 형성된 제1 실리콘 산화물, 실리콘 질화물, 및 제2 실리콘 산화물의 적층 구조로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
버퍼층(122) 상에는 제2 수평 방향(Y 방향)으로 상호 평행하게 연장되는 복수의 비트 라인(BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 제1 수평 방향(X 방향)으로 서로 이격될 수 있다. 복수의 활성 영역(ACT) 각각의 일부 영역 위에 다이렉트 컨택(DC)이 배치될 수 있다. 복수의 비트 라인(BL)은 각각 다이렉트 컨택(DC)을 통해 활성 영역(ACT)에 연결될 수 있다. 다이렉트 컨택(DC)은 예를 들어, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 다이렉트 컨택(DC)은 도핑된 폴리실리콘으로 이루어질 수 있다.
복수의 비트 라인(BL)은 각각 기판(101) 상에 차례로 형성된 하부 도전층(130), 중간 도전층(132), 및 상부 도전층(134)을 포함할 수 있다. 복수의 비트 라인(BL) 각각의 상면은 절연 캡핑 패턴(136)으로 덮일 수 있다. 절연 캡핑 패턴(136)은 상부 도전층(134)의 위에 배치될 수 있다. 비트 라인(BL)의 하부 도전층(130)의 상면과 다이렉트 컨택(DC)의 상면은 동일 평면 상에 배치될 수 있다.
일부 실시예들에서, 하부 도전층(130)은 도핑된 폴리실리콘으로 이루어질 수 있다. 중간 도전층(132) 및 상부 도전층(134)은 각각 Ti, TiN, TiSiN, W, WN, WSi, WSiN, Ru, 또는 이들의 조합을 포함하는 막으로 이루어질 수 있다. 예를 들어, 중간 도전층(132)은 TiN 및/또는 TiSiN 막으로 이루어지고, 상부 도전층(134)은 Ti, TiN, W, WN, WSiN, Ru, 또는 이들의 조합을 포함하는 막으로 이루어질 수 있다. 절연 캡핑 패턴(136)은 실리콘 질화물로 이루어질 수 있다.
기판(101)의 일부 영역에서 활성 영역(ACT)에 복수의 리세스 공간(R1)이 형성될 수 있다. 복수의 리세스 공간(R1)은 복수의 컨택 플러그(150)로 채워질 수 있다. 복수의 컨택 플러그(150)는 각각 리세스 공간(R1)으로부터 수직 방향(Z 방향)으로 연장되는 기둥 형상을 가질 수 있다. 복수의 컨택 플러그(150)는 각각 활성 영역(ACT)에 접할 수 있다. 복수의 컨택 플러그(150) 각각의 하단부는 기판(101) 내에 매립되도록 기판(101)의 상면보다 더 낮은 레벨에 배치될 수 있다. 복수의 컨택 플러그(150)는 전체가 금속이거나, 금속과 금속 실리사이드막이거나, 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 집적회로 소자(10)에서, 하나의 다이렉트 컨택(DC)과, 상기 하나의 다이렉트 컨택(DC)을 사이에 두고 서로 대면하는 한 쌍의 컨택 플러그(150)는 각각 복수의 활성 영역(ACT) 중 서로 다른 활성 영역(ACT)에 추가 패드(110)를 통하여 전기적으로 연결될 수 있다. 즉, 컨택 플러그(150)는 활성 영역(ACT)보다 수평 폭이 더 큰 추가 패드(110)와 접촉면을 형성하며, 직접 연결될 수 있다.
복수의 비트 라인(BL) 중에서 선택되고 서로 인접한 한 쌍의 비트 라인(BL) 사이에서 복수의 컨택 플러그(150)가 제2 수평 방향(Y 방향)을 따라 일렬로 배열될 수 있다. 제2 수평 방향(Y 방향)을 따라 일렬로 배열된 복수의 컨택 플러그(150) 각각의 사이에는 절연 펜스(미도시)가 배치될 수 있다. 복수의 컨택 플러그(150)는 상기 절연 펜스에 의해 상호 절연될 수 있다. 예를 들어, 상기 절연 펜스는 실리콘 질화물로 이루어질 수 있다. 상기 절연 펜스는 기판(101) 상에서 수직 방향(Z 방향)으로 연장되는 기둥 형상을 가질 수 있다.
복수의 컨택 플러그(150) 위에는 복수의 금속 실리사이드막(152) 및 복수의 랜딩 패드(LP)가 배치될 수 있다. 복수의 랜딩 패드(LP)는 각각 컨택 플러그(150) 위에서 수직 방향(Z 방향)으로 길게 연장될 수 있다. 복수의 랜딩 패드(LP)는 각각 금속 실리사이드막(152)을 통해 복수의 컨택 플러그(150)에 전기적으로 연결될 수 있다.
복수의 랜딩 패드(LP)는 각각 도전성 배리어막(154)과 금속막(156)을 포함할 수 있다. 일부 실시예들에서, 도전성 배리어막(154)은 Ti, TiN, 또는 이들의 조합으로 이루어지고, 금속막(156)은 텅스텐(W)으로 이루어질 수 있다. 복수의 랜딩 패드(LP)는 평면에서 보았을 때, 복수의 아일랜드 패턴 형상을 가질 수 있다. 일부 실시예들에서, 금속 실리사이드막(152)은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 금속 실리사이드막(152)은 생략될 수도 있다.
컨택 플러그(150) 및 금속 실리사이드막(152)은 베리드 컨택(BC)을 구성할 수 있다. 기판(101) 상에 차례로 배치된 컨택 플러그(150), 금속 실리사이드막(152), 및 랜딩 패드(LP)는 제1 수평 방향(X 방향)으로 비트 라인(BL)에 인접한 위치에서, 추가 패드(110)를 통하여 활성 영역(ACT)에 전기적으로 연결되는 컨택 구조물을 구성할 수 있다.
복수의 비트 라인(BL)과 이들의 상면을 덮는 복수의 절연 캡핑 패턴(136) 각각의 양 측벽은 스페이서 구조물(SP)로 덮일 수 있다. 복수의 비트 라인(BL) 중에서 선택되는 하나의 비트 라인(BL)과, 상기 하나의 비트 라인(BL)에 인접한 위치에서 제2 수평 방향(Y 방향)을 따라 일렬로 배열되는 복수의 컨택 플러그(150)의 사이에는 하나의 스페이서 구조물(SP)이 개재될 수 있다. 복수의 스페이서 구조물(SP)은 각각 내측 스페이서(142), 중간 스페이서(146), 및 외측 스페이서(148)를 포함할 수 있다.
내측 스페이서(142)는 비트 라인(BL)의 측벽과 다이렉트 컨택(DC)의 측벽에 각각 접할 수 있다. 내측 스페이서(142)는 컨택 플러그(150)에 접하는 부분을 포함할 수 있다. 내측 스페이서(142)는 실리콘 질화물로 이루어질 수 있다.
중간 스페이서(146)는 제1 수평 방향(X 방향)에서 내측 스페이서(142)와 외측 스페이서(148)의 사이에 개재될 수 있다. 중간 스페이서(146)는 내측 스페이서(142)를 사이에 두고 비트 라인(BL)에 대면하는 측벽과, 외측 스페이서(148)를 사이에 두고 컨택 플러그(150), 금속 실리사이드막(152), 및 랜딩 패드(LP)에 대면하는 측벽을 가질 수 있다. 중간 스페이서(146)는 실리콘 산화물, 에어(air) 스페이서, 또는 이들의 조합으로 이루어질 수 있다.
외측 스페이서(148)는 컨택 플러그(150), 금속 실리사이드막(152), 및 랜딩 패드(LP) 각각의 측벽에 접할 수 있다. 외측 스페이서(148)는 중간 스페이서(146)를 사이에 두고 내측 스페이서(142)로부터 이격될 수 있다. 일부 실시예들에서, 외측 스페이서(148)는 실리콘 질화물로 이루어질 수 있다.
스페이서 구조물(SP)은 제2 수평 방향(Y 방향)을 따라 비트 라인(BL)과 평행하게 연장될 수 있다. 절연 캡핑 패턴(136) 및 스페이서 구조물(SP)은 비트 라인(BL)의 상면 및 양 측벽을 덮는 절연 구조물을 구성할 수 있다.
다이렉트 컨택(DC)과 컨택 플러그(150)와의 사이에 갭필 패턴(144)이 개재될 수 있다. 갭필 패턴(144)은 내측 스페이서(142)를 사이에 두고 다이렉트 컨택(DC)과 이격될 수 있다. 갭필 패턴(144)은 다이렉트 컨택(DC)의 측벽들을 덮으며 다이렉트 컨택(DC)을 포위할 수 있다. 갭필 패턴(144)은 내측 스페이서(142) 및 컨택 플러그(150)에 접할 수 있다. 일부 실시예들에서, 갭필 패턴(144)은 실리콘 질화물로 이루어질 수 있다. 내측 스페이서(142) 및 갭필 패턴(144)으로 이루어지는 구조물은 절연 패턴(IP)으로 칭해질 수 있다.
도시되지는 않았지만, 복수의 랜딩 패드(LP) 상에는 복수의 커패시터가 배치될 수 있다. 상기 복수의 커패시터는 복수의 하부 전극, 커패시터 유전막, 및 상부 전극을 포함할 수 있다. 상기 커패시터 유전막은 상기 복수의 하부 전극을 덮을 수 있다. 상기 상부 전극은 상기 커패시터 유전막을 덮으며, 상기 커패시터 유전막을 사이에 두고 상기 복수의 하부 전극에 대면할 수 있다.
최근 집적회로 소자의 구성 요소들에 대한 디자인 룰이 급격하게 감소하고 있다. 이에 따라, 일반적인 집적회로 소자에서, 사이즈가 매우 작아진 활성 영역과 베리드 컨택 간의 접촉 면적을 크게 하기 위하여, 이방성 식각 공정과 등방성 식각 공정의 조합을 이용하여 리세스 공간을 형성하고 있다. 이러한 식각 공정은 매몰 구조의 셀 어레이 트랜지스터(Buried Cell Array Transistor, BCAT)를 가지는 디램(DRAM) 반도체에서 제조 공정의 난이도를 증가시킨다. 또한, 상기 리세스 공간만으로도 접촉 면적이 부족하여, 전기적 연결의 어려움으로 인해 추가적인 구성 요소의 도입이 필요한 실정이다.
본 실시예의 집적회로 소자(10)에서, 활성 영역(ACT)의 상부에 상기 활성 영역(ACT)보다 큰 수평 폭을 가지는 추가 패드(110)를 자기 정렬(self-align) 방식으로 형성할 수 있다. 또한, 추가 패드(110)는 바 형상의 활성 영역(ACT)의 양 끝단에 서로 이격되어 배치될 수 있다. 이러한 추가 패드(110)를 통하여, 활성 영역(ACT)과 베리드 컨택(BC) 간의 접촉 면적을 효율적으로 확보할 수 있다. 다시 말해, 활성 영역(ACT)과 전기적으로 연결되는 추가 패드(110) 및 베리드 컨택(BC)을 구성하는 컨택 플러그(150) 간의 접촉 면적을 크게 할 수 있다.
구체적으로, 컨택 플러그(150)가 추가 패드(110)의 일 측벽(110RS)을 파고들어 형성될 수 있다. 이에 따라, 추가 패드(110)에서 컨택 플러그(150)가 접촉하는 일 측벽(110RS)의 적어도 일부분은 라운드진 형상이고, 추가 패드(110)에서 컨택 플러그(150)가 접촉하지 않는 타 측벽(110LS)은 수직 형상일 수 있다. 또한, 앞서 설명한 바와 같이, 다이렉트 컨택(DC)의 양 측벽을 둘러싸도록 절연 패턴(IP)이 배치될 수 있고, 절연 패턴(IP)은 추가 패드(110)의 일 측벽(110RS)과 접촉할 수 있다.
일부 실시예들에서, 컨택 플러그(150)의 최하면(150B)의 레벨은, 추가 패드(110)의 최하면의 레벨보다 높고, 추가 패드(110)의 최상면의 레벨보다 낮을 수 있다. 또한, 컨택 플러그(150)의 최하면(150B)의 레벨은, 활성 영역(ACT)의 최상면(ACTT)의 레벨보다 높고, 소자 분리막(112)의 최상면(112T)의 레벨보다 낮을 수 있다. 즉, 컨택 플러그(150)는 활성 영역(ACT)과 직접 접촉하지 않고, 추가 패드(110)를 통하여 활성 영역(ACT)과 전기적으로 연결될 수 있다.
본 실시예의 집적회로 소자(10)에서, 추가 패드(110)는 도핑된 폴리실리콘을 포함하는 하부 패드(110A) 및 금속을 포함하는 상부 패드(110B)의 적층 구조일 수 있다. 여기서, 컨택 플러그(150)는 상부 패드(110B)와 실질적으로 동일한 물질인 금속을 포함할 수 있다. 일부 실시예들에서, 컨택 플러그(150)는 상부 패드(110B)와 직접 접촉할 수 있고, 이 경우, 컨택 플러그(150)와 상부 패드(110B)는 동일한 물질이므로, 서로 간의 접촉 저항이 매우 낮을 수 있다.
일부 실시예들에서, 추가 패드(110)는 하부 패드(110A)와 상부 패드(110B)의 사이에 금속 실리사이드막(미도시)을 더 포함할 수 있다. 또한, 컨택 플러그(150)는 상부 패드(110B)와 접촉하는 접촉면을 따라 금속 실리사이드막(미도시)을 더 포함할 수 있다. 다만, 추가 패드(110) 및 컨택 플러그(150)가 이에 한정되는 것은 아니다.
본 실시예의 집적회로 소자(10)에서, 후술하겠지만, 추가 패드(110)를 형성하는 공정은 포토리소그래피 공정을 사용하지 않고 자기 정렬 방식을 이용하므로, 미세한 크기의 추가 패드(110)를 제조 공정의 추가 없이도 균일한 산포로 형성할 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 집적회로 소자(10)는, 활성 영역(ACT) 상에 자기 정렬 방식으로 형성된 추가 패드(110)를 포함하여, 베리드 컨택(BC)과 활성 영역(ACT) 간의 접촉 면적을 확보할 수 있으므로, 생산 효율성 및 안정된 동작 성능을 유지할 수 있는 효과가 있다.
도 4 및 도 5는 본 발명의 기술적 사상의 다른 실시예에 따른 집적회로 소자를 나타내는 단면도들이다.
이하에서 설명하는 집적회로 소자들(20, 30)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 2에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 집적회로 소자(10)와 차이점을 중심으로 설명하도록 한다.
도 4를 참조하면, 집적회로 소자(20)는 단층 구조를 가지는 추가 패드(210)를 포함할 수 있다.
일부 실시예들에서, 추가 패드(210)는 도핑된 폴리실리콘의 단층 구조로 이루어질 수 있다. 이 경우, 복수의 컨택 플러그(150)는 전체가 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
다른 실시예들에서, 추가 패드(210)는 금속의 단층 구조로 이루어질 수 있다. 이 경우, 복수의 컨택 플러그(150)는 전체가 금속으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
본 실시예의 집적회로 소자(20)에서, 컨택 플러그(150)는 추가 패드(210)와 직접 접촉할 수 있고, 이 경우, 컨택 플러그(150)와 추가 패드(210)는 동일한 물질이므로, 서로 간의 접촉 저항이 매우 낮을 수 있다.
도 5를 참조하면, 집적회로 소자(30)는 활성 영역(ACT)보다 작은 수평 폭을 가지는 추가 패드(310)를 포함할 수 있다.
본 실시예의 집적회로 소자(30)에서, 활성 영역(ACT)의 상부에 배치되고 상기 활성 영역(ACT)보다 작은 수평 폭을 가지는 추가 패드(310) 및 추가 패드(310)의 양 측벽에 형성되는 추가 스페이서(310S)를 포함할 수 있다. 이에 따라, 컨택 플러그(150)는 추가 패드(310)의 일 측벽 및 추가 스페이서(310S)의 일부분을 파고들어 형성될 수 있다.
구체적으로, 추가 패드(310)에서 상기 일 측벽의 적어도 일부분은 라운드진 형상이고, 추가 패드(310)의 상기 일 측벽에 맞닿는 추가 스페이서(310S)의 상면은 라운드진 형상일 수 있다. 또한, 추가 패드(310)에서 상기 일 측벽에 대향하는 타 측벽은 수직 형상이고, 추가 패드(310)에서의 상기 타 측벽에 맞닿은 추가 스페이서(310S)의 상면은 평면 형상일 수 있다.
일부 실시예들에서, 다이렉트 컨택(DC)의 양 측벽을 둘러싸는 절연 패턴(IP)은 추가 스페이서(310S)와 접촉하되, 추가 패드(310)와 접촉하지 않을 수 있다. 또한, 컨택 플러그(150)의 최하면의 레벨은, 추가 패드(310) 및 추가 스페이서(310S)의 최하면의 레벨보다 높고, 추가 패드(310) 및 추가 스페이서(310S)의 최상면의 레벨보다 낮을 수 있다.
도 6a 내지 도 15c는 본 발명의 기술적 사상에 의한 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
구체적으로, 도 6a, 도 7a, …, 및 도 15a는 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이다. 도 6b, 도 7b, …, 및 도 15b는 각각 도 6a, 도 7a, …, 및 도 15a의 Ⅰ-Ⅰ' 선에 대응하는 위치를 따라서 절단한 단면도이다. 도 6c, 도 7c, …, 및 도 15c는 각각 도 6a, 도 7a, …, 및 도 15a의 Ⅱ-Ⅱ' 선에 대응하는 위치를 따라서 절단한 단면도이다.
도 6a, 도 6b, 및 도 6c를 함께 참조하면, 기판(101) 상에 포토리소그래피 공정을 통해 제1 마스크(105)를 형성하고, 제1 마스크(105)를 이용하여 제1 트렌치(T1)를 형성한다.
제1 마스크(105)는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 연장하는 바 형상을 복수 개로 포함할 수 있다. 이러한 제1 마스크(105)의 형상은 활성 영역(ACT)의 평면적인 형상에 대응할 수 있다. 제1 마스크(105)는 절연 물질로 구성될 수 있다. 예를 들어, 제1 마스크(105)는 SiN, SiO, SiON, SiOC, 및 금속 산화물이나 이의 조합으로 구성될 수 있다.
제1 마스크(105)의 형성 전, 기판(101)의 상면 상에 보호 절연막(103)이 형성될 수 있다. 보호 절연막(103)은 외부의 이물질 등으로부터 기판(101) 또는 활성 영역(ACT)을 보호할 수 있다. 또한, 보호 절연막(103)은 후속 공정에서 다른 계열의 물질막에 대한 식각 공정에서 식각 저지막으로 작용할 수 있다. 제1 마스크(105)는 보호 절연막(103) 상에 형성되고, 제1 트렌치(T1)는 보호 절연막(103)을 관통하는 형태로 기판(101)에 형성될 수 있다.
또한, 제1 트렌치(T1)의 폭이 상부와 하부에서 일정한 형태로 도시되어 있지만, 건식 식각 공정의 특정상, 제1 트렌치(T1)의 폭은 하부로 갈수록 좁아질 수 있다. 따라서, 제1 트렌치(T1)의 측벽은 수직이 아니고, 미세한 경사를 가지는 테이퍼진 형상일 수 있다.
도 7a, 도 7b, 및 도 7c를 함께 참조하면, 제1 트렌치(T1, 도 6b 참조)를 절연 물질로 채워 소자 분리막(112)을 형성한다.
소자 분리막(112)은 제1 트렌치(T1, 도 6b 참조)의 수평 폭에 따라 다른 구조를 가질 수 있다. 예를 들어, 소자 분리막(112)은 단일 절연막을 구비한 제1 구조를 가질 수 있다. 또한, 소자 분리막(112)은 제1 절연막(112A)과 제2 절연막(112B)을 구비한 제2 구조를 가질 수 있다.
여기서, 소자 분리막(112)의 최상면은 제1 마스크(105)의 최상면과 실질적으로 동일한 레벨로 형성할 수 있다.
도 8a, 도 8b, 및 도 8c를 함께 참조하면, 기판(101)에 복수의 제2 트렌치(T2)를 형성한다.
제2 트렌치(T2)는 상호 평행하게 제1 수평 방향(X 방향)으로 연장하며, 활성 영역(ACT)을 가로지르도록 형성될 수 있다. 제2 트렌치(T2)가 형성된 기판(101) 상의 결과물을 세정한 후, 제2 트렌치(T2)의 내부 각각에 게이트 유전막(116), 워드 라인(118), 및 매몰 절연막(120)을 차례로 형성한다.
구체적으로, 제2 트렌치(T2) 형성 후, 기판(101) 전면(whole surface)에 게이트 유전막(116)을 형성한다. 그에 따라, 게이트 유전막(116)은 제2 트렌치(T2)의 내벽을 덮을 수 있다. 게이트 유전막(116)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, ONO(oxide/nitride/oxide), 및 실리콘 산화물보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
게이트 유전막(116) 형성 후, 제2 트렌치(T2)의 하부 부분에 도전막을 채워 매몰 구조의 워드 라인(118)을 형성할 수 있다. 일부 실시예들에서, 워드 라인(118)의 상면은 기판(101)의 상면, 또는 활성 영역(ACT)의 상면보다 낮을 수 있다. 워드 라인(118)은 예를 들어, Ti, TiN, Ta, TaN, W, WN, TiSiN, 및 WSiN 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
워드 라인(118) 형성 후, 제2 트렌치(T2)의 상부 부분을 절연 물질로 채워 매몰 절연막(120)을 형성한다. 이에 따라, 매몰 절연막(120)은 제2 트렌치(T2) 내의 워드 라인(118) 상에 형성될 수 있다. 매몰 절연막(120)은 제1 마스크(105)와 서로 식각 선택비가 다른 물질로 형성될 수 있다.
한편, 매몰 절연막(120)의 최상면은 제1 마스크(105)의 최상면과 실질적으로 동일한 레벨을 가질 수 있다. 또한, 매몰 절연막(120)의 최상면은 활성 영역(ACT)의 최상면보다 더 높은 레벨일 수 있다. 이러한 매몰 절연막(120)의 최상면의 레벨에 의해, 후속 공정에서 매몰 절연막(120)을 이용하여, 추가 패드(110, 도 13b 참조)를 형성하기 위한 공간이 제공될 수 있다.
일부 실시예들에서, 워드 라인(118) 형성 후, 워드 라인(118)을 마스크로 워드 라인(118) 양측의 활성 영역(ACT)에 불순물 이온을 주입하여, 활성 영역(ACT)의 상부 부분에 소스/드레인 영역을 형성할 수 있다. 다른 실시예들에서, 워드 라인(118)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온을 주입할 수도 있다.
도 9a, 도 9b, 및 도 9c를 함께 참조하면, 보호 절연막(103)의 상부에 위치하는 제1 마스크(105, 도 8b 참조)를 완전히 제거한다.
제1 마스크(105, 도 8b 참조)는 건식 식각 공정 또는 습식 식각 공정을 통하여 제거할 수 있다. 제1 마스크(105, 도 8b 참조)를 제거할 때, 보호 절연막(103)은 식각 저지막으로 작용할 수 있다. 또한, 제1 마스크(105, 도 8b 참조)를 제거할 때, 게이트 유전막(116) 및 매몰 절연막(120)은 식각되지 않고 그대로 잔존할 수 있다.
도 10a, 도 10b, 및 도 10c를 함께 참조하면, 세정 공정 및/또는 식각 공정을 통하여 보호 절연막(103)의 모든 부분, 게이트 유전막(116)의 일부분, 및 소자 분리막(112)의 일부분을 제거한다.
보호 절연막(103)의 모든 부분 및 게이트 유전막(116)의 기판(101) 상으로 돌출된 부분이 제거되어, 게이트 유전막(116)의 최상면은 기판(101)의 최상면과 실질적으로 동일한 레벨에 위치할 수 있다.
또한, 보호 절연막(103)의 모든 부분 및 소자 분리막(112)의 기판(101) 상으로 돌출된 측벽 일부분이 제거되어, 소자 분리막(112)은 기판(101)의 최상면에서 단차를 가지는 구조로 형성될 수 있다.
이와 같은 세정 공정 및/또는 식각 공정을 통하여, 제1 마스크(105, 도 8b 참조)가 존재하던 영역에, 활성 영역(ACT)보다 큰 수평 폭을 가지는 자기 정렬 확장 영역(SAE)이 형성될 수 있다. 즉, 활성 영역(ACT) 상에 자기 정렬 확장 영역(SAE)이 포토리소그래피 공정을 사용하지 않고 형성될 수 있다. 또한, 세정 공정으로 인하여, 활성 영역(ACT)의 최상면은 클린 상태로 존재할 수 있다.
도 11a, 도 11b, 및 도 11c를 함께 참조하면, 자기 정렬 확장 영역(SAE)을 모두 채우는 하부 패드층(110L)을 형성한다.
하부 패드층(110L)은 도핑된 폴리실리콘을 포함할 수 있다. 일부 실시예들에서, 하부 패드층(110L)은 기판(101) 상에서 매몰 절연막(120)의 사이 및 소자 분리막(112)의 사이를 채우면서 형성되므로, 하부 패드층(110L)의 하면은 요철면으로 형성될 수 있다.
한편, 하부 패드층(110L)이 기판(101)의 전면에 형성되므로, 도 11a에서 하부 패드층(110L)의 하부에 존재하는 구성 요소들은 하부 패드층(110L)에 덮여 보이지 않으나, 설명의 편의를 위하여, 이들을 점선으로 도시하였다.
도 12a, 도 12b, 및 도 12c를 함께 참조하면, 노드 분리 공정을 통하여, 자기 정렬 확장 영역(SAE)의 하부 부분을 채우고, 활성 영역(ACT)의 상면을 덮는 하부 패드(110A)를 형성한다.
상기 노드 분리 공정은, 하부 패드층(110L, 도 11b 참조)에 에치백(etch-back) 공정을 수행하여, 복수의 활성 영역(ACT)에 복수의 하부 패드(110A)를 형성하도록 분리하는 공정을 의미한다.
이에 따라, 활성 영역(ACT)의 상부에서 자기 정렬 확장 영역(SAE)의 하부 부분을 채우면서, 상기 활성 영역(ACT)보다 큰 수평 폭을 가지는 하부 패드(110A)를 자기 정렬 방식으로 형성할 수 있다. 또한, 하부 패드(110A)는 바 형상의 활성 영역(ACT)의 양 끝단에 서로 이격되어 배치될 수 있다. 하부 패드(110A)의 측벽은 매몰 절연막(120) 및 소자 분리막(112)과 접촉하도록 형성될 수 있다.
도 13a, 도 13b, 및 도 13c를 함께 참조하면, 하부 패드(110A)를 형성하는 공정과 실질적으로 동일한 공정을 이용하여, 자기 정렬 확장 영역(SAE)의 상부 부분을 채우고, 하부 패드(110A)의 상면을 덮는 상부 패드(110B)를 형성한다.
하부 패드(110A) 상에 이와 동일한 형상의 상부 패드(110B)를 형성한다. 상부 패드(110B)는 하부 패드(110A)와 달리 금속을 포함할 수 있다. 상부 패드(110B)의 최상면은 매몰 절연막(120)의 최상면 및 소자 분리막(112)의 최상면과 실질적으로 동일한 레벨에 위치할 수 있다.
이로써, 하부 패드(110A) 및 상부 패드(110B)를 포함하는 추가 패드(110)를 형성할 수 있다. 즉, 활성 영역(ACT)의 상부에서 자기 정렬 확장 영역(SAE)을 모두 채우면서, 상기 활성 영역(ACT)보다 큰 수평 폭을 가지는 추가 패드(110)를 자기 정렬 방식으로 형성할 수 있다.
또한, 추가 패드(110)는 바 형상의 활성 영역(ACT)의 양 끝단에 서로 이격되어 배치될 수 있다. 추가 패드(110)의 측벽은 매몰 절연막(120) 및 소자 분리막(112)과 접촉하도록 형성될 수 있다.
도 14a, 도 14b, 및 도 14c를 함께 참조하면, 기판(101)의 전면에 버퍼층(122) 및 하부 도전층(130)을 차례로 형성한다.
버퍼층(122)은 복수의 추가 패드(110)의 상면, 소자 분리막(112)의 상면, 및 복수의 매몰 절연막(120)의 상면을 덮도록 형성될 수 있다. 버퍼층(122)을 형성하기 위하여 기판(101) 상에 제1 실리콘 산화물, 실리콘 질화물, 및 제2 실리콘 산화물을 차례로 형성할 수 있으나, 이에 한정되는 것은 아니다.
버퍼층(122) 상에 하부 도전층(130)을 형성할 수 있다. 하부 도전층(130)은 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
한편, 하부 도전층(130)이 기판(101)의 전면에 형성되므로, 도 14a에서 하부 도전층(130)의 하부에 존재하는 구성 요소들은 하부 도전층(130)에 덮여 보이지 않으나, 설명의 편의를 위하여, 이들을 점선으로 도시하였다.
도 15a, 도 15b, 및 도 15c를 함께 참조하면, 하부 도전층(130) 상에 포토리소그래피 공정으로 마스크 패턴(MP)을 형성한다.
마스크 패턴(MP)은 애싱 및 스트립 공정을 통해 쉽게 제거될 수 있는 물질로 형성될 수 있다. 예를 들어, 마스크 패턴(MP)은 포토 레지스트로 형성되거나, 또는 SOH(Spin On Hard Mask)와 같은 카본 함량이 높은 물질로 형성될 수 있다.
마스크 패턴(MP)은 활성 영역(ACT)의 중심 부분에 대응하는 부분을 노출시키는 오픈 영역(OP)을 포함할 수 있다. 오픈 영역(OP)을 통해 노출된 활성 영역(ACT)의 중심 부분은 다이렉트 컨택(DC, 도 2 참조)이 형성될 부분에 해당할 수 있다.
마스크 패턴(MP)을 식각 마스크로 이용하여, 오픈 영역(OP)을 통해 노출된 하부 도전층(130)과 그 하부의 기판(101), 소자 분리막(112), 게이트 유전막(116), 및 추가 패드(110) 각각의 일부분을 식각하여, 기판(101)의 활성 영역(ACT)을 노출시키는 다이렉트 컨택 홀(DCH)을 형성할 수 있다.
한편, 마스크 패턴(MP)의 오픈 영역의 형태에 따라, 다이렉트 컨택 홀(DCH)의 형태 및 추가 패드(110)의 형태는 다양하게 변경될 수 있다. 즉, 추가 패드(110) 측벽의 일부분이 다이렉트 컨택 홀(DCH)에 의하여 제거될 수 있으므로, 다이렉트 컨택 홀(DCH)에 의하여 추가 패드(110)의 형상이 정의될 수 있다.
후속하는 집적회로 소자(10)의 제조 공정은 본 발명의 기술 분야에서 통상의 기술자에게 자명하므로, 여기서는 자세한 설명을 생략한다.
다시 도 2를 참조하면, 본 발명의 기술적 사상에 따른 집적회로 소자(10)는, 활성 영역(ACT) 상에 자기 정렬 방식으로 형성된 추가 패드(110)를 포함하여, 베리드 컨택(BC)과 활성 영역(ACT) 간의 접촉 면적을 확보할 수 있으므로, 생산 효율성 및 안정된 동작 성능을 유지할 수 있는 효과가 있다.
도 16은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 시스템을 나타내는 구성도이다.
도 16을 참조하면, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 인터페이스(1040), 및 버스(1050)를 포함한다.
시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드일 수 있다.
제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로 프로세서, 디지털 신호 처리기(digital signal processor), 마이크로 컨트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예를 들어, 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들어, 터치 스크린, 터치 패드, 키보드, 또는 표시장치(display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 앞서 설명한 본 발명의 기술적 사상에 따른 집적회로 소자들(10, 20, 30) 중 어느 하나를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30: 집적회로 소자
101: 기판 110: 추가 패드
112: 소자 분리막 122: 버퍼층
130: 하부 도전층 132: 중간 도전층
134: 상부 도전층 136: 절연 캡핑 패턴
142: 내측 스페이서 144: 갭필 패턴
146: 중간 스페이서 148: 외측 스페이서
150: 컨택 플러그 152: 금속 실리사이드막
154: 도전성 배리어막 156: 금속막

Claims (10)

  1. 소자 분리막에 의해 정의된 활성 영역을 가지는 기판;
    상기 활성 영역을 가로지르며, 상기 기판 내부에서 제1 수평 방향으로 연장되는 워드 라인;
    상기 워드 라인 위에서, 상기 제1 수평 방향에 직교하는 제2 수평 방향으로 연장되는 비트 라인;
    상기 비트 라인을 상기 활성 영역에 전기적으로 연결하는 다이렉트 컨택;
    상기 활성 영역의 상부에 배치되고, 상기 활성 영역보다 큰 수평 폭을 가지는 추가 패드;
    상기 추가 패드의 일 측벽을 파고들어 형성되는 베리드 컨택; 및
    상기 베리드 컨택 상에서 수직 방향으로 연장하고, 상기 제1 수평 방향에서 상기 비트 라인과 대면하는 도전성 랜딩 패드;를 포함하는,
    집적회로 소자.
  2. 제1항에 있어서,
    상기 추가 패드에서 상기 일 측벽의 적어도 일부분은 라운드진 형상이고,
    상기 추가 패드에서 상기 일 측벽에 대향하는 타 측벽은 수직 형상인 것을 특징으로 하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 다이렉트 컨택의 양 측벽을 둘러싸는 절연 패턴을 더 포함하고,
    상기 절연 패턴은 상기 추가 패드의 상기 일 측벽과 접촉하는 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 베리드 컨택의 최하면의 레벨은,
    상기 추가 패드의 최하면의 레벨보다 높고,
    상기 추가 패드의 최상면의 레벨보다 낮은 것을 특징으로 하는 집적회로 소자.
  5. 제4항에 있어서,
    상기 베리드 컨택의 최하면의 레벨은,
    상기 활성 영역의 최상면의 레벨보다 높고,
    상기 소자 분리막의 최상면의 레벨보다 낮은 것을 특징으로 하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 추가 패드는 도핑된 폴리실리콘을 포함하는 단층 구조이고,
    상기 베리드 컨택은 상기 추가 패드와 실질적으로 동일한 물질을 포함하는 것을 특징으로 하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 추가 패드는 도핑된 폴리실리콘을 포함하는 하부 패드 및 금속을 포함하는 상부 패드의 적층 구조이고,
    상기 베리드 컨택은 상기 상부 패드와 실질적으로 동일한 물질을 포함하고, 상기 상부 패드와 직접 접촉하는 것을 특징으로 하는 집적회로 소자.
  8. 제7항에 있어서,
    상기 추가 패드는 상기 하부 패드와 상기 상부 패드의 사이에 금속 실리사이드막을 더 포함하고,
    상기 베리드 컨택은 상기 상부 패드와 접촉하는 면을 따라 금속 실리사이드막을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  9. 제1항에 있어서,
    평면에서 보았을 때,
    상기 활성 영역은 상기 제1 및 제2 수평 방향에 대하여 사선 방향으로 연장되는 바(bar) 형상이고,
    상기 추가 패드는 상기 바 형상의 양 끝단에 서로 이격되어 배치되는 것을 특징으로 하는 집적회로 소자.
  10. 소자 분리막에 의해 정의된 활성 영역을 가지는 기판;
    상기 활성 영역을 가로지르며, 상기 기판 내부에서 제1 수평 방향으로 연장되는 워드 라인;
    상기 워드 라인 위에서, 상기 제1 수평 방향에 직교하는 제2 수평 방향으로 연장되는 비트 라인;
    상기 비트 라인을 상기 활성 영역에 전기적으로 연결하는 다이렉트 컨택;
    상기 활성 영역의 상부에 배치되고, 상기 활성 영역보다 작은 수평 폭을 가지는 추가 패드;
    상기 추가 패드의 양 측벽에 형성되는 추가 스페이서;
    상기 추가 패드의 일 측벽 및 상기 추가 스페이서의 일부분을 파고들어 형성되는 베리드 컨택; 및
    상기 베리드 컨택 상에서 수직 방향으로 연장하고, 상기 제1 수평 방향에서 상기 비트 라인과 대면하는 도전성 랜딩 패드;를 포함하는,
    집적회로 소자.
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