TWI803371B

TWI803371B - 具有突出通道結構的記憶體元件

Info

Publication number: TWI803371B
Application number: TW111123955A
Authority: TW
Inventors: 黃則堯
Original assignee: 南亞科技股份有限公司
Priority date: 2022-05-11
Filing date: 2022-06-27
Publication date: 2023-05-21
Also published as: TW202345350A; TW202345344A; TWI803372B

Abstract

本揭露提供一種記憶體元件，包括多個記憶體胞的一陣列以及一周圍電路，該周圍電路設置在該等記憶體胞周圍。該等記憶體胞的每一個包括一存取電晶體以及一儲存電容器，該存取電晶體具有一溝槽閘極結構，該儲存電容器耦接到該存取電晶體。該周圍電路包括一第一電晶體以及一閘極結構，該第一電晶體具有一突出通道結構，該閘極結構覆蓋該突出通道結構。該突出通道結構具有一下部以及一上部，且該上部具有一上寬度以及一下寬度，該下寬度小於該上寬度。

Description

具有突出通道結構的記憶體元件

本申請案主張美國第17/741,593及17/741,837號專利申請案之優先權(即優先權日為「2022年5月11日」)，其內容以全文引用之方式併入本文中。

本揭露關於一種具有一突出通道結構的記憶體元件。

記憶體是一電子裝置操作的基礎。當與一中央處理單元(CPU)結合使用時，使運行指令集以及儲存工作資料的能力變為可能。隨機存取記憶體(RAM)是一種習知的記憶體類型，因其能夠以大致相同的時間延遲存取在記憶體中的任何位址而得名。

動態隨機存取記憶體(DRAM)是一種特定類型的隨機存取記憶體，其允許用於以較低的成本達到更高的密度。通常，DRAM包括多個記憶體胞的一陣列，並且包括一周圍電路，設置在該等記憶體胞的該陣列周圍並經配置以驅動該等記憶體胞。在該等記憶體胞中的多個電晶體已經歷了激烈的演變，現在採用凹陷通道在允許它們的微小尺寸下獲得足夠的效能。然而，周圍電路中的電晶體在隨後的數代中一直保持不變，直到它們成為提高DRAM效能的薄弱環節。

上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例中提供一種記憶體元件。該記憶體元件包括多個記憶體胞的一陣列，每一個記憶體胞包括一存取電晶體以及一儲存電容器，該儲存電容器耦接到該存取電晶體，其中該存取電晶體包括一溝槽閘極結構，該溝槽閘極結構埋入在一半導體基底中；以及一周圍電路，設置在該等記憶體胞周圍，並包括一個三維電晶體。該三維電晶體形成在該半導體基底上，並包括一突出通道結構以及一閘極結構，該閘極結構覆蓋該突出通道結構，其中該突出通道結構具有一下部以及一上部，而該上部具有一上寬度以及一下寬度，且該下寬度小於該上寬度。

本揭露之另一實施例中提供一種記憶體元件。該記憶體元件包括多個記憶體胞的一陣列，每一個記憶體胞包括一存取電晶體以及一儲存電容器，該儲存電容器耦接到該存取電晶體，其中該存取電晶體包括一溝槽閘極結構，該溝槽閘極結構埋入到一半導體基底中；以及一周圍電路，設置在該等記憶體胞，並包括一第一電晶體以及一第二電晶體。該第一電晶體形成在該半導體基底上，並包括一第一突出通道結構以及一第一閘極結構，該第一突出通道結構具有一第一導電類型，該第一閘極結構覆蓋該第一突出通道結構。該第二電晶體形成在該半導體基底上，並包括一第二突出通道結構以及一第二閘極結構，該第二突出通道結構具有一第二導電類型，該第二閘極結構覆蓋該第二突出通道結構；其中該第一與該第二閘極結構分別包括一閘極導體以及一閘極介電層，該閘極介電層沿著該閘極導體的一下側排列，且該第二閘極結構還包括一功函數層，該功函數層延伸在該閘極導體與該閘極介電層之間中。

本揭露之另一實施例中提供一種記憶體元件的製備方法。該製備方法包括形成多個記憶體胞的一陣列，其中該等記憶體胞分別包括一存取電晶體以及一儲存電容器，該存取電晶體埋入在一半導體基底中，該儲存電容器設置在該半導體基底上並耦接到該存取電晶體；以及形成一周圍電路在該等記憶體胞周圍，其中該周圍電路包括設置在該半導體基底上的一第一電晶體以及一第二電晶體，且其每一個包括一突出通道結構以及一閘極結構，該閘極結構覆蓋該突出通道結構，該突出通道結構具有一下部以及一上部，而該上部具有一上寬度以及一下寬度，該下寬度小於該上寬度。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

10:記憶體元件

100:記憶體陣列

110:記憶體胞

120:周圍電路

120a:周圍電路

120b:周圍電路

200:半導體基底

200a:第一區

200b:第二區

202:絕緣結構

204:閘極結構

206:隔離栓塞

208:閘極介電層

210:阻障層

212:絕緣結構

214:閘極結構

214’:閘極結構

216:閘極導體

218:閘極介電層

220:第一阻障層

222:第二阻障層

224:功函數層

400:隔離材料

402:虛擬閘極

404:犧牲閘極

406:犧牲閘極介電層

500:突出通道結構

AA:主動區

AT:存取電晶體

BL:位元線

BP:下部

FN:突出通道結構

FN’:初始突出通道結構

FS:上表面

LR:側向凹陷

S11:步驟

S13:步驟

S15:步驟

S17:步驟

S19:步驟

S21:步驟

S23:步驟

SC:儲存電容器

SW:側壁

T1:電晶體

T1’:電晶體

T2:電晶體

T2’:電晶體

TA:厚度

TB:厚度

TR:溝槽

TS:上表面

UP:上部

W1:上寬度

W2:下寬度

W3:寬度

W4:寬度

WL:字元線

當與附圖一起閱讀時，從以下詳細描述中可以最好地理解本揭露的各方面。應當理解，根據業界的標準慣例，各種特徵並非按比例繪製。事實上，為了清楚討論，可以任意增加或減少各種特徵的尺寸。

圖1是結構示意圖，例示本揭露一些實施例的記憶體元件。

圖2A是剖視示意圖，例示本揭露一些實施例在記憶體陣列中的一些存取電晶體以及在周圍電路中的一些N型與P型電晶體。

圖2B是放大剖視示意圖，例示如圖2A的N型電晶體。

圖2C是放大剖視示意圖，例示如圖2A的P型電晶體。

圖3是流程示意圖，例示本揭露一些實施例如圖2A之N型與P型電晶體的製備方法。

圖4A到圖4F是剖視示意圖，例示在如圖3之製備方法期間的不同階段的各中間結構。

圖5是剖視示意圖，例示本揭露一些其他實施例在周圍電路中的電晶體。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。

圖1是結構示意圖，例示本揭露一些實施例的記憶體元件10。

請參考圖1，記憶體元件10包括一記憶體陣列100。在記憶體陣列100中的多個記憶體胞110是沿著行與列配置。在一些實施例中，記憶體元件10是動態隨機存取記憶體(DRAM)。在這些實施例中，在記憶體陣列100中的每一個記憶體胞110可包括一存取電晶體AT以及一儲存電容器SC。存取電晶體AT可為一場效電晶體(FET)。儲存電容器SC的一端子耦接到存取電晶體AT的一源極/汲極端子，同時儲存電容器SC的另一個端子可耦接到一電壓源(例如如圖1所述的一接地電源)。當存取電晶體AT導通時，可存取儲存電容器SC。另一方面，當存取電晶體AT在一截止狀態時，儲存電容器SC是不可存取的。

在一寫入操作期間，存取電晶體AT藉由確定耦接到存取電晶體AT之一閘極端子的一字元線WL而導通，以及施加在耦接到存取電晶體AT之該源極/汲極端子的一位元線BL上的一電壓可傳輸到耦接存取電晶體AT之另一個源極/汲極端子的儲存電容器SC。據此，儲存電容器SC可進充電或放電，且一邏輯狀態「1」或一邏輯狀態「0」可儲存在儲存電容器SC中。在一讀取操作期間，存取電晶體AT亦導通，且預先充電的位元線BL可依據儲存電容器SC的一充電狀態而往上拉或是往下拉。藉由比較位元線BL的一電壓與該與預先充電的電壓，可感測儲存電容器SC的該充電狀態，並可識別記憶體胞110的邏輯狀態。

除了記憶體陣列100之外，記憶體元件10還可包括多個周圍電路120，其設置在記憶體陣列100的周圍，且經配置而用於驅動在記憶體陣列100中的該等記憶體胞110。舉例來說(但並不以此為限)，記憶體元件10可包括沿記憶體陣列100之兩側所設置的周圍電路120a、120b。如將進一步描述的，包括多個電晶體(意即FETs)的多個主動元件設置在該等周圍電路120中以用於執行各種邏輯功能。基於功能與密度方面的差異，記憶體陣列100中的該等存取電晶體AT以及周圍電路120中的該等電晶體可以不同地構建。

圖2A是剖視示意圖，例示本揭露一些實施例在記憶體陣列100中的一些存取電晶體AT以及在周圍電路120中的一些電晶體T1、T2。需要說明的是，存取電晶體AT以及電晶體T1、T2的每一個均被部分顯示。此外，存取電晶體AT之所描繪的剖面圖可能與電晶體T1、T2之所描繪的剖面圖並不共面。

請參考圖2A，參考圖1所描述的記憶體元件10是構建在半導體基底200上。舉例來說，半導體基底200可為一半導體晶圓或是一絕緣體上覆半導體(SOI)晶圓。

半導體基底200的一第一區200a可以進行用於形成參考圖1所描述之記憶體陣列100一系列製程。在該等製程期間，一絕緣結構202從半導體基底200的一上表面而形成到半導體基底200中。用作該等記憶體胞110的主動區AA(僅顯示一個)之在第一區200a內之半導體基底200的多個表面部分，是藉由絕緣結構202而彼此側向分隔開。在一些實施例中，在形成絕緣結構202之前，對半導體基底200的第一區200a以N型進行摻雜，使得其中所形成的存取電晶體AT為N型場效電晶體。

在一些實施例中，在每個主動區AA內形成兩個存取電晶體AT。在這些實施例中，每一個主動區AA可與包括該等存取電晶體AT之該等閘極端子的兩個閘極結構204相交。該等閘極結構204是嵌入在半導體基底200的該等主動區AA中，因此亦稱為埋入式閘極結構或溝槽閘極結構。可以形成從該等主動區AA之各上表面凹陷的多個溝槽TR以容納該等閘極結構204。在一些實施例中，該等閘極結構204填充在該等溝槽TR中到低於該等主動區AA的各上頂表面的一高度。在這些實施例中，多個隔離栓塞206設置在該等閘極結構204上，以填充該等溝槽TR。

每一個閘極結構204包括參考如圖1所描述的其中一個字元線WL。該等字元線WL包含一導電材料，例如鎢或釕。此外，每一個閘極結構204還包括一閘極介電層208，其環繞字元線WL，並將字元線WL與所圍繞的主動區AA分隔開。舉例來說，閘極介電層208可為一高介電常數的介電層。依據一些實施例，每一個閘極結構204還包括一阻障層210，排列在字元線WL與閘極介電層208之間。阻障層210包含一導電材料，例如氮化鈦，或者是多個子層的一堆疊，其包括一鈦層以及一氮化鈦層。

在一些實施例中，字元線WL的一上表面與閘極介電層208的一最上端大致上呈共面，且字元線WL的上表面以及每一個閘極介電層208的最上端可與上覆的隔離栓塞206接觸。在每一個閘極結構204還包括阻障層210的那些實施例中，字元線WL的上表面亦可與阻障層210的最上端大致呈共面，且阻障層210的最上端亦可與上覆的隔離栓塞206接觸。

當一字元線WL確定時，可以在跨經圍繞之閘極介電層208的主動區AA中感應多個電荷，並且可沿著所容納的溝槽TR而形成一導電通道。雖然圖未出，但是一對源極/汲極區可形成在每一個閘極結構204的相對兩側處，並沿著閘極結構204所形成的該導電通道可以在該對源極/汲極區處形成邊界。如參考圖1所描述的，其中一個可以佈線到一位元線BL，而另一個可連接到儲存電容器SC。在每一個主動區AA由兩個存取電晶體AT所形成的那些實施例中，每一個主動區AA中的兩個存取電晶體AT可共享形成在這兩個存取電晶體AT的該等閘極結構204之間的一共源極/汲極區。

雖然圖未示，該等位元線BL以及該等儲存電容器SC可嵌入設置在半導體基底200上的一互連結構中。在某些實施例中，該等位元線BL可配置在該等儲存電容器SC下方。

另一方面，半導體基底200的一第二區200b可進行用於形成參考圖1所描述之周圍電路120的一系列製程。為了執行各種邏輯操作，周圍電路120包括多個N型FETs以及多個P型FETs兩者。電晶體T1是其中一個N型FET，電晶體T2是其中一個P型FET。

用於形成電晶體T1之半導體基底200的第二區200b的多個部分可以摻雜有P型。此外，依據一些實施例，可成形半導體基底200之第二區200b的這些部分，以形成多個平行突出通道結構FN(僅顯示一個)，每個均用作用於一個或多個電晶體T1的一溝槽結構。在這些實施例中，為了將該等突出通道結構FN彼此絕緣，可在該等突出通道結構FN周圍形成一絕緣結構212。如將更詳細描述的，每一個突出通道結構FN可具有被絕緣結構212側向圍繞的一下部BP，以及從絕緣結構212突出的一上部UP。

一閘極結構214可與一個或多個突出通道結構FN相交，使得每一個突出通道結構FN之上部UP的一上表面與相對各側壁被相交的閘極結構214所覆蓋。此外，沿突出通道結構FN延伸的絕緣結構212可與多個閘極結構214部分重疊並被多個閘極結構214所覆蓋。每一個閘極結構214可包括一閘極導體216以及沿閘極導體216底側排列的一閘極介電層218。閘極導體216可電容性地耦合到跨經其間之閘極介電層218的被覆蓋的突出通道結構FN。閘極導體216包含一導電材料，例如鎢或釕。此外，舉例來說，閘極介電層218可為一高介電常數的介電層。

在一些實施例中，每一個閘極結構214中的閘極導體216形成為與覆蓋的突出通道結構FN相交的一導電線。一對源極/汲極結構(在此剖面圖中未顯示)可設置在每一個閘極結構214的兩相對側處，並且與位於其間的突出通道結構FN側向接觸。當閘極結構214的閘極導體216(其作為電晶體T1的一閘極端子)被確定時，可沿著被覆蓋的突出通道結構FN建立一導電通道，並以在閘極結構214之相對兩側處的該對源極/汲極結構為邊界。

在一些實施例中，每一個閘極結構214還包括一第一阻障層220，沿閘極導體216的下側排列，並且位於閘極導體216與閘極介電層218之間。第一阻障層220包含例如一氮化鈦層的一單導電層，或是包括多個導電層的一堆疊，該堆疊包含一鈦層以及一氮化鈦層。

在一些實施例中，每一個閘極結構214還包括一第二阻障層222，沿閘極導體216的下側排列，並在第一阻障層220與閘極導體216之間延伸。第二阻障層222亦包含一導電材料，或是包括導電層的一堆疊。在一些實施例中，第二阻障層222包含一單氮化鉭層。在一些替代的實施例中，第二阻障層222包括多個導電層的一堆疊，該堆疊包含一鉭層以極一氮化鉭層。

圖2B是放大剖視示意圖，例示如圖2A的N型電晶體T1。

如上所述，突出通道結構FN具有被絕緣結構212側向圍繞的下部BP，並且具有被閘極結構214所覆蓋的上部UP。如圖2B所示，上部UP的一上寬度W1可大於上部UP的一下寬度W2。此外，在一些實施例中，上部UP可從上部UP的一頂端朝向上部UP的底端逐漸變細。此外，上部UP的多個側壁SW可從上部UP的多個上角落向內延伸到上部UP的底端。依據一些實施例，該等側壁SW是斜面。在一些替代實施例中，該等側壁SW是曲面。

另一方面，突出通曹結構FN的下部BP可不朝下逐漸變細。替代地，下部BP之一頂端(其與上部UP的底端接觸)處的一寬度W3可與下部BP之一底端處的寬度W4大致相同，或者稍小於寬度W4。此外，下部BP的寬度W3、W4可大於上部UP之底端處的寬度W2。換言之，下部BP的多個邊緣區可不與上部UP接觸，並且多個側向凹陷LR可由上部UP的該等側壁SW以及下部BP之該等邊緣區的多個上表面TS而界定在上部UP的底端處。在一些實施例中，寬度W3、W4大致上等於上部UP之頂端處的寬度W1。在一些替代實施例中，寬度W3、W4略大於寬度W1。

閘極導體216與閘極介電層218可延伸到側向凹陷LR中。在一些實施例中，閘極介電層218沿多上表面FS以及界定側向凹線LR的該等側壁SW而共形地延伸。在閘極結構214還包括至少一個第一阻障層220、第二阻障層222的那些實施例中，第一阻障層220、第二阻障層222中的至少一個亦可延伸到側向凹陷LR中，並且可共形地沿著該等上表面TS以及界定側向凹陷LR的該等側壁SW而延伸。

與類似於突出通道結構FN但沒有側向凹陷LR的突出通道結構相比，突出通道結構FN可具有與閘極結構214接觸的一更大面積。因此，可增加閘極導體216與突出通道結構FN之間的閘極耦接面積。此外，可以在不增加突出通道結構FN的尺寸(例如，突出通道結構FN之上部UP的寬度W1)的情況下增加閘極耦接面積。

圖2C是放大剖視示意圖，例示如圖2A的P型電晶體T2。

參考圖2A及圖2C，類似於電晶體T1，電晶體T2亦可包括藉由對半導體基底200之第二區200b的一部分成形而形成的突出通道結構FN，除了電晶體T2之突出通道結構FN可摻雜有N型之外。類似於參考圖2B所描述之電晶體T1的突出通道結構FN，電晶體T2的突出通道結構FN亦具有下部BP以及朝向下部BP之一頂端逐漸變細的一上部UP。換言之，電晶體T2之突出通道結構FN的上部UP可具有上寬度(意即寬度W1)以及小於上寬度的下寬度(意即寬度W2)，同時電晶體T2之突出通道結構FN的下部BP可具有大於上部UP之下寬度的上寬度以及下寬度(意即寬度W3、W4)，並且大致上等於或大於上部UP的上寬度。此外，電晶體T2的突出通道結構FN亦可具有由下部BP的上表面TS與上部UP的該等側壁SW所界定的側向凹陷LR。電晶體T2之突出通道結構FN的其他結構的細節則與電晶體T1的突出通道結構FN相同，故在此不再贅述。

電晶體T2的閘極結構214’類似於電晶體T1的閘極結構214，使得閘極結構214’亦包括閘極導體216以及沿閘極導體216之一底側排列的一閘極介電層218。在一些實施例中，閘極結構214’還包括第一阻障層220、第二阻障層222之一或兩者，其沿閘極導體216之底側排列並位於閘極導體216與閘極介電層218之間。與電晶體T1之閘極結構214不同的是，電晶體T2的閘極結構214’還可包括一功函數層224，用於進一步調整閘極導體216與被覆蓋的突出通道結構FN之間的閘極耦接。功函數層224沿著閘極導體216的底側排列並且位於閘極介電層218與閘極導體216之間。在閘極結構214’還包括阻障層220的那些實施例中，阻障層220可在功函數層224與閘極介電層218之間延伸。在閘極結構214’還包括阻障層222的那些實施例中，阻障層222可在功函數層224與閘極導體216之間延伸。此外，在閘極結構214’包括第一阻障層220、第二阻障層222的那些實施例中，功函數層224可夾置在第一阻障層220、第二阻障層222之間。舉例來說，功函數層224可包含氮化鈦、碳化鉭、碳化鈦鉭、類似物或其組合。

然圖未示，但閘極結構214’中的閘極導體216可形成為與被覆蓋之突出通道結構FN相交的一導電線。一對源極/汲極結構(在剖視圖中未顯示)可設置在閘極結構214’的相對兩側處，並與位於其間的突出通道結構FN側向接觸。當閘極結構214’的閘極導體216(其作為電晶體T2的一閘極端子)被確定時，可沿著被覆蓋的突出通道結構FN建立一導電通道，並且在閘極結構214’的相對兩側處以該對源極/汲極作為邊界。

在一些實施例中，電晶體T1之閘極結構214的一上表面大致上與電晶體T2之閘極結構214’的一上表面齊平。在這些實施例中，閘極結構214中之閘極導體216的一厚度TA(如圖2B所示)可大於閘極結構214’中之閘極導體216的一厚度TB(如圖2C所示)。此外，厚度TA與厚度TB的一差值可大致上等於閘極結構214’中之功函數層224的一厚度。

類似於電晶體T1，由於突出通道結構FN的錐形上部UP，電晶體T2可具有一更大的閘極耦接面積而不增加突出通道結構FN的尺寸。結果，電晶體T1、T2可具有改善的效能，同時仍然以高密度形成。

圖3是流程示意圖，例示本揭露一些實施例如圖2A之電晶體T1、T2的製備方法。圖4A到圖4F是剖視示意圖，例示在如圖3之製備方法期間的不同階段的各中間結構。

請參考圖3及圖4A，執行步驟S11，半導體基底200的多個部分從半導體基底200的一上表面凹陷，以形成多個初始突出通道結構FN’。初始突出通道結構FN’將進一步成形以形成電晶體T1、T2的突出通道結構FN。在一些實施例中，一種初始突出通道結構FN’的製備方法包括一顯影製程以及至少一個蝕刻製程。依據某些實施例，自對準多重圖案化(SAMP)，例如自對準雙重圖案化(SADP)、自對準四重圖案化(SAQP)或類似方法，是用於形成初始突出通道結構FN’。此外，在一些實施例中，初始突出通道結構FN’由在初始突出通道結構FN’形成期間使用的硬遮罩(圖未示)保持被罩蓋。

請參考圖3及圖4B，執行步驟S13，半導體基底200被一隔離材料400所覆蓋。隔離材料400將進一步凹陷以形成參考圖2A所描述的絕緣結構212。目前，該等初始突出通道結構FN’之間的該等溝槽由隔離材料400所填充。在一些實施例中，隔離材料400被填充到初始突出通道結構FN’之上表面上方的一高度，並且初始突出通道結構FN’的上表面可被隔離材料400覆蓋。隔離材料400的製備方法可包括沉積製程，例如一化學氣相沉積(CVD)製程。

請參考圖3及圖4C，執行步驟S15，凹陷隔離材料400以形成絕緣結構212。結果，暴露初始突出通道結構FN’的多個上部。在所形成之初始突出通道結構FN’被多個硬遮罩(圖未示)覆蓋的那些實施例中，可以在使隔離材料400凹陷的同時移除這些硬遮罩。在一些實施例中，一蝕刻製程可用於凹陷隔離材料400。

請參考圖3及圖4D，執行步驟S17，成形初始突出通道結構FN’以形成突出通道結構FN。在一些實施例中，突出通道結構FN的製作技術可包含底切該等初始突出通道結構FN’的該等暴露部分。換言之，該等初始突出通道結構FN’從絕緣結構212突出的該等上部可進行底切，同時保護與絕緣結構212側向接觸的該等初始突出通道結構FN’的該等下部以免遭受底切。進行底切的結果，側向凹陷LR形成該等初始突出通道結構FN’，並且該等初始突出通道結構FN’成形為該等突出通道結構FN。在一些實施例中，蝕刻製程(例如一非等向性蝕刻製程)用於底切。此外，依據一些實施例，在底切之前，多個額外的硬遮罩(圖未示)可形成在該等初始突出通道結構FN’的上表面上，並可以在底切之後移除。

請參考圖3及圖4E，執行步驟S19，形成多個虛擬閘極402。在接下來的步驟中，該等虛擬閘極402將分別由閘極結構214、214’所取代。依據一些實施例，該等虛擬閘極402分別包括一犧牲閘極404以及沿犧牲閘極404之底側排列的一犧牲閘極介電層406。舉例來說，犧牲閘極介電層406可包含氧化矽，且犧牲閘極404可包含多晶矽。此外，形成該等虛擬閘極402的一方法可包括形成一毯覆犧牲閘極介電層以極一毯覆犧牲閘極層，以及圖案化該等毯覆層以形成該等虛擬閘極402的犧牲閘極介電層406與犧牲閘極404。在一些實施例中，毯覆犧牲閘極介電層的製作技術包含使用一沉積製程(例如一CVD製程)或是一氧化製程，且毯覆犧牲閘極層的製作技術包含執行一沉積製程(例如一CVD製程)。再者，這些毯覆層可藉由使用一微影製程以及至少一個蝕刻製程而進行圖案化。

請參考圖3及圖4F，執行步驟S21，以閘極結構214取代其中一個虛擬閘極402。在一些實施例中，在取代之前，一介電層(圖未示)可形成在該等虛擬閘極402周圍。在形成該介電層之後，移除被取代的該等虛擬閘極402，且被覆蓋的突出通道結構FN現在已暴露在該介電層中的一開口中。接下來，閘極結構214填充在該開口中。閘極結構214的多個層的製作技術可分別包含一沉積製程(例如一CVD製程或一原子層沉積(ALD)製程)。可執行一平坦化製程以移除在該介電層上的多餘材料。餘留在該開口中之該等材料的多個部分可形成閘極結構214。舉例來說，平坦化製程可包括一研磨製程、一蝕刻製程或其組合。

請參考圖3及圖2A，執行步驟S23，以閘極結構214’取代另一個虛擬閘極402。在一些實施例中，移除此虛擬閘極402，暴露覆蓋之突出通道結構FN的一開口形成在預先沉積的該介電層(圖未示)中。接下來，藉由一系列沉積製程以及一可能的平坦化製程將閘極結構214’填充在該開口中，類似於形成閘極結構214的方法。

在一些實施例中，形成閘極結構214的取代先於形成閘極結構214’的取代。在一些替代實施例中，用於形成閘極結構214的取代在用於形成閘極結構214’的取代之後。在其他實施例中，將被閘極結構214、214’取代的該等虛擬閘極402同時被移除。在這些實施例中，可以同時形成閘極結構214、214’中的相同層。然而，在閘極結構214’的功函數層224的形成期間，可以遮蔽已經沉積用於形成閘極結構214的多個層。

此外，在這些取代步驟之前，可以在每個虛擬閘極402的相對兩側形成多個源極/汲極結構(圖未示)。依據一些實施例，該等源極/ 汲極結構的形成可包括使該等突出通道結構FN凹陷，並執行一磊晶製程。

為了完成周圍電路120的製造，多個接觸栓塞還可形成在電晶體T1、T2的各端子上，並且多個互連可形成在用於佈線電晶體T1、T2的該等接觸栓塞上方。此外，周圍電路120形成在如參考圖1所述的該等記憶體胞110周圍。該等記憶體胞110的存取電晶體AT可以在一前端(FEOL)製程期間在周圍電路120中形成電晶體T1、T2之前或之後而形成。此外，該等記憶體胞110的儲存電容器SC可以與該等互連一起形成，用於在一後段(BEOL)製程期間佈線電晶體T1、T2。

圖5是剖視示意圖，例示本揭露一些其他實施例在周圍電路120中的電晶體T1’、T2’。

電晶體T1’、T2’類似於圖2A中所示的電晶體T1、T2，除了作為電晶體T1’、T2’之多個通道的多個突出通道結構500在半導體基底200外部。換言之，該等突出通道結構500形成於半導體基底200上，而不是藉由對半導體基底200進行成形而形成。在一些實施例中，該等突出通道結構500是包含一半導體材料，其不同於半導體基底200之一半導體材料。

儘管材料不同，該等突出通道結構500在結構上類似於如圖2A所示的突出通道結構FN。換言之，該等突出通道結構500的每一個均具有一下部BP，其被絕緣結構212側向圍繞，並且具有相對於絕緣結構212突出且在底部具有側向凹陷LR的一上部UP。因此，該等突出通道結構500的上部UP具有較大的一上寬度以及一較小的下寬度。另一方面，突出通道結構500的下部BP可藉由絕緣結構212來保護免受側向凹陷。結果，突出通道結構500之下部BP的上寬度與下寬度大於突出通道結構500之上部UP的下寬度。

關於電晶體T1、T2的製造，多個初始突出溝道結構形成在半導體基底200上，且在半導體基底200上進行圖案化。其後，執行參考圖3、圖4A到圖4F以及圖2A所描述的一系列步驟S13到S23，而成形多個初始突出通道結構，以形成該等突出通道結構500並形成閘極結構214、214’。

如上所述，本揭露提供了一種具有一記憶體陣列以及圍繞該記憶體陣列的多個周圍電路的記憶體元件。該記憶體陣列採用溝槽型電晶體，同時該等周圍電路採用具有多個突出通道的三維電晶體。這些突出通道的每一個均包括由一絕緣結構側向圍繞的一下部，並且包括相對於該絕緣結構突出的一上部。特別地，該上部在其底部具有一側向凹陷，因此具有小於一上寬度的一下寬度。另一方面，該下部可被該絕緣結構保護免受側向凹陷，並具有大於該上部的上寬度與下寬度。由於具有該側向凹陷，該突出通道可與一交叉閘極結構具有一更大的耦接面積，而不會增加該突出通道的尺寸。因此，這些三維電晶體可具有改善的效能，同時仍然以高密度形成。在一些實施例中，與一N型三維電晶體中的閘極結構相比，P型三維電晶體中的一閘極結構還包括一功函數層，用於進一步調整P型三維電晶體的閘極耦接。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。