TW202215669A - 半導體裝置 - Google Patents

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安皓均
趙秀敏
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體裝置，包含：基底，包含第一區及第二區；第一矽鍺膜，共形地形成於第一區的基底的表面內部且限定第一閘極溝渠；第一閘極絕緣膜，沿著第一閘極溝渠的輪廓在第一矽鍺膜上延伸且與第一矽鍺膜實體接觸；第一金屬閘極電極，位於第一閘極絕緣膜上；源極/汲極區，形成於基底內部，位於第一金屬閘極電極的兩側上；第二閘極絕緣膜，位於第二區中；以及第二金屬閘極電極，位於第二閘極絕緣膜上。

Description

半導體裝置
本揭露是關於一種半導體裝置及其製造方法。
隨著MOS電晶體的特徵大小減小，形成於下方的閘極長度及通道長度亦減小。因此，已進行增大閘極與通道之間的電容且改良MOS電晶體的操作特性的研究。
主要用作閘極絕緣膜的氧化矽膜可在厚度減小的情況下達到其電特性的物理極限。因此，為了替換習知氧化矽膜，已對具有高介電常數的高介電膜進行研究。高介電膜可減小閘極電極與通道區之間的漏電流，同時維持較薄等效氧化物膜厚度。
本揭露的態樣提供一種能夠改良元件的效能及可靠性的半導體裝置。
本揭露的態樣亦提供一種製造能夠改良元件的效能及可靠性的半導體裝置的方法。
然而，本揭露的態樣不受本文所闡述的態樣限制。藉由參考下文給出的本發明概念的詳細描述，本揭露的上述及其他態樣對於本揭露涉及的所屬領域中具有通常知識者而言將變得更顯而易見。
根據本揭露的一態樣，提供一種半導體裝置，包括：基底，包含第一區及第二區；第一矽鍺膜，共形地形成於第一區的基底的表面內部且限定第一閘極溝渠；第一閘極絕緣膜，沿著第一閘極溝渠的輪廓在第一矽鍺膜上延伸，且與第一矽鍺膜實體接觸；第一金屬閘極電極，位於第一閘極絕緣膜上；源極/汲極區，形成於基底內部，位於第一金屬閘極電極的兩側上；第二閘極絕緣膜，位於第二區中；以及第二金屬閘極電極，位於第二閘極絕緣膜上。
根據本揭露的另一態樣，提供一種半導體裝置，包括：矽鍺膜，共形地形成於基底內部且限定第一閘極溝渠；閘極絕緣膜，沿著第一閘極溝渠的輪廓在矽鍺膜上延伸；閘極電極堆疊，位於閘極溝渠中且位於閘極絕緣膜上；以及源極/汲極區，形成於基底內部，位於閘極電極堆疊的兩側上，其中矽鍺膜的鍺分率隨著與閘極絕緣膜的距離的增加而減小，其中矽鍺膜沿著基底的上部表面延伸，且其中源極/汲極區的一部分位於矽鍺膜中。
根據本揭露的另一態樣，提供一種半導體裝置，包括：基底，包含單元區及圍繞單元區限定的周邊區；位元線結構，包含單元導電線及單元導電線上的單元線罩蓋膜，位於單元區中的基底上；單元閘極電極，位於單元區中的基底內部且與單元導電線相交；矽鍺膜，共形地形成於周邊區中的基底內部且限定閘極溝渠；閘極絕緣膜，沿著閘極溝渠的輪廓在矽鍺膜上延伸；以及閘極電極堆疊，位於閘極溝渠中且位於閘極絕緣膜上，其中閘極電極堆疊包含下部金屬閘極電極及下部金屬閘極電極上的上部閘極電極，且其中上部閘極電極具有與單元導電線相同的堆疊結構。
根據本揭露的另一態樣，提供一種製造半導體裝置的方法，方法包括：在矽基底上形成鍺供給膜，在鍺供給膜上形成阻擋膜，在形成阻擋膜之後經由第一熱處理製程將鍺供給膜中的鍺擴散至矽基底中以形成預矽鍺膜，經由第二熱處理製程使預矽鍺膜再結晶以形成矽鍺膜，以及在矽鍺膜上形成閘極絕緣膜。
在下文中，將參考繪示本發明概念的實例實施例的隨附圖式如下描述本發明概念的實施例。相同附圖標號用於圖式中的相同元件，且將省略其冗餘描述。如本文中所使用，術語「及/或」包含相關聯的所列項目中的一或多者中的任一者及所有組合。應理解，當元件稱為「在」另一元件「上」、「附接」至另一元件、「連接」至另一元件、與另一元件「耦接」、「接觸」另一元件等時，所述元件可直接在另一元件上、附接至另一元件、連接至另一元件、與另一元件耦接或接觸另一元件，或亦可存在介入元件。相反，當元件稱為例如「直接在」另一元件「上」、「直接附接」至另一元件、「直接連接」至另一元件、「直接」與另一元件「耦接」或「直接接觸」另一元件時，不存在介入元件。應注意，儘管未相對於不同實施例具體地描述，但關於一個實施例所描述的態樣可併入於不同實施例中。亦即，所有實施例及/或任何實施例的特徵可以任何方式及/或組合進行組合。
圖1為示出根據本發明概念的一些實施例的半導體裝置的圖。圖2A及圖2B分別為示意性地繪示沿著圖1的掃描線的鍺（Ge）分率。
參考圖1至圖2B，根據一些實施例，半導體裝置可包含基底100、第一矽鍺膜110、第一閘極電極堆疊120、第一閘極絕緣膜130以及第一源極/汲極區150。
基底100可為矽基底或絕緣層上矽（silicon-on-insulator；SOI）。在其他實施例中，基底100可包含（但不限於）矽鍺、絕緣層上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、鉛碲化合物、銦砷、磷化銦、砷化鎵及/或銻化鎵。
在根據一些實施例的半導體裝置中，基底100可為矽基底。在其他實施例中，基底100可具有其中矽基底及由另一材料製成的基礎基底彼此接合的組成物。基礎基底可為（但不限於）由如上文所描述的化合物半導體製成的基底。當基底100呈矽基底及基礎基底的接合形式時，第一矽鍺膜110可形成於矽基底內部，如下文將描述。
第一元件隔離膜105可置放在基底100內部。第一元件隔離膜105可限定主動區。第一元件隔離膜105可形成為淺溝渠隔離（shallow trench isolation；STI）結構。第一元件隔離膜105可在基底100的厚度方向（例如，圖12的D4）上自基底的上部側100US延伸。基底100的厚度方向可垂直於基底的上部側或表面100US。第一元件隔離膜105可包含例如氧化矽、氮化矽、氮氧化矽以及其組合。
第一矽鍺膜110可形成於基底100的表面內部。第一矽鍺膜110可共形地形成於基底100的表面內部。
舉例而言，在圖1的橫截面圖中，第一矽鍺膜110可包含置放於基底的上部側或表面100US上的第一部分及置放於低於基底的上部側或表面100US的位置處的第二部分。此處，基底100US的上部側或表面為基底100與第一矽鍺膜110的第一部分之間的分界線。
第一矽鍺膜110可限定第一閘極溝渠110t。在圖1的橫截面圖中，第一閘極溝渠110t可由置放於低於基底的上部側或表面100US的位置處的第一矽鍺膜110限定。亦即，第一閘極溝渠110t可由第一矽鍺膜110的第二部分限定。
第一閘極溝渠110t可自基底的上部側或表面100US延伸至基底100中。第一閘極溝渠110t可在基底100的厚度方向上自基底的上部側或表面100US延伸。
在根據一些實施例的半導體裝置中，表達「共形地形成薄膜」可意謂形成具有大體均勻的厚度的薄膜。第一矽鍺膜110可以大體均勻的厚度形成於基底100的表面內部。舉例而言，在限定第一閘極溝渠110t的第一矽鍺膜110的部分中，第一矽鍺膜110的厚度的最小值與第一矽鍺膜110的厚度的最大值的比率可為90%或更高。
第一矽鍺膜110可由矽鍺膜形成。舉例而言，第一矽鍺膜110可包含單晶矽鍺膜。作為一實例，第一矽鍺膜110可包含經摻雜的p型雜質及/或n型雜質。作為另一實例，第一矽鍺膜110可由未經摻雜的矽鍺膜形成。此處，術語「未經摻雜」並不意謂不包含雜質，而是意謂不包含有意摻雜的雜質。亦即，未經摻雜的矽鍺膜可包含或可不包含雜質。
第一閘極絕緣膜130可置放於第一矽鍺膜110上。第一閘極絕緣膜130可與第一矽鍺膜110實體接觸。
第一閘極絕緣膜130可沿著第一閘極溝渠110t的輪廓延伸。第一閘極絕緣膜130可沿著第一矽鍺膜110的輪廓延伸。
作為一實例，第一閘極絕緣膜130可包含沿著基底的上部側或表面100US延伸的部分。作為另一實例，不同於所繪示實例，第一閘極絕緣膜130不包含沿著基底的上部側或表面100US延伸的部分。
第一閘極絕緣膜130包含依序置放於第一矽鍺膜110上的第一界面膜131及第一高介電常數絕緣膜132。第一界面膜131可置放於第一矽鍺膜110與第一高介電常數絕緣膜132之間。第一界面薄膜131可與第一矽鍺膜110直接實體接觸。第一界面膜131可包含例如氧化矽膜。
第一高介電常數絕緣膜132可包含例如具有比氧化矽更高的介電常數的高介電常數材料。高介電常數材料可包含例如以下中的一或多者：氮化硼、氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及/或鈮酸鉛鋅。
在圖2A及圖2B中，第一矽鍺膜110的鍺分率可隨著與第一閘極絕緣膜130的距離的增加而變化。舉例而言，第一矽鍺膜110的鍺分率隨著與第一閘極絕緣膜130的距離的增加而減小。
儘管第一界面膜131中的鍺分率及基底100中的鍺分率繪示為0，但其僅為了描述方便，且實施例不限於此。亦即，第一界面膜131及/或基底100可包含自第一矽鍺膜110擴散的鍺。
作為一實例，在第一矽鍺膜110與基底100之間的邊界處，第一矽鍺膜110的鍺分率大於零。作為另一實例，不同於所繪示實例，第一矽鍺膜110的鍺分率在第一矽鍺膜110與基底100之間的邊界可為0。
在圖2A中，第一矽鍺膜110的鍺分率可隨著與第一界面膜131的距離的增加而連續地減小。儘管第一矽鍺膜110的鍺分率線性減小，但此僅為解釋方便起見，且實施例不限於此。
在圖2B中，第一矽鍺膜110可包含第一部分RA及第二部分RB。鍺分率在第一矽鍺膜110的第一部分RA內部可為恆定的。鍺分率可在第一矽鍺膜110的第二部分RB內部連續減小。第一矽鍺膜110的第一部分RA可比第一矽鍺膜110的第二部分RB更靠近第一界面膜131。舉例而言，第一界面膜131可藉由氧化矽鍺膜而形成。此時，第一矽鍺膜110的鍺可在基底100的方向上移動，同時形成第一界面膜131。亦即，形成第一界面膜131的同時，在與第一界面膜131形成邊界的矽鍺膜110的第一部分中可能出現大體上恆定的鍺濃度。因此，鍺分率在第一矽鍺膜110的第一部分RA內部可為恆定的。
根據一些實施例的半導體裝置可包含使用負型電容器的負電容（Negative Capacitance；NC）FET。舉例而言，第一高介電常數絕緣膜132可包含具有鐵電特性的鐵電材料膜及具有順電特性的順電材料膜。
鐵電材料膜可具有負電容，且順電材料膜可具有正電容。舉例而言，若兩個或多於兩個電容器串聯連接且每一電容器的電容具有正值，則總電容小於每一個別電容器的電容。另一方面，若串聯連接的電容器的電容中的至少一者具有負值，則總電容可大於每一個別電容的絕對值，同時具有正值。當具有負電容的鐵電材料膜與具有正電容的順電材料膜串聯連接時，串聯連接的鐵電材料膜及順電材料膜的總電容值可增大。利用增大的總電容值，包含鐵電材料膜的電晶體在室溫下可具有小於每十進位60毫伏的次臨界擺幅（subthreshold swing；SS）。
鐵電材料膜可具有鐵電特性。鐵電材料膜可包含以下中的至少一者：氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦及/或氧化鉛鋯鈦。此處，作為一實例，氧化鉿鋯可為藉由將氧化鉿與鋯（Zr）摻雜獲得的材料。作為另一實例，氧化鉿鋯亦可為鉿（Hf）、鋯（Zr）及/或氧（O）的化合物。
鐵電材料膜可更包含經摻雜的摻雜劑。舉例而言，摻雜劑可包含以下中的至少一者：鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）及/或錫（Sn）。鐵電材料膜中包含的摻雜劑種類可視鐵電材料膜中包含的鐵電材料種類而變化。
當鐵電材料膜包含氧化鉿時，鐵電材料膜中包含的摻雜劑可包含例如以下中的至少一者：釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）及/或釔（Y）。
當摻雜劑為鋁（Al）時，鐵電材料膜可包含3原子%至8原子%（原子%；at%）鋁。此處，摻雜劑的比率可為鋁與鉿及鋁的和的比率。
當摻雜劑為矽（Si）時，鐵電材料膜可包含2原子%至10原子%矽。當摻雜劑為釔（Y）時，鐵電材料膜可包含2原子%至10原子%釔。當摻雜物為釓（Gd）時，鐵電材料膜可包含1原子%至7原子%釓。當摻雜劑為鋯（Zr）時，鐵電材料膜可包含50原子%至80原子%鋯。
順電材料膜可具有順電特性。順電材料膜可包含例如具有高介電常數的氧化矽及/或金屬氧化物中的至少一者。順電材料膜中包含的金屬氧化物可包含例如（但不限於）以下中的至少一者：氧化鉿、氧化鋯及/或氧化鋁。
鐵電材料膜及順電材料膜可包含相同材料。儘管鐵電材料膜具有鐵電特性，但順電材料膜可能不具有鐵電特性。舉例而言，當鐵電材料膜及順電材料膜包含氧化鉿時，鐵電材料膜中包含的氧化鉿的晶體結構與順電材料膜中包含的氧化鉿的晶體結構不同。
鐵電材料膜可具有帶鐵電特性的厚度。鐵電材料膜的厚度可為例如（但不限於）0.5奈米至10奈米。由於針對每一鐵電材料呈現鐵電特性的臨界厚度可能不同，因此鐵電材料膜的厚度可視鐵電材料而變化。作為一實例，第一閘極絕緣膜130可包含單個鐵電材料膜。作為另一實例，第一閘極絕緣膜130可包含彼此間隔開的多個鐵電材料膜。第一閘極絕緣膜130可包含其中多個鐵電材料膜及多個順電材料膜交替堆疊的堆疊膜結構。
第一閘極電極堆疊120可置放於第一閘極絕緣膜130上。第一閘極電極堆疊120可填充或至少部分地填充第一閘極溝渠110t。
作為一實例，第一閘極電極堆疊120可包含覆蓋基底的上部側或表面100US或在基底的上部側或表面100US上的部分。作為另一實例，不同於所繪示實例，第一閘極電極堆疊120不包含覆蓋基底的上部側或表面100US的部分。
儘管單個第一閘極電極堆疊120繪示為置放於相鄰的第一元件隔離膜105之間，但此僅為解釋方便起見，且實施例不限於此。
第一閘極電極堆疊120可包含第一下部閘極電極123及第一上部閘極電極125。
第一下部閘極電極123可置放於第一閘極絕緣膜130上。第一下部閘極電極123可沿著第一閘極絕緣膜130的輪廓延伸。舉例而言，第一下部閘極電極123可填充或至少部分地填充其中形成有第一閘極絕緣膜130的第一閘極溝渠110t的部分。
第一下部閘極電極123可為例如包含金屬導電材料的金屬閘極電極。亦即，第一下部閘極電極123可為下部金屬閘極電極。舉例而言，金屬、導電金屬氮化物、導電金屬氧化物、導電金屬碳化物或導電金屬碳氮化物可包含於金屬導電材料中。在下文中，將參考包含金屬及/或金屬合金的金屬導電材料來描述本發明概念的實施例。
第一下部閘極電極123可包含第一_1下部閘極電極121及第一_2下部閘極電極122。第一_1下部閘極電極121可置放於第一閘極絕緣膜130上。第一_1下部閘極電極121可沿著第一閘極絕緣膜130的輪廓延伸。第一_2下部閘極電極122可置放於第一_1下部閘極電極121上。第一_2下部閘極電極122可沿著第一_1下部閘極電極121的輪廓延伸。第一_1下部閘極電極121可為例如p型功函數膜。第一_1下部閘極電極121可包含例如（但不限於）以下中的至少一者：氮化鈦（TiN）、碳化鉭（TaC）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）及/或碳氮化鉭（TaCN）。第一_2下部閘極電極122可為例如n型功函數膜。第一_2下部閘極電極122可包含例如（但不限於）以下中的至少一者：鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、碳化鈦鋁（TiAlC）、碳氮化鈦鋁（TiAlCN）、鉭鋁（TaAl）、碳化鉭鋁（TaAlC）、氮化鉭鋁（TaAlN）及/或碳氮化鉭鋁（TaAlCN）。
在其他實施例中，第一下部閘極電極123可包含第一_1下部閘極電極121及第一_2下部閘極電極122中的僅一者。
第一上部閘極電極125可置放於第一下部閘極電極123上。第一上部閘極電極125可填充或至少部分地填充其上形成有第一下部閘極電極123的第一閘極溝渠110t。
第一上部閘極電極125可包含第一半導體閘極電極126及第一上部金屬閘極電極127。
第一半導體閘極電極126可置放於第一下部閘極電極123上。第一半導體閘極電極126可填充或至少部分地填充其上形成有第一下部閘極電極123的第一閘極溝渠110t。第一半導體閘極電極126包含半導體材料。第一半導體閘極電極126可包含例如摻雜有雜質的半導體材料。第一半導體閘極電極126可包含例如以下中的至少一者：雜質摻雜的矽、雜質摻雜的矽鍺及/或雜質摻雜的鍺。
第一上部金屬閘極電極127可置放於第一半導體閘極電極126上。儘管第一上部金屬閘極電極127繪示為單一膜，但此僅為解釋方便起見，且實施例不限於此。儘管未繪示，但金屬矽化物膜可進一步置放於第一半導體閘極電極126與第一上部金屬閘極電極127之間。
第一上部金屬閘極電極127可包含例如金屬導電材料。第一上部金屬閘極電極127可包含例如以下中的至少一者：氮化鈦（TiN）、碳化鉭（TaC）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鉭鈦（TaTiN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、氮化鎢（WN）、釕（Ru）、鈦鋁（TiAl）、碳氮鈦鋁（TiAlC-N）、碳化鈦鋁（TiAlC）、碳化鈦（TiC）、碳氮化鉭（TaCN）、鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）、鈦（Ti）、鉭（Ta）、鎳（Ni）、鉑（Pt）、鎳鉑（Ni-Pt）、鈮（Nb）、氮化鈮（NbN）、碳化鈮（NiC）、鉬（Mo）、氮化鉬（MoN）、碳化鉬（MoC）、碳化鎢（WC）、銠（Rh）、鈀（Pd）、銥（Ir）、釕鋁（RuAl）、鎳鋁（NiAl）二硼化鈮（NbB 2）、二硼化鉬（MoB 2）、二硼化鉭（TaB 2）、碳化釩鋁（V 2AlC）及碳化鉻鋁（CrAlC）、鋨（Os）、銀（Ag）、金（Au）、鋅（Zn）、釩（v）以及其組合。
第一半導體閘極電極126包含面向第一上部金屬閘極電極127的上部側126US。第一半導體閘極電極的上部側126US可包含朝基底100凹入的第一楔形區126US_W。
第一半導體閘極電極的上部側126US可包含第一曲面126_CS1及第二曲面126_CS2。在圖4的橫截面圖中，基於基底的上部側或表面100US，第一曲面126_CS1及第二曲面126_CS2可具有向上的凸形形狀。
第一半導體閘極電極的上部側126US的第一楔形區126US_W可藉由連接第一曲面126_CS1與第二曲面126_CS2來限定。作為一實例，第一半導體閘極電極的上部側126US的第一楔形區126US_W可藉由直接連接第一曲面126_CS1與第二曲面126_CS2來限定。作為另一實例，不同於所繪示實例，在第一半導體閘極電極的上部側126US的第一楔形區126US_W中，第一半導體閘極電極的上部側126US可更包含連接第一曲面126_CS1與第二曲面126_CS2的連接曲面。連接曲面可具有朝向基底100的凸形形狀，諸如第一閘極溝渠110t的底部表面。
儘管第一上部金屬閘極電極127的上部側繪示為不具有類似於第一半導體閘極電極的上部側126US的形狀，但實施例不限於此。不同於所繪示實例，第一上部金屬閘極電極127的上部側可包含類似於第一半導體閘極電極的上部側126US的楔形區。
不同於所繪示實例，第一閘極電極堆疊120可不包含第一半導體閘極電極126。亦即，第一上部閘極電極125可僅由第一上部金屬閘極電極127製成。
第一閘極罩幕圖案145可置放於第一閘極電極堆疊120上。第一閘極罩幕圖案145可置放於第一上部金屬閘極電極127上。第一閘極罩幕圖案145可包含但不限於絕緣材料，且可包含例如氧化矽、氮氧化矽、氮化矽及/或類似者。
第一閘極間隔件140可置放於第一閘極電極堆疊120的側壁上。第一閘極罩幕圖案145可置放於第一閘極間隔件140之間。第一閘極間隔件140位於第一閘極遮罩圖案145的側壁的至少一部分上且覆蓋第一閘極遮罩圖案145的側壁的至少一部分。第一閘極間隔件140可包含絕緣材料，且可包含例如以下中的至少一者：氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮氧化矽（SiOCN）、氮化硼矽（SiBN）、硼氧氮化矽（SiOBN）及/或碳氧化矽（SiOC）。儘管第一閘極間隔件140繪示為單一膜，但此僅為解釋方便起見，且實施例不限於此。
第一源極/汲極區150可置放於第一閘極電極堆疊120的兩側上。第一源極/汲極區150可形成於基底100內部。
第一源極/汲極區150可形成於置放於基底的上部側或表面100US上的第一矽鍺膜110內部及/或下方，如圖1的橫截面圖中所繪示。舉例而言，第一源極/汲極區150的一部分可置放在第一矽鍺膜110內部。
層間絕緣膜190置放於基底100上。層間絕緣膜190位於第一源極/汲極區150及第一閘極罩幕圖案145上且至少部分地覆蓋第一源極/汲極區150及第一閘極罩幕圖案145。層間絕緣膜190可包含例如以下中的至少一者：氧化矽、氮化矽及/或氮氧化矽。
第一觸點180可穿透層間絕緣膜190且連接至第一源極/汲極區150。在圖1的橫截面圖中，第一觸點180的上部面可高於第一閘極罩幕圖案145的上部面。
第一觸點180可包含例如導電材料。第一觸點180可包含例如以下中的至少一者：金屬、導電金屬氮化物、導電金屬碳氮化物、導電金屬碳化物、金屬矽化物、摻雜半導體材料、導電金屬氮氧化物、導電金屬氧化物及/或二維（two-dimensional；2D）材料。儘管第一觸點180繪示為單一膜，但此僅為解釋方便起見，且實施例不限於此。
圖3為示出根據本發明概念的一些實施例的半導體裝置的圖。為方便描述，將描述與使用圖1及圖2B解釋的彼等不同的特徵。
參考圖3，在根據一些實施例的半導體裝置中，第一半導體閘極電極的上部側126US不包含楔形區（圖1的126US_W）。
第一半導體閘極電極的上部側126US不包含朝基底100凹入的部分。舉例而言，第一半導體閘極電極的上部側126US可為扁平的，如基底的上部側或表面100US。
圖4為示出根據本發明概念的一些實施例的半導體裝置的圖。為解釋方便起見，將描述與使用圖1及圖2B示出的彼等不同的特徵。為了參考，圖4的第一區I中所繪示的圖式可與圖1的圖式實質上相同。亦即，圖4的第一區I的描述與參考圖1至圖2B所描述實質上相同。將參考第二區II描述圖4的實施例。
參考圖4，根據一些實施例的半導體裝置可包含基底100、第一矽鍺膜110、第一閘極電極堆疊120、第一閘極絕緣膜130、第一源極/汲極區150、第二矽鍺膜210、第二閘極電極堆疊220、第二閘極絕緣膜230以及第二源極/汲極區250。
基底100可包含第一區I及第二區II。第一區I及第二區II可為彼此間隔開的區，或可為彼此連接的區。在根據一些實施例的半導體裝置中，第一區I及第二區II可各自為MOSFET形成區。
第一矽鍺膜110、第一閘極電極堆疊120、第一閘極絕緣膜130以及第一源極/汲極區150可置放於基底100的第一區I中。
第二矽鍺膜210、第二閘極電極堆疊220、第二閘極絕緣膜230以及第二源極/汲極區250可置放於基底100的第二區II中。
第二矽鍺膜210可形成於基底100上。第二矽鍺膜210可共形地形成於基底100上。第二矽鍺膜210可置放於平坦基底的上部側或表面100US上。第二矽鍺膜210可沿著基底的上部側或表面100US延伸。不同於第一矽鍺膜110，在基底100的厚度方向上自基底的上部側或表面100US延伸的閘極溝渠不由第二矽鍺膜210限定。第二矽鍺膜210可由矽鍺膜形成。舉例而言，第二矽鍺膜210可包含單晶矽鍺膜。
第二閘極絕緣膜230可置放於第二矽鍺膜210上。第二閘極絕緣膜230可與第二矽鍺膜210接觸。第二閘極絕緣膜230可沿著第二矽鍺膜210的輪廓延伸。第二閘極絕緣膜230可置放於平坦基底100的上部側或表面100US上。第二閘極絕緣膜230可包含依序置放於第二矽鍺膜210上的第二界面膜231及第二高介電常數絕緣膜232。第二閘極絕緣膜230中包含的材料可與第一閘極絕緣膜130的材料相同或類似。
第二矽鍺膜210的鍺分率可隨著與第二閘極絕緣膜230的距離的增大而變化。舉例而言，第二矽鍺膜210的鍺分率隨著與第二閘極絕緣膜230的距離的增大而減小。
第二閘極電極堆疊220可置放於第二閘極絕緣膜230上。在圖4的橫截面圖中，第二閘極電極堆疊220可不包含置放於低於基底的上部側或表面100US的位置處的任何部分。第二閘極電極堆疊220可包含第二下部閘極電極223及第二上部閘極電極225。
第二下部閘極電極223可置放於第二閘極絕緣膜230上。第二下部閘極電極223可沿著第二閘極絕緣膜230的輪廓延伸。第二下部閘極電極223可為例如包含金屬導電材料的金屬閘極電極。
第二下部閘極電極223可包含依序置放於第二閘極絕緣膜230上的第二_1下部閘極電極221及第二_2下部閘極電極222。第二_1下部閘極電極221可為例如p型功函數膜。第二_2下部閘極電極222可為例如n型功函數膜。
第二上部閘極電極225可置放於第二下部閘極電極223上。第二上部閘極電極225可包含第二半導體閘極電極226及第二上部金屬閘極電極227。第二半導體閘極電極226的上部側不包含楔形區（圖1的126US_W）。
第二閘極電極堆疊220可形成於與第一閘極電極堆疊120相同的層級處。此處，術語「相同層級」意謂其藉由相同製造製程形成且在圖4的橫截面圖中相對於基底100處於相同層級。在圖4的橫截面圖中，除第一閘極電極堆疊120的一部分位於低於基底的上部側或表面100US以外，第二閘極電極堆疊220的堆疊結構可與第一閘極電極堆疊120的堆疊結構相同。
第二閘極罩幕圖案245可置放於第二閘極電極堆疊220上。第二閘極罩幕圖案245可置放於第二上部金屬閘極電極227上。第二閘極罩幕圖案245可包含絕緣材料。第二閘極間隔件240可置放於第二閘極電極堆疊220的側壁上。第二閘極罩幕圖案245可置放於第二閘極間隔件240之間。第二閘極間隔件240位於第二閘極罩幕圖案245的側壁的至少一部分上且覆蓋第二閘極罩幕圖案245的側壁的至少一部分。第二閘極間隔件240包含絕緣材料。
第二源極/汲極區250可置放於第二閘極電極堆疊220的兩側上。第二源極/汲極區250可形成於基底100內部。
在圖4的橫截面圖中，第二源極/汲極區250可形成於置放於基底的上部側或表面100US上的第二矽鍺膜210內部及/或下方。舉例而言，第二源極/汲極區250的一部分可置放於第二矽鍺膜210內部。
第二觸點280可穿透層間絕緣膜190且連接至第二源極/汲極區250。在圖4的橫截面圖中，第二觸點280的上部面可高於第二閘極罩幕圖案245的上部面。
圖5為示出根據本發明概念的一些實施例的半導體裝置的圖。為解釋方便起見，將描述與參考圖1至圖2B及圖4所描述的彼等不同的特徵。
參考圖5，在根據一些實施例的半導體裝置中，第一區I可為PMOS形成區，且第二區II可為NMOS形成區。
第二閘極絕緣膜230可與基底100實體接觸。舉例而言，第二界面膜231可與基底100實體接觸。
參考圖4所描述的第二矽鍺膜210不置放於第二閘極絕緣膜230與基底100之間
第二下部閘極電極223可包含第二_2下部閘極電極222。作為一實例，第二下部閘極電極223不包含在第二_2下部閘極電極222與第二閘極絕緣膜230之間的第二_1下部閘極電極（圖4的221）不同於所展示實例，作為另一實例，第二下部閘極電極223可包含在第二_2下部閘極電極222與第二閘極絕緣膜230之間的第二_1下部閘極電極（圖4的221）。形成於第一區I中的第一_1下部閘極電極121的厚度可比形成於第二區II中的第二_1下部閘極電極221的厚度更厚。
圖6為示出根據本發明概念的一些實施例的半導體裝置的圖。為解釋方便起見，將描述與參考圖1至圖2B及圖5所描述的彼等不同的特徵。
參考圖6，在根據一些實施例的半導體裝置中，第二區II的基底100可包含第二閘極溝渠210t。
第二閘極溝渠210t可自基底的上部側或表面100US延伸至基底100中。第二閘極溝渠210t可在基底100的厚度方向上自基底的上部側或表面100US延伸。
第二閘極絕緣膜230可沿著第二閘極溝渠210t的輪廓延伸。
第二閘極電極堆疊220可位於第二閘極溝渠210t中且至少部分地填充第二閘極溝渠槽210t。第二下部閘極電極223可沿著第二閘極絕緣膜230的輪廓延伸。舉例而言，第二下部閘極電極223可填充其中形成有第二閘極絕緣膜230的第二閘極溝渠210t的一部分。
第二上部閘極電極225可位於其中形成有第二下部閘極電極223的第二閘極溝渠210t中且至少部分地填充所述第二閘極溝渠210t。第二半導體閘極電極226可位於其中形成有第二下部閘極電極223的第二閘極溝渠210t中且至少部分地填充所述第二閘極溝渠210t。
第二半導體閘極電極226包含面向第二上部金屬閘極電極227的上部側226US。第二半導體閘極電極的上部側226US可包含朝基底100凹入的第二楔形區226US_W。第二楔形區226US_W的描述可與參考圖1所提供的第一楔形區126US_W的描述實質上相同。
圖7為根據本發明概念的一些實施例的半導體裝置的示意性佈局圖。圖8為繪示圖7的部分R3的放大的示意性佈局圖。圖9為沿著圖8的A-A截取的橫截面圖。圖10為沿著圖8的B-B截取的橫截面圖。為了參考，儘管在根據一些實施例的半導體裝置的圖式中將動態隨機存取記憶體（Dynamic Random Access Memory；DRAM）繪示為實例，但實施例不限於此。另外，圖8繪示除圖9的第一電容器390以外的佈局圖。
參考圖7，根據一些實施例的半導體裝置可包含單元區20及圍繞單元區20限定的周邊區30。
基底（圖1的100）可包含單元區20及周邊區30。舉例而言，單元區20可為其中置放記憶體單元的區。周邊區30可為其中置放用於操作單元區20的記憶體單元的電路的區。
在第一方向D1或第二方向D2上切割的圖7的部分R1的橫截面圖可為第一橫截面圖。在第一方向D1或第二方向D2上切割的圖7的部分R2的橫截面圖可為第二橫截面圖。第一方向D1可與第二方向D2相交。
作為一實例，第一橫截面圖及第二橫截面圖可為圖1或圖3中的一者。作為另一實例，第一橫截面圖可為圖4至圖6的第一區I中所繪示的圖式，且第二橫截面圖可為圖4至圖6的第二區II中所繪示的圖式。作為又另一實例，第一橫截面圖可為圖4至圖6的第二區II中所繪示的圖式，且第二橫截面圖可為圖4至圖6的第一區I中所繪示的圖式。
在一些實施例中，參考圖1至圖6所描述的半導體裝置實施例可置放於圖7的周邊區30中。
因為圖7的部分R1及圖7的部分R2的描述類似於使用圖1至圖6所描述的彼等，故以下描述涉及圖7的部分R3。
參考圖8，根據一些實施例的半導體裝置可包含多個第一主動區ACT。第一主動區ACT可由形成於基底（圖9的100）內部的第二元件隔離膜（圖9的305）限定。
隨著半導體裝置的設計規則的減少，第一主動區ACT可以對角線或斜線的條的形式置放，如所繪示。第一主動區ACT可具有在第三方向D3上延伸的條形狀。
多個閘極電極可橫跨第一主動區ACT而在第一方向D1上置放於第一主動區ACT上。多個閘極電極可彼此平行延伸。多個閘極電極可為例如多個字元線WL。
字元線WL可以相等間隔隔開。字元線WL的寬度或字元線WL之間的間隙可基於設計規則來判定。
在與字元線WL正交的第二方向D2上延伸的多個位元線BL可置放於字元線WL上。多個位元線BL可橫跨第一主動區ACT在第二方向D2上延伸。
多個位元線BL可彼此平行延伸。位元線BL可以相等間隔置放。位元線BL的寬度或位元線BL之間的間隙可基於設計規則來判定。
根據一些實施例的半導體裝置可包含形成於第一主動區ACT上的各種觸點配置。各種觸點配置可包含例如直接觸點DC、內埋觸點BC、著陸墊LP以及類似者。
此處，直接觸點DC可意謂將第一主動區ACT電連接至位元線BL的觸點。內埋觸點BC可意謂將第一主動區ACT連接至第一電容器（圖9的390）的第一下部電極（圖9的391）的觸點。
歸因於配置結構，內埋觸點BC與第一主動區ACT之間的接觸面積可能較小。因此，為了增大第一主動區ACT的接觸面積及增大第一電容器的第一下部電極（圖9的391）的接觸面積，可引入導電著陸墊LP。
著陸墊LP可置放於第一主動區ACT與內埋觸點BC之間，且亦可置放於內埋觸點BC與第一電容器的第一下部電極（圖9的391）之間。在根據本發明概念的一些實施例的半導體裝置中，著陸墊LP可置放於內埋觸點BC與第一電容器的第一下部電極（圖9的391）之間。藉由經由引入著陸墊LP來增大接觸面積，第一主動區ACT與第一電容器的第一下部電極（圖9的391）之間的接觸電阻可減小。
在根據一些實施例的半導體裝置中，直接觸點DC可置放於第一主動區ACT的中心部分處。內埋觸點BC可置放於第一主動區ACT的兩個末端部分處。隨著內埋觸點BC置放於第一主動區ACT的兩個末端部分處，著陸墊LP可置放為與內埋觸點BC部分地重疊以與第一主動區ACT的兩個末端相鄰。以另一方式描述，內埋觸點BC可形成為與相鄰的字元線WL之間及相鄰位元線BL之間的第一主動區ACT與第二元件隔離膜（圖9的305）重疊。
字元線WL可形成為埋入基底100內部的結構。字元線WL可橫跨直接觸點DC之間或內埋觸點BC之間的第一主動區ACT置放。
如所繪示，兩個字元線WL可橫跨一個第一主動區ACT置放。藉由對角地置放第一主動區ACT，字元線WL與第一主動區ACT可具有小於90度的角度。
直接觸點DC及內埋觸點BC可對稱地置放。因此，直接觸點DC及內埋觸點BC可沿著第一方向D1及第二方向D2置放於一條直線上。
另一方面，不同於直接觸點DC及內埋觸點BC，著陸墊LP可在第二位元線BL沿其延伸的第二方向D2上以Z形方式置放。此外，著陸墊LP可置放為在字元線WL沿其延伸的第一方向D1上與每一位元線BL的相同側部分重疊。
舉例而言，第一線的著陸墊LP中的每一者與對應位元線BL的左側重疊，且第二線的著陸墊LP中的每一者可與對應位元線BL的右側重疊。
參考圖8至圖10，根據一些實施例的半導體裝置可包含第二元件隔離膜305、多個閘極結構310、多個位元線結構340ST、位元線觸點346、儲存觸點320以及第一電容器390。
由第二元件隔離膜305限定的第一主動區ACT可具有長島形狀，所述長島形狀包含短軸及長軸，如圖8中所繪示。第一主動區ACT可具有斜線形狀以相對於形成於第二元件隔離膜305中的字元線WL具有小於90度的角度。另外，第一主動區ACT可具有斜線形狀以相對於形成於第二元件隔離膜305上的位元線BL具有小於90度的角度。
閘極結構310可形成於基底100及第二元件隔離膜305中。閘極結構310可橫跨第二元件隔離膜305及由第二元件隔離膜305限定的第一主動區ACT形成。亦即，一個閘極結構310可形成於位於閘極結構310沿其延伸的第一方向D1上的基底100及第二元件隔離膜305中。
閘極結構310可包含形成於基底100及第二元件隔離膜305中的第三閘極溝渠314、第三閘極絕緣膜311、第一閘極電極312以及閘極罩蓋圖案313。此處，第一閘極電極312可對應於字元線WL。
第三閘極絕緣膜311可沿著第三閘極溝渠314的側壁及底部表面延伸。第三閘極絕緣膜311可包含以下中的至少一者：氧化矽、氮化矽、氮氧化矽及/或具有比氧化矽更高的介電常數的高介電常數材料。高介電常數材料可為與圖1的第一高介電常數絕緣膜132相同的材料。
第一閘極電極312可形成於第三閘極絕緣膜311上。第一閘極電極312可填充第三閘極溝渠314的一部分。第一閘極電極312可包含以下中的至少一者：金屬、導電金屬氮化物、導電金屬碳氮化物、導電金屬碳化物、金屬矽化物、摻雜半導體材料、導電金屬氮氧化物及/或導電金屬氧化物。第一閘極電極312可由例如（但不限於）摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合製成。
儘管未繪示，但雜質摻雜區可形成於閘極結構310的至少一側上。雜質摻雜區可為電晶體的源極/汲極區。
閘極罩蓋圖案313可形成於第一閘極電極312上。閘極罩蓋圖案313可位於在第一閘極電極312形成之後保留的第三閘極溝渠314中且至少部分地填充所述第三閘極溝渠314。閘極罩蓋圖案313包含絕緣材料。
位元線結構340ST可包含單元導電線340及單元線罩蓋膜344。單元導電線340可形成於其上形成有閘極結構310的基底100及第二元件隔離膜305上。單元導電線340可與第二元件隔離膜305及由第二元件隔離膜305限定的第一主動區ACT相交。單個單元導電線340可形成於位於單元導電線340沿其延伸的第二方向D2上的基底100及第二元件隔離膜305上。單元導電線340可形成為與閘極結構310相交。單元導電線340可對應於位元線BL。
單元導電線340可包含下部單元導電線341及下部單元導電線341上的上部單元導電線343。在根據一些實施例的半導體裝置中，單元導電線340可具有與第一上部閘極電極（圖1的125）及第二上部閘極電極（圖4的225）相同的堆疊結構。舉例而言，當第一上部閘極電極125及第二上部閘極電極225具有多膜結構時，單元導電線340可具有與第一上部閘極電極125及第二上部閘極電極225相同的多膜結構。
在其他實施例中，當形成單元區（圖7的20）的下部單元導電線341中包含的導電材料時，可形成周邊區（圖7的30）的第一半導體閘極電極126中包含的導電材料。此外，當形成單元區（圖7的20）的上部單元導電線343中包含的導電材料時，可形成周邊區（圖7的30）的第一上部金屬閘極電極127中包含的導電材料。
位元線觸點346可形成於單元導電線340與基底100之間。亦即，單元導電線340可形成於位元線觸點346上。舉例而言，位元線觸點346可形成於單元導電線340與具有長島形狀的第一主動區ACT的中心部分相交的點處。位元線觸點346可形成於第一主動區ACT的中心部分的基底100與單元導電線340之間。位元線觸點346可電連接單元導電線340與基底100。位元線結構340ST可經由位元線觸點346連接至第一主動區ACT。位元線觸點346可對應於直接觸點DC。位元線觸點346可包含例如以下中的至少一者：雜質摻雜半導體材料、導電矽化物化合物、導電金屬氮化物、導電金屬氧化物及/或金屬。
單元線罩蓋膜344可置放於單元導電線340上。單元線罩蓋膜344包含絕緣材料。
單元絕緣膜330可形成於基底100及第二元件隔離膜305上。單元絕緣膜330可形成於其上未形成位元線觸點346的基底100及第二元件隔離膜305上。單元絕緣膜330可形成於基底100與單元導電線340之間及第二元件隔離膜305與單元導電線340之間。儘管單元絕緣膜330可為單個膜，但如所繪示，單元絕緣膜330可為包含第一單元絕緣膜331及第二單元絕緣膜332的多層膜。舉例而言，第一單元絕緣膜331可包含氧化膜，且第二單元絕緣膜332可包含氮化膜，但實施例不限於此。
單元線間隔件350可置放於單元導電線340及單元線罩蓋膜344的側壁上。儘管單元線間隔件350可為單個膜，但如所繪示，單元線間隔件350可為包含第一單元線間隔件351及第二單元線間隔件352的多層膜。舉例而言，第一單元線間隔件351及第二單元線間隔件352可包含（但不限於）以下中的一者：氧化矽膜、氮化矽膜、氮氧化矽膜（SiON）、碳氮氧化矽膜（SiOCN）、空氣以及其組合。
儲存觸點320可形成於相鄰單元導電線340之間。儲存觸點320可與相鄰單元導電線340之間的基底100及第二元件隔離膜305重疊。此處，儲存觸點320可對應於內埋觸點BC。儲存觸點320可包含例如以下中的至少一者：雜質摻雜半導體材料、導電矽化物化合物、導電金屬氮化物、導電金屬氧化物及/或金屬。
儲存墊360可形成於儲存觸點320上。儲存墊360可電連接至儲存觸點320。此處，儲存墊360可對應於著陸墊LP。儲存墊360可包含例如以下中的至少一者：雜質摻雜半導體材料、導電矽化物化合物、導電金屬氮化物、導電金屬氧化物及/或金屬。
襯墊隔離絕緣膜380可形成於儲存墊360及位元線結構340ST上。舉例而言，襯墊隔離絕緣膜380可置放於單元線罩蓋膜344上。襯墊隔離絕緣膜380可限定儲存墊360的區，其形成多個隔離區。另外，襯墊隔離絕緣膜380可經圖案化以暴露儲存墊360的上部面的至少一部分。襯墊隔離絕緣膜380包含絕緣材料。
第一電容器390可形成於襯墊隔離絕緣膜380上。第一電容器390可經由儲存墊360電連接至儲存觸點320。第一電容器390包含第一下部電極391、第一電容器介電膜392以及第一上部電極393。
第一下部電極391可置放於儲存墊360上。儘管第一下部電極391繪示為具有柱形狀，但實施例不限於此。第一下部電極391可具有圓柱形狀。第一電容器介電膜392形成於第一下部電極391上。第一電容器介電膜392可沿著第一下部電極391的輪廓形成。第一上部電極393形成於第一電容器介電膜392上。第一上部電極393可包覆第一下部電極391的外壁。
第一下部電極391及第一上部電極393可包含例如（但不限於）摻雜半導體材料、導電金屬氮化物（例如，氮化鈦、氮化鉭、氮化鈮或氮化鎢等）、金屬（例如，釕、銥、鈦或鉭等）及/或導電金屬氧化物（例如，氧化銥或氧化鈮等）。
第一電容器介電膜392可包含例如（但不限於）以下中的一者：氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅以及其組合。
圖11為示出根據本發明概念的一些實施例的半導體裝置的佈局圖。圖12為示出根據本發明概念的一些實施例的半導體裝置的透視圖。圖13為沿著圖11的C-C及D-D截取的橫截面圖。為了參考，圖11可為圖7的部分R3的放大視圖。
參考圖11至圖13，根據一些實施例的半導體裝置可包含基底100、多個第一導電線420、通道層430、第二閘極電極440、第四閘極絕緣膜450以及第二電容器480。根據一些實施例的半導體裝置可為包含豎直通道電晶體VCT的記憶體裝置。豎直通道電晶體可指通道層430的通道長度沿著豎直方向（亦即，D4方向）自基底100延伸的結構。
下部絕緣層412可置放於基底100上。多個第一導電線420可在下部絕緣層412上在第一方向D1上彼此間隔開，且在第二方向D2上延伸。多個第一絕緣圖案422可置放於下部絕緣層412上以填充多個第一導電線420之間的空間。多個第一絕緣圖案422可在第二方向D2上延伸。在圖13的橫截面圖中，多個第一絕緣圖案422的上部面可置放於與多個第一導電線420的上部面相同的層級處。多個第一導電線420可充當位元線。
多個第一導電線420可包含摻雜半導體材料、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，多個第一導電線420可由（但不限於）摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合製成。多個第一導電線420可包含單層或多層的上文所列的材料。在實例實施例中，多個第一導電線420可包含石墨烯、奈米碳管或其組合。
通道層430可以矩陣形式置放，所述矩陣形式在多個第一導電線420上在第一方向D1及第二方向D2上間隔開。通道層430可具有沿著第一方向D1的第一寬度及沿著第四方向D4的第一高度，且第一高度可大於第一寬度。此處，第四方向D4可為例如與第一方向D1及第二方向D2相交且垂直於基底100的上部側或表面的方向。舉例而言，第一高度可為（但不限於）第一寬度的約2倍至10倍。通道層430的底部部分充當第三源極/汲極區（未繪示），通道層430的上部部分充當第四源極/汲極區（未繪示），且通道層430的在第三源極/汲極區與第四源極/汲極區之間的部分可充當通道區（未繪示）。
在實例實施例中，通道層430可包含氧化物半導體，且例如氧化物半導體可包含In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO或其組合。通道層430可包含單層或多層的氧化物半導體。在一些實施例中，通道層430可具有大於矽的帶隙能量的帶隙能量。舉例而言，通道層430可具有約1.5電子伏特至5.6電子伏特的帶隙能量。舉例而言，當通道層430具有約2.0電子伏特至4.0電子伏特的帶隙能量時，通道層430可具有最佳通道效能。舉例而言，通道層430可為（但不限於）多晶或非晶形的。在實例實施例中，通道層430可包含石墨烯、奈米碳管或其組合。
第二閘極電極440可在通道層430的兩個側壁上在第一方向D1上延伸。第二閘極電極440可包含面向通道層430的第一側壁的第一子閘極電極440P1及面向與通道層430的第一側壁相對的第二側壁的第二子閘極電極440P2。當單個通道層430置放於第一子閘極電極440P1與第二子閘極電極440P2之間時，半導體裝置可具有雙閘極電晶體結構。然而，本發明概念的實施例不限於此。省略第二子閘極電極440P2，且可僅形成面向通道層430的第一側壁的第一子閘極電極440P1以實施單個閘極電晶體結構。第二閘極電極440中包含的材料可與第一閘極電極312的材料相同。
第四閘極絕緣膜450毗鄰或包圍通道層430的側壁，且可插入於通道層430與第二閘極電極440之間。舉例而言，如圖11中所繪示，通道層430的整個側壁可毗鄰第四閘極絕緣膜450或由第四閘極絕緣膜450包圍，且第二閘極電極440的側壁的一部分可與第四閘極絕緣膜450實體接觸。在其他實施例中，第四閘極絕緣膜450在第二閘極電極440的延伸方向（亦即，第一方向D1）上延伸，且在通道層430的側壁中，僅面向第二閘極電極440的兩個側壁可與第四閘極絕緣膜450實體接觸。在實例實施例中，第四閘極絕緣膜450可由氧化矽膜、氮氧化矽膜、具有比氧化矽膜更高的介電常數的高介電常數材料或其組合製成。
多個第二絕緣圖案432可沿著第二方向D2在多個第一絕緣圖案422上延伸。通道層430可置放於多個第二絕緣圖案432中的兩個相鄰第二絕緣圖案432之間。另外，第一內埋層434及第二內埋層436可置放於兩個相鄰通道層430之間，兩個相鄰第二絕緣圖案432之間的空間中。第一內埋層434可置放於兩個相鄰通道層430之間的空間的底部部分處。第二內埋層436可形成於第一內埋層434上以在兩個相鄰通道層430之間的空間的剩餘部分中且至少部分地填充所述空間的剩餘部分。在圖13的橫截面圖中，第二內埋層436的上部面置放於與通道層430的上部面相同的層級處，且第二內埋層436可位於第二閘極電極440的上部面上且至少部分地覆蓋第二閘極電極440的上部面。在其他實施例中，多個第二絕緣圖案432由與多個第一絕緣圖案422連續的材料層形成，或第二內埋層436亦可由與第一內埋層434連續的材料層形成。
電容器觸點460可置放於通道層430上。電容器觸點460置放為與通道層430豎直地重疊，且可以在第一方向D1及第二方向D2上間隔開的矩陣形式配置。電容器觸點460可由（但不限於）摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合製成。上部絕緣層462可毗鄰或包圍多個第二絕緣圖案432及第二埋層436上的電容器觸點460的側壁。
蝕刻終止膜470可置放於上部絕緣層462上。第二電容器480可置放於蝕刻終止膜470上。第二電容器480可包含第二下部電極482、第二電容器介電膜484以及第二上部電極486。第二下部電極482可穿透蝕刻終止膜470且電連接至電容器觸點460的上部面。第二下部電極482可形成為（但不限於）在第四方向D4上延伸的柱型。在實例實施例中，第二下部電極482置放為與電容器觸點460豎直地重疊，且可以在第一方向D1及第二方向D2上間隔開的矩陣形式配置。在其他實施例中，著陸墊（未繪示）可進一步置放於電容器觸點460與第二下部電極482之間，且第二下部電極482可以六角形狀配置。
圖14為示出根據本發明概念的一些實施例的半導體裝置的佈局圖。圖15為示出根據一些實施例的半導體裝置的透視圖。
參考圖14及圖15，根據一些實施例的半導體裝置可包含基底100、多個第一導電線420A、通道結構430A、接觸閘極電極440A、多個第二導電線442A以及第二電容器480。根據一些實施例的半導體裝置可為包含豎直通道電晶體VCT的記憶體裝置。
多個第二主動區AC可由第一元件隔離圖案412A及第二元件隔離圖案414A限定於基底100上。通道結構430A可置放在每一第二主動區AC內部。通道結構430A可包含豎直延伸的第一主動柱430A1及第二主動柱430A2，以及分別連接至第一主動柱430A1的底部部分及第二主動柱430A2的底部部分的連接部分430L。第五源極/汲極區SD1可置放在連接部分430L內部。第六源極/汲極區SD2可置放於第一主動柱430A1及第二主動柱430A2的頂部側上。第一主動柱430A1及第二主動柱430A2中的每一者可形成獨立的單元記憶體單元。
多個第一導電線420A可在與多個第二主動區AC中的每一者相交的方向上延伸，且可例如在第二方向D2上延伸。多個第一導電線420A中的一個第一導電線420A可置放於第一主動柱430A1與第二主動柱430A2之間的連接部分430L上。一個第一導電線420A可置放於第五源極/汲極區SD1上。與一個第一導電線420A相鄰的另一第一導電線420A可置放於兩個通道結構430A之間。多個第一導電線420A中的一個第一導電線420A可充當兩個單元記憶體單元中包含的共同位元線，所述兩個單元記憶體單元由置放於一個第一導電線420A的兩側上的第一主動柱430A1及第二主動柱430A2構成。
一個接觸閘極電極440A可置放於在第二方向D2上彼此相鄰的兩個通道結構430A之間。舉例而言，接觸閘極電極440A可置放於一個通道結構430A中包含的第一主動柱430A1與鄰近於其的通道結構430A的第二主動柱430A2之間。一個接觸閘極電極440A可由置放於其兩個側壁上的第一主動柱430A1及第二主動柱430A2共用。第四閘極絕緣膜450A可置放於接觸閘極電極440A與第一主動柱430A1之間，及接觸閘極電極440A與第二主動柱430A2之間。多個第二導電線442A可在第一方向D1上在接觸閘極電極440A的上部面上延伸。多個第二導電線442A可充當半導體裝置的字元線。
電容器觸點460A可置放於通道結構430A上。電容器觸點460A可置放於第六源極/汲極區SD2上，且第二電容器480可置放於電容器觸點460A上。
圖16及圖17為示出根據本發明概念的一些實施例的半導體裝置的圖。圖16為示出根據本發明概念的一些實施例的半導體裝置的佈局圖。圖17為沿著圖16的E-E截取的橫截面圖。為了參考，圖17可繪示鰭型電晶體（fin-type transistor；FinFET）。
參考圖16及圖17，根據一些實施例的半導體裝置可包含多通道主動圖案515、第三矽鍺膜510、第三閘極電極520以及第五閘極絕緣膜530。
多通道主動圖案515可形成於基底100上。多通道主動圖案515可自基底100突出。多通道主動圖案515可沿著第五方向D5延伸。在根據一些實施例的半導體裝置中，多通道主動圖案515可為矽鰭型圖案。
場絕緣膜505可置放於基底100上。場絕緣膜505可位於多通道主動圖案的側壁515SW的一部分上且覆蓋多通道主動圖案的側壁515SW的一部分。多通道主動圖案515可自場絕緣膜505的上部面向上突出。場絕緣膜505包含絕緣材料。
第三矽鍺膜510可形成於自場絕緣膜505的上部面向上突出的多通道主動圖案的側壁515SW上。第三矽鍺膜510可沿著自場絕緣膜505的上部面向上突出的多通道主動圖案515的輪廓共形地形成。第三矽鍺膜510的一部分可至少部分地由場絕緣膜505覆蓋。第三矽鍺膜510可由矽鍺膜形成。舉例而言，第三矽鍺膜510可包含單晶矽鍺膜。
第五閘極絕緣膜530可形成於第三矽鍺膜510上。第五閘極絕緣膜530可沿著第三矽鍺膜510的輪廓及場絕緣膜505的上部面延伸。第五閘極絕緣膜530可包含依序置放於第三矽鍺膜510上的第三界面膜531及第三高介電常數絕緣膜532。儘管第三界面膜531繪示為形成於第三矽鍺膜510上且未形成於場絕緣膜505的上部面上，但本發明概念的實施例不限於此。第三矽鍺膜510的鍺分率隨著與第五閘極絕緣膜530的距離的增大而減小。
舉例而言，包含第三矽鍺膜510及多通道主動圖案515的半導體鰭型圖案可基於場絕緣膜505的上部面而劃分成上部部分及下部部分。第三矽鍺膜510不經由沈積製程形成於多通道主動圖案515上。因此，在場絕緣膜505的上部面上，半導體鰭型圖案510及半導體鰭型圖案515的上部部分在第六方向D6上的寬度可與半導體鰭型圖案510及半導體鰭型圖案515的下部部分在第六方向D6上的寬度相同或小於所述寬度。
第三矽鍺膜510可包含面向第五閘極絕緣膜530的側壁510SW。作為一實例，當半導體鰭型圖案510及半導體鰭型圖案515的上部部分在第六方向D6上的寬度與半導體鰭型圖案510及半導體鰭型圖案515的下部部分在第六方向D6上的寬度相同時，第三矽鍺膜的側壁510SW可與多通道主動圖案的側壁515SW對準。
在其他實施例中，當半導體鰭型圖案510及半導體鰭型圖案515的上部部分在第六方向D6上的寬度小於半導體鰭型圖案510及半導體鰭型圖案515的下部部分在第六方向D6上的寬度時，第三矽鍺膜的側壁510SW可不與多通道主動圖案的側壁515SW對準。
第三閘極電極520可置放於第五閘極絕緣膜530上。第三閘極電極520可在第六方向D6上延伸。第五方向D5可與第六方向D6相交。第三閘極電極520可包含金屬導電材料。第三閘極罩幕圖案545可置放於第三閘極電極520上。第三閘極罩幕圖案545包含絕緣材料。
圖18為示出根據本發明概念的一些實施例的半導體裝置的圖。為便於描述起見，將描述與參考圖16及圖17所描述的彼等不同的特徵。圖18示出根據一些實施例的包含奈米線或奈米薄片的電晶體。
參考圖18，在根據一些實施例的半導體裝置中，多通道主動圖案515可包含下部主動圖案515B及上部主動圖案515U。
場絕緣膜505可位於下部主動圖案515B的側壁的至少一部分上且覆蓋下部主動圖案515B的側壁的至少一部分。上部主動圖案515U可在第四方向（圖16的D4）上與下部主動圖案515B間隔開。每一上部主動圖案515U亦可在第四方向D4上彼此間隔開。上部主動圖案515U及下部主動圖案515B包含矽。
第三矽鍺膜510可沿著下部主動圖案515B的上部面及上部主動圖案515U的周邊置放。
第五閘極絕緣膜530可至少部分地包覆上部主動圖案515U。第三閘極電極520可至少部分地包覆上部主動圖案515U。
圖19至圖24為示出根據本發明概念的一些實施例的製造半導體裝置的方法的中間階段圖。
參考圖19，閘極凹槽100R可形成於基底100內部。舉例而言，基底100可為矽基底。
鍺供給膜110FF可形成於基底100上。鍺供給膜110FF可沿著基底100的上部側或表面及閘極凹槽100R的輪廓形成。鍺供給膜110FF可包含鍺。鍺供給膜110FF可包含矽鍺膜或鍺膜中的至少一者。鍺供給膜110FF可使用例如化學氣相沈積（chemical vapor deposition；CVD）或原子層沈積（atomic layer deposition；ALD）形成。儘管鍺供給膜110FF繪示為未形成於第一元件隔離膜105上，但實施例不限於此。
鍺供給膜110FF可具有例如（但不限於）在5奈米與50奈米之間的厚度。鍺供給膜110FF的鍺分率可為（但不限於）30%或大於30%及100%或小於100%。
參考圖20，阻擋膜110BF可形成於鍺供給膜110FF上。阻擋膜110BF可沿著鍺供給膜110FF的輪廓形成。阻擋膜110BF可沿著第一元件隔離膜105的上部面延伸。
阻擋膜110BF可防止鍺供給膜110FF的鍺在後續熱處理製程中在遠離基底100的方向上擴散。阻擋膜110BF可包含絕緣材料，例如氧化矽膜及/或氮化矽膜中的至少一者。
參考圖21，鍺供給膜110FF中的鍺可經由第一熱處理製程50擴散至基底100中。因此，預矽鍺膜110P可形成於基底100中。
在執行第一熱處理製程50時，鍺供給膜110FF中的鍺可均勻地擴散至基底100中，而不管基底100的平面指數。亦即，在執行第一熱處理製程50時，鍺供給膜110FF中的鍺可等向性地擴散至基底100中。因此，預矽鍺膜110P可共形地形成於基底100內部。
因為預矽鍺膜110P由自鍺供給膜110FF擴散的鍺形成，故預矽鍺膜110P的鍺分率小於鍺供給膜110FF的鍺分率。
阻擋膜110BF用於減少或防止鍺供給膜110FF中的鍺在遠離基底100的方向上的外擴散。亦即，當在鍺的外擴散不重要的熱處理溫度下執行第一熱處理製程50時，可在未形成阻擋膜110BF的狀態下執行第一熱處理製程50。
參考圖22，可依序移除阻擋膜110BF及鍺供給膜110FF。鍺供給膜110FF的鍺分率大於預矽鍺膜110P的鍺分率。亦即，歸因於鍺分率的差異，預矽鍺膜110P可具有與鍺供給膜110FF的蝕刻選擇性不同的蝕刻選擇性。可根據鍺分率的差異使用具有蝕刻選擇性的製程移除鍺供給膜110FF。
參考圖23，可經由第二熱處理製程55使預矽鍺膜110P再結晶。因此，可形成第一矽鍺膜110。第一矽鍺膜110可限定第一閘極溝渠110t。
執行第二熱處理製程55的第一時間比執行第一熱處理製程50的第二時間短。在比第一熱處理製程50更短的時間內執行第二熱處理製程55以防止預矽鍺膜110P的鍺擴散。
參考圖24，預閘極絕緣膜130P可形成於第一矽鍺膜110上。預閘極絕緣膜130P可包含預界面膜131P及預高介電常數絕緣膜132P。
隨後，閘極電極堆疊膜可形成於預閘極絕緣膜130P上。可圖案化閘極電極堆疊膜及預閘極絕緣膜130P以在基底100上形成第一閘極絕緣膜130及第一閘極電極堆疊120。
圖25至圖27分別為示出根據本發明概念的一些實施例的製造半導體裝置的方法的中間階段圖。為了參考，圖25至圖27中的每一者可表示在圖20之前執行的製程。
參考圖25，基底100不包含閘極凹槽100R。鍺供給膜110FF可形成於平坦基底100的上部側或表面上。
參考圖26，多通道主動圖案515形成於基底100上，所述多通道主動圖案515為突出結構。場絕緣膜505形成於基底100上，所述場絕緣膜505部分地覆蓋多通道主動圖案515的側壁的一部分。鍺供給膜110FF沿著突出超出場絕緣膜505的多通道主動圖案515的輪廓形成。
參考圖27，包含下部主動圖案515B及上部主動圖案515U的多通道主動圖案515形成於基底100上。鍺供給膜110FF可沿著下部主動圖案515B的上部面及上部主動圖案515U的周邊形成。
接著，經由第一熱處理製程（圖21的50）及第二熱處理製程（圖23的55）形成矽鍺膜。
綜上所述，所屬領域中具通常知識者將瞭解，在實質上不背離本揭露的原理的情況下，可對較佳實施例進行許多變化及修改。因此，本揭露內容的所揭露的較佳實施例僅用於通用及描述性意義，而非出於限制目的。
20:單元區 30:周邊區 50:第一熱處理製程 55:第二熱處理製程 100:基底 100R:閘極凹槽 100US、126US、226US:上部側 105:第一元件隔離膜 110:第一矽鍺膜 110BF:阻擋膜 110FF:鍺供給膜 110P:預矽鍺膜 110t:第一閘極溝渠 120:第一閘極電極堆疊 121:第一_1下部閘極電極 122:第一_2下部閘極電極 123:第一下部閘極電極 125:第一上部閘極電極 126:第一半導體閘極電極 126US_W:第一楔形區 126_CS1:第一曲面 126_CS2:第二曲面 127:第一上部金屬閘極電極 130:第一閘極絕緣膜 130P:預閘極絕緣膜 131:第一界面膜 131P:預界面膜 132:第一高介電常數絕緣膜 132P:預高介電常數絕緣膜 140:第一閘極間隔件 145:第一閘極罩幕圖案 150:第一源極/汲極區 180:第一觸點 190:層間絕緣膜 210:第二矽鍺膜 210t:第二閘極溝渠 220:第二閘極電極堆疊 221:第二_1下部閘極電極 222:第二_2下部閘極電極 223:第二下部閘極電極 225:第二上部閘極電極 226:第二半導體閘極電極 226US_W:第二楔形區 227:第二上部金屬閘極電極 230:第二閘極絕緣膜 231:第二界面膜 232:第二高介電常數絕緣膜 240:第二閘極間隔件 245:第二閘極罩幕圖案 250:第二源極/汲極區 280:第二觸點 305:第二元件隔離膜 310:閘極結構 311:第三閘極絕緣膜 312:第一閘極電極 313:閘極罩蓋圖案 314:第三閘極溝渠 320:儲存觸點 330:單元絕緣膜 331:第一單元絕緣膜 332:第二單元絕緣膜 340:單元導電線 340ST:位元線結構 341:下部單元導電線 342:上部單元導電線 344:單元線罩蓋膜 346:位元線觸點 350:單元線間隔件 351:第一單元線間隔件 352:第二單元線間隔件 360:儲存墊 380:襯墊隔離絕緣膜 390:第一電容器 391:第一下部電極 392:第一電容器介電膜 393:第一上部電極 412:下部絕緣層 412A:第一元件隔離圖案 414A:第二元件隔離圖案 420、420A:第一導電線 422:第一絕緣圖案 430:通道層 430A:通道結構 430A1:第一主動柱 430A2:第二主動柱 430L:連接部分 432:第二絕緣圖案 434:第一內埋層 436:第二內埋層 440:第二閘極電極 440A:接觸閘極電極 440P1:第一子閘極電極 440P2:第二子閘極電極 442A:第二導電線 450、450A:第四閘極絕緣膜 460、460A:電容器觸點 462:上部絕緣層 470:蝕刻終止膜 480:第二電容器 482:第二下部電極 484:第二電容器介電膜 486:第二上部電極 505:場絕緣膜 510:第三矽鍺膜 510SW、515SW:側壁 515:多通道主動圖案 515B:下部主動圖案 515U:上部主動圖案 520:第三閘極電極 530:第五閘極絕緣膜 531:第三界面膜 532:第三高介電常數絕緣膜 545:第三閘極罩幕圖案 A-A、B-B、C-C、D-D、E-E:線 AC:第二主動區 ACT:第一主動區 BC:內埋觸點 BL:位元線 DC:直接觸點 D1:第一方向 D2:第二方向 D3:第三方向 D4:第四方向 D5:第五方向 D6:第六方向 I:第一區 II:第二區 LP:著陸墊 R1、R2、R3:部分 RA:第一部分 RB:第二部分 SD1:第五源極/汲極區 SD2:第六源極/汲極區 WL:字元線
本揭露的上述及其他態樣及特徵藉由參考隨附圖式而詳細描述其例示性實施例將變得更加顯而易見，其中： 圖1為示出根據本發明概念的一些實施例的半導體裝置的圖。 圖2A及圖2B分別為示意性地繪示沿著圖1的掃描線的鍺（Ge）分率。 圖3為示出根據本發明概念的一些實施例的半導體裝置的圖。 圖4為示出根據本發明概念的一些實施例的半導體裝置的圖。 圖5為示出根據本發明概念的一些實施例的半導體裝置的圖。 圖6為示出根據本發明概念的一些實施例的半導體裝置的圖。 圖7為根據本發明概念的一些實施例的半導體裝置的示意性佈局圖。 圖8為繪示圖7的部分R3的放大的示意性佈局圖。 圖9為沿著圖8的A-A截取的橫截面圖。 圖10為沿著圖8的B-B截取的橫截面圖。 圖11為示出根據本發明概念的一些實施例的半導體裝置的佈局圖。 圖12為示出根據本發明概念的一些實施例的半導體裝置的透視圖。 圖13為沿著圖11的C-C及D-D截取的橫截面圖。 圖14為示出根據本發明概念的一些實施例的半導體裝置的佈局圖。 圖15為示出根據本發明概念的一些實施例的半導體裝置的透視圖。 圖16及圖17為示出根據本發明概念的一些實施例的半導體裝置的圖。 圖18為示出根據本發明概念的一些實施例的半導體裝置的圖。 圖19至圖24為示出根據本發明概念的一些實施例的製造半導體裝置的方法的中間階段圖。 圖25至圖27為示出根據本發明概念的一些實施例的製造半導體裝置的方法的中間階段圖。
100:基底
100US、126US:上部側
105:第一元件隔離膜
110:第一矽鍺膜
110t:第一閘極溝渠
120:第一閘極電極堆疊
121:第一_1下部閘極電極
122:第一_2下部閘極電極
123:第一下部閘極電極
125:第一上部閘極電極
126:第一半導體閘極電極
126US_W:第一楔形區
126_CS1:第二曲面
126_CS2:第二曲面
127:第一上部金屬閘極電極
130:第一閘極絕緣膜
131:第一界面膜
132:第一高介電常數絕緣膜
140:第一閘極間隔件
145:第一閘極罩幕圖案
150:第一源極/汲極區
180:第一觸點
190:層間絕緣膜

Claims (20)

  1. 一種半導體裝置，包括： 基底，包含第一區及第二區； 第一矽鍺膜，共形地形成於所述第一區的所述基底的表面內部且限定第一閘極溝渠； 第一閘極絕緣膜，沿著所述第一閘極溝渠的輪廓在所述第一矽鍺膜上延伸，且與所述第一矽鍺膜實體接觸； 第一金屬閘極電極，位於所述第一閘極絕緣膜上； 源極/汲極區，形成於所述基底內部，位於所述第一金屬閘極電極的兩側上； 第二閘極絕緣膜，位於所述第二區中；以及 第二金屬閘極電極，位於所述第二閘極絕緣膜上。
  2. 如請求項1所述的半導體裝置，其中所述第一矽鍺膜的鍺分率隨著與所述第一閘極絕緣膜的距離的增加而變化。
  3. 如請求項2所述的半導體裝置，其中所述第一矽鍺膜的鍺分率隨著與所述第一閘極絕緣膜的距離的增加而減小。
  4. 如請求項1所述的半導體裝置，其中所述第一金屬閘極電極沿著所述第一閘極絕緣膜的輪廓延伸，且 所述第一金屬閘極電極填充所述第一閘極溝渠的一部分。
  5. 如請求項4所述的半導體裝置，更包括： 半導體閘極電極，位於所述第一閘極溝渠中的所述第一金屬閘極電極上， 其中所述半導體閘極電極包含半導體材料。
  6. 如請求項5所述的半導體裝置，其中所述半導體閘極電極的上部面包含藉由連接第一曲面及第二曲面而限定的楔形區。
  7. 如請求項1所述的半導體裝置，其中所述第一閘極絕緣膜及所述第二閘極絕緣膜中的每一者包含界面膜及位於所述界面膜上的高介電常數絕緣膜。
  8. 如請求項1所述的半導體裝置，其中所述第二閘極絕緣膜位於所述基底的上部表面上。
  9. 如請求項8所述的半導體裝置，其中所述第一區為pMOS形成區，且所述第二區為nMOS形成區。
  10. 如請求項8所述的半導體裝置，更包括： 第二矽鍺膜，沿著所述第二區的所述基底的所述上部表面延伸，所述第二矽鍺膜位於所述第二區的所述基底的所述上部表面與所述第二閘極絕緣膜之間， 其中所述第一區及所述第二區中的每一者為pMOS形成區。
  11. 如請求項1所述的半導體裝置，其中所述第二區的所述基底包含第二閘極溝渠， 其中所述第二閘極絕緣膜沿著所述第二閘極溝渠的輪廓延伸，且 其中所述第一區為pMOS形成區，且所述第二區為nMOS形成區。
  12. 如請求項1所述的半導體裝置，其中所述第一矽鍺膜位於所述第一區的所述基底的上部表面上，且 其中所述源極/汲極區的一部分位於所述第一矽鍺膜中。
  13. 一種半導體裝置，包括： 矽鍺膜，形成於基底內部且限定閘極溝渠； 閘極絕緣膜，沿著所述閘極溝渠的輪廓在所述矽鍺膜上延伸； 閘極電極堆疊，位於所述閘極溝渠中且位於所述閘極絕緣膜上；以及 源極/汲極區，形成於所述基底內部，位於所述閘極電極堆疊的兩側上， 其中所述矽鍺膜的鍺分率隨著與所述閘極絕緣膜的距離的增加而減小， 其中所述矽鍺膜沿著所述基底的上部表面延伸，且 其中所述源極/汲極區的一部分位於所述矽鍺膜中。
  14. 如請求項13所述的半導體裝置，其中所述閘極絕緣膜包含形成於所述矽鍺膜上的氧化矽膜以及位於所述氧化矽膜上的高介電常數絕緣膜，且 其中所述氧化矽膜實體接觸所述矽鍺膜。
  15. 如請求項13所述的半導體裝置，其中所述閘極電極堆疊包含位於所述閘極絕緣膜上的下部金屬閘極電極、位於所述下部金屬閘極電極上的半導體閘極電極、以及位於所述半導體閘極電極上的上部金屬閘極電極。
  16. 如請求項15所述的半導體裝置，其中所述半導體閘極電極的面向所述上部金屬閘極電極的上部面包含藉由連接第一曲面及第二曲面而限定的楔形區。
  17. 一種半導體裝置，包括： 基底，包含單元區及圍繞所述單元區而限定的周邊區； 位元線結構，包含單元導電線及位於所述單元導電線上的單元線罩蓋膜，所述位元線結構位於所述單元區中的所述基底上； 單元閘極電極，在所述單元區中的所述基底內部且與所述單元導電線相交； 矽鍺膜，共形地形成於所述周邊區中的所述基底內部且限定閘極溝渠； 閘極絕緣膜，沿著所述閘極溝渠的輪廓在所述矽鍺膜上延伸；以及 閘極電極堆疊，位於所述閘極溝渠中且位於所述閘極絕緣膜上， 其中所述閘極電極堆疊包含下部金屬閘極電極及位於所述下部金屬閘極電極上的上部閘極電極，且 其中所述上部閘極電極具有與所述單元導電線相同的堆疊結構。
  18. 如請求項17所述的半導體裝置，其中所述矽鍺膜的鍺分率隨著與所述閘極絕緣膜的距離的增加而減小。
  19. 如請求項17所述的半導體裝置，其中所述閘極絕緣膜包含形成於所述矽鍺膜上的氧化矽膜以及位於所述氧化矽膜上的高介電常數絕緣膜，且 其中所述氧化矽膜實體接觸所述矽鍺膜。
  20. 如請求項17所述的半導體裝置，其中所述上部閘極電極包含半導體閘極電極以及位於所述半導體閘極電極上的上部金屬閘極電極， 其中所述下部金屬閘極電極沿著所述閘極絕緣膜的輪廓延伸， 其中所述下部金屬閘極電極填充所述閘極溝渠的一部分，且 其中所述半導體閘極電極位於所述閘極溝渠中。
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