TW202220170A - 半導體記憶體裝置 - Google Patents

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Abstract

本發明提供一種能夠改良可靠性及效能的半導體記憶體裝置。半導體記憶體裝置包括：基底，包含單元區及單元區周圍的周邊區；單元區隔離膜，限定單元區；位元線結構，位於單元區中；第一周邊閘極結構，位於基底的周邊區上，第一周邊閘極結構包括第一周邊閘極導電膜及第一周邊閘極導電膜上的第一周邊封蓋膜；周邊層間絕緣膜，位於第一周邊閘極結構周圍；以及插入層間絕緣膜，位於周邊層間絕緣膜及第一周邊閘極結構上，且包含不同於周邊層間絕緣膜的材料。周邊層間絕緣膜的頂面低於第一周邊封蓋膜的頂面。

Description

半導體記憶體裝置
本揭露是關於半導體記憶體裝置及其製造方法。
隨著半導體元件愈來愈高度整合，個別電路圖案變得更精細以在同一區域中實施更多半導體元件。亦即，隨著半導體元件的整合程度增加，半導體元件的組件的設計規則的尺寸可減小。
在高度縮放的半導體元件中，形成多個線路及插入於線路之間的多個內埋觸點（buried contact；BC）的製程可變得逐漸更複雜且難以實施。
本揭露的態樣提供具有改良的可靠性及效能的半導體記憶體裝置。
本揭露的態樣亦提供用於製造具有改良的可靠性及效能的半導體記憶體裝置的方法。
然而，本揭露的態樣不限於在此闡述的那些。藉由參考下文給出的本揭露的詳細描述，本揭露的彼等及其他態樣對於與本揭露相關的所屬領域中具通常知識者將變得更顯而易見。
根據本揭露的一態樣，提供一種半導體記憶體裝置，包括：基底，包括單元區及單元區周圍的周邊區；單元區隔離膜，位於基底中，單元區隔離膜限定單元區；位元線結構，位於單元區上；第一周邊閘極結構，位於基底的周邊區上，第一周邊閘極結構包括第一周邊閘極導電膜及第一周邊閘極導電膜上的第一周邊封蓋膜；周邊層間絕緣膜，位於第一周邊閘極結構周圍且位於基底上；以及插入層間絕緣膜，位於周邊層間絕緣膜及第一周邊閘極結構上，插入層間絕緣膜包括不同於周邊層間絕緣膜的材料，其中周邊層間絕緣膜的頂面比第一周邊封蓋膜的頂面更接近基底。
根據本揭露的另一態樣，提供一種半導體記憶體裝置，包括：基底，包括單元區及單元區周圍的周邊區；位元線結構，位於單元區上；第一周邊閘極結構、第二周邊閘極結構以及第三周邊閘極結構，位於基底的周邊區上且彼此間隔開；以及周邊層間絕緣膜，置放於基底上的第一周邊閘極結構至第三周邊閘極結構周圍，其中第一周邊閘極結構至第三周邊閘極結構中的每一者包括周邊閘極導電膜、周邊閘極導電膜上的周邊封蓋膜以及周邊閘極導電膜及周邊封蓋膜的側壁上的周邊間隔物，其中第一周邊閘極結構位於第二周邊閘極結構與第三周邊閘極結構之間，其中周邊層間絕緣膜的頂面比第一周邊閘極結構至第三周邊閘極結構中的每一者的周邊封蓋膜的頂面更接近基底，其中第一周邊閘極結構的周邊閘極導電膜與第二周邊閘極結構的周邊閘極導電膜之間的第一距離不同於第一周邊閘極結構的周邊閘極導電膜與第三周邊閘極結構的周邊閘極導電膜之間的第二距離，且其中第一周邊閘極結構與第二周邊閘極結構之間的周邊層間絕緣膜的頂面相對於基底的頂面的高度不同於第一周邊閘極結構與第三周邊閘極結構之間的周邊層間絕緣膜的頂面相對於基底的頂面的高度。
根據本揭露的另一態樣，提供一種半導體記憶體裝置，包括：基底，包括單元區及單元區周圍的周邊區；單元區隔離膜，限定基底中的單元區；位元線結構，位於基底的單元區上，位元線結構包括在第一方向上延伸的單元導電線及單元導電線上的單元線封蓋膜；單元閘極電極，位於基底的單元區中且與單元導電線相交；區塊導電結構，包括在第一方向上與單元導電線分隔開的區塊導電線及區塊導電線上的區塊封蓋膜；周邊閘極結構，位於基底的周邊區上，周邊閘極結構包括周邊閘極導電膜及周邊閘極導電膜上的周邊封蓋膜，其中周邊封蓋膜的頂面比單元線封蓋膜的頂面更接近基底；周邊層間絕緣膜，位於周邊閘極結構周圍且位於基底上；以及單元層間絕緣膜，位於區塊導電線與單元導電線之間的單元區隔離膜上，單元層間絕緣膜包括與周邊層間絕緣膜相同的材料，其中周邊層間絕緣膜的頂面相對於基底的頂面的高度小於周邊封蓋膜的頂面相對於基底的頂面的高度。
根據本揭露的另一態樣，提供一種用於製造半導體記憶體裝置的方法，所述方法包括：提供基底，所述基底包括單元區及限定於單元區周圍的周邊區；在基底的單元區內形成單元閘極電極；在基底的單元區上形成單元導電膜結構，單元導電膜結構包括預單元導電膜及預單元導電膜上的下部單元封蓋膜；在基底的周邊區上形成周邊閘極結構，其中周邊閘極結構包括周邊閘極導電膜及周邊閘極導電膜上的周邊封蓋膜，且其中周邊閘極結構與單元導電膜結構同時形成；在基底上形成蝕刻終止膜，蝕刻終止膜沿單元導電膜結構的輪廓及周邊閘極結構的輪廓延伸；在蝕刻終止膜上形成第一預層間絕緣膜；移除單元導電膜結構的頂面及周邊閘極結構的頂面上的第一預層間絕緣膜，以在蝕刻終止膜上形成第二預層間絕緣膜；經由回蝕製程移除第二預層間絕緣膜的一部分，以在周邊閘極結構周圍形成周邊層間絕緣膜；在形成周邊層間絕緣膜之後，在單元區及周邊區的蝕刻終止膜上形成插入層間絕緣膜；以及在單元區上圖案化單元導電膜結構及插入層間絕緣膜，以在基底上形成位元線結構，其中周邊層間絕緣膜的頂面相對於基底的頂面的高度小於周邊封蓋膜的頂面相對於基底的頂面的高度。
圖1為繪示根據一些實施例的半導體記憶體裝置的單元區的示意性佈局。圖2為包含圖1的單元區的半導體記憶體裝置的示意性佈局。圖3為僅繪示圖1的字元線及主動區的佈局。圖4及圖5分別為沿著圖1的線A-A及線B-B截取的橫截面圖。圖6及圖7分別為沿圖2的線C-C及線D-D截取的橫截面圖。圖8為沿著圖2的線E-E截取的橫截面圖。
出於參考目的，圖6可為在單元區隔離膜22中沿著圖1的位元線BL截取的橫截面圖。圖7可為在單元區隔離膜22中沿著圖1的字元線WL截取的橫截面圖圖8可為周圍（peri）區的電晶體形成區的剖視實例橫截面圖。
在根據一些實施例的半導體裝置的圖式中，儘管動態隨機存取記憶體（dynamic random access memory；DRAM）繪示為實例，但本揭露的實施例不限於此。
參考圖1至圖3，根據一些實施例的半導體裝置可包含單元區20、單元區隔離膜22以及周圍(例如，周邊）區24。本文中。術語周圍及周邊可互換使用。
單元區隔離膜22可沿著單元區20的周邊形成。單元區隔離膜22可將單元區20與周圍區24分隔開。可在單元區20周圍限定周圍區24。
單元區20可包含多個單元主動區ACT。單元主動區ACT可由形成於基底（圖4的100）中的單元元件隔離膜（圖4的105）限定。在一些實施例中，（例如，隨著半導體裝置的設計規則中的尺寸的減小），單元主動區ACT可以對角線（或斜線）的條形式置放，如所繪示。舉例而言，單元主動區ACT可在第三方向D3上延伸。
多個閘極電極可在第一方向D1上橫跨單元主動區ACT置放。多個閘極電極可彼此平行延伸。多個閘極電極可為例如多個字元線WL。字元線WL可以相等間隔置放。可根據設計規則來判定字元線WL的寬度或字元線WL之間的間隙。
每一單元主動區ACT可藉由在第一方向D1上延伸的兩個字元線WL劃分為三個部分。單元主動區ACT可包含儲存連接區103b及位元線連接區103a。位元線連接區103a可位於單元主動區ACT的中心部分(例如，在第三方向D3上）處，且儲存連接區103b可位於單元主動區ACT的末端部分處。
在與字元線WL正交的第二方向D2上延伸的多個位元線BL可置放於字元線WL上。多個位元線BL可彼此平行延伸。位元線BL可以相等間隔置放。可根據設計規則來判定位元線BL的寬度或位元線BL之間的間隙。
根據一些實施例的半導體裝置可包含形成於單元主動區ACT上的各種觸點配置。各種觸點配置可包含例如直接觸點DC、內埋觸點BC、著陸墊LP或其類似者。
此處，直接觸點DC可意謂將單元主動區ACT電連接至位元線BL的觸點。內埋觸點BC可意謂將單元主動區ACT連接至電容器的下部電極（圖4的191）的觸點。歸因於配置結構，內埋觸點BC與單元主動區ACT之間的接觸面積可能較小。因此，可引入導電著陸墊LP以增加與單元主動區ACT的接觸面積及/或增加與電容器的下部電極（圖4的191）的接觸面積。如本文中所用，術語「及/或」包含相關列舉項目中的一或多者的任一者及所有組合。當在元件清單之前時，諸如「……中的至少一者」的表述修飾元件的整個清單，且並不修飾清單的個別元件。
著陸墊LP可置放於單元主動區ACT與內埋觸點BC之間，且亦可置放於內埋觸點BC與電容器的下部電極（圖4的191）之間。在根據一些實施例的半導體裝置中，著陸墊LP可置放於內埋觸點BC與電容器的下部電極之間。藉由經由引入著陸墊LP來增加接觸面積，可減小單元主動區ACT與電容器下部電極之間的接觸電阻。
直接觸點DC可連接至位元線連接區103a。內埋觸點BC可連接至儲存連接區103b。隨著內埋觸點BC可置放於單元主動區ACT的兩個末端部分處，著陸墊LP可置放為與內埋觸點BC部分地重疊以鄰近於單元主動區ACT的兩個末端。在一些實施例中，內埋觸點BC可形成為與鄰近字元線WL之間及鄰近位元線BL之間的單元主動區ACT及單元元件隔離膜（圖4的105）重疊。
字元線WL可形成為埋入於基底100中的結構。字元線WL可橫跨直接觸點DC之間或內埋觸點BC之間的單元主動區ACT置放。如所繪示，兩個字元線WL可橫跨一個單元主動區ACT置放。由於單元主動區ACT沿著第三方向D3延伸，字元線WL與單元主動區ACT可具有小於90度的角度。
直接觸點DC及內埋觸點BC可對稱地置放。因此，直接觸點DC及內埋觸點BC可沿著第一方向D1及第二方向D2置放於一條直線上。另一方面，不同於直接觸點DC及內埋觸點BC，著陸墊LP可在位元線BL沿著其延伸的第二方向D2上以鋸齒形形式(例如，沿著在第二方向D2上延伸的第一線及第二線交替地配置）置放。此外，著陸墊LP可置放為在字元線WL沿其延伸的第一方向D1上與每一位元線BL的相同側部重疊。舉例而言，第一線的著陸墊LP中的每一者可與對應位元線BL的左側重疊，且第二線的著陸墊LP中的每一者可與對應位元線BL的右側重疊。
參考圖1至圖8，根據一些實施例的半導體裝置可包含多個單元閘極結構110、多個位元線結構140ST、多個儲存觸點120、資訊儲存部分190以及周圍閘極結構240ST。
基底100可包含單元區20、單元區隔離膜22以及周圍區24。基底100可為矽基底或絕緣層上矽（silicon-on-insulator；SOI）。在一些實施例中，基底100可包含（但不限於）矽鍺、絕緣層上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、鉛碲化合物、銦砷、磷化銦、砷化鎵或銻化鎵。
多個單元閘極結構110、多個位元線結構140ST、多個儲存觸點120以及資訊儲存部分190可置放於單元區20中。周圍閘極結構240ST可置放於周圍區24中。
單元元件隔離膜105可形成於單元區20的基底100中。單元元件隔離膜105可具有淺溝槽隔離（shallow trench isolation；STI）結構，所述淺溝槽隔離結構具有極佳元件隔離特性。單元元件隔離膜105可限定單元區20內部的單元主動區ACT。由單元元件隔離膜105限定的單元主動區ACT可具有長島狀物形狀，所述長島狀物形狀包含長軸及短軸，如圖1及圖3中所繪示。單元主動區ACT可具有斜線形式以與形成於單元元件隔離膜105中的字元線WL具有小於90度的角度。此外，單元主動區ACT可具有斜線形式以與形成於單元元件隔離膜105上的位元線BL具有小於90度的角度。
單元區隔離膜22亦可形成具有STI結構的單元邊界隔離膜。單元區20可由單元區隔離膜22限定。
單元元件隔離膜105及單元區隔離膜22可各自包含例如但不限於氧化矽膜、氮化矽膜及/或氮氧化矽膜中的至少一者。在圖4至圖8中，儘管單元元件隔離膜105及單元區隔離膜22各自繪示為由單一絕緣膜形成，但此僅為了解釋的方便起見，且本揭露的實施例不限於此。單元元件隔離膜105及單元區隔離膜22可各自由單一絕緣膜形或可由多個絕緣膜形成，此取決於單元元件隔離膜105及/或單元區隔離膜22的寬度。
儘管在圖6及圖7中，單元元件隔離膜105的頂面、基底100的頂面以及單元區隔離膜22的頂面繪示為置放於同一平面上，但此僅為了解釋的方便起見，且本揭露的實施例不限於此。
單元閘極結構110可形成於基底100及單元元件隔離膜105中。單元閘極結構110可橫跨單元元件隔離膜105及由單元元件隔離膜105限定的單元主動區ACT形成。單元閘極結構110可包含形成於基底100及單元元件隔離膜105中的單元閘極溝槽115、單元閘極絕緣膜111、單元閘極電極112、單元閘極封蓋圖案113以及單元閘極封蓋導電膜114。此處，單元閘極電極112可對應於字元線WL。在一些實施例中，不同於所示出的情況，單元閘極結構110可不包含單元閘極封蓋導電膜114。
單元閘極絕緣膜111可沿著單元閘極溝槽115的側壁及底面延伸。單元閘極絕緣膜111可沿著單元閘極溝槽115的至少一部分的輪廓延伸。單元閘極絕緣膜111可包含例如氧化矽、氮化矽、氮氧化矽或具有比氧化矽更高的的介電常數的高介電常數材料中的至少一者。高介電常數材料可包含例如氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅以及其組合中的至少一者。
單元閘極電極112可形成於單元閘極絕緣膜111上。單元閘極電極112可填充單元閘極溝槽115的一部分。單元閘極封蓋導電膜114可沿著單元閘極電極112的頂面延伸。儘管圖7繪示單元閘極封蓋導電膜114不覆蓋單元閘極電極112的頂面的一部分，但本揭露的實施例不限於此。
單元閘極電極112可包含以下各者中的至少一者：金屬、金屬合金、導電金屬氮化物、導電金屬碳氮化物、導電金屬碳化物、金屬矽化物、摻雜半導體材料、導電金屬氮氧化物及/或導電金屬氧化物。單元閘極電極112可包含例如但不限於以下各者中的至少一者：TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx以及其組合。單元閘極封蓋導電膜114可包含但不限於例如多晶矽及/或多晶矽鍺。
可將單元閘極封蓋圖案113置放於單元閘極電極112及單元閘極封蓋導電膜114上。單元閘極封蓋圖案113可填充在形成單元閘極電極112及單元閘極封蓋導電膜114之後留下的單元閘極溝槽115。儘管單元閘極絕緣膜111繪示為沿著單元閘極封蓋圖案113的側壁延伸，但本揭露的實施例不限於此。單元閘極封蓋圖案113可包含例如以下各者中的至少一者：氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）以及其組合。
儘管未繪示，但雜質摻雜區可形成於單元閘極結構110的至少一側上。雜質摻雜區可為電晶體的源極/汲極區。
位元線結構140ST可包含單元導電線140及單元線封蓋膜144。單元導電線140可形成於單元閘極結構110形成於其中的基底100及單元元件隔離膜105上。單元導電線140可與單元元件隔離膜105及由單元元件隔離膜105限定的單元主動區ACT相交。單元導電線140可形成為與單元閘極結構110相交。此處，單元導電線140可對應於位元線BL。
單元導電線140可為多膜結構。單元導電線140可包含例如第一單元導電膜141、第二單元導電膜142以及第三單元導電膜143。第一單元導電膜141、第二單元導電膜142以及第三單元導電膜143可依序堆疊於基底100及單元元件隔離膜105上。儘管單元導電線140繪示為三個膜，但本揭露的實施例不限於此。
第一單元導電膜141、第二單元導電膜142以及第三單元導電膜143可各自包含例如以下各者中的至少一者：雜質摻雜半導體材料、導電矽化物化合物、導電金屬氮化物金屬及/或金屬合金。舉例而言，儘管第一單元導電膜141可包含摻雜半導體材料，第二單元導電膜142可包含導電矽化物化合物及/或導電金屬氮化物中的至少一者，且第三單元導電膜143可包含金屬及/或金屬合金中的至少一者，但本揭露的實施例不限於此。
位元線觸點146可形成於單元導電線140與基底100之間。亦即，單元導電線140可形成於位元線觸點146上。舉例而言，位元線觸點146可形成於單元導電線140與具有長島狀物形狀的單元主動區ACT的中心部分相交的點處。位元線觸點146可形成於位元線連接區103a與單元導電線140之間。
位元線觸點146可電連接單元導電線140及基底100。此處，位元線觸點146可對應於直接觸點DC。位元線觸點146可包含例如雜質摻雜半導體材料、導電矽化物化合物、導電金屬氮化物及/或金屬中的至少一者。
在圖4中，在與位元線觸點146的頂面重疊的區中，單元導電線140可包含第二單元導電膜142及第三單元導電膜143。在不與位元線觸點146的頂面重疊的區中，單元導電線140可包含第一單元導電膜141、第二單元導電膜142以及第三單元導電膜143。
單元線封蓋膜144可置放於單元導電線140上。單元線封蓋膜144可在第二方向D2上沿著單元導電線140的頂面延伸。此時，單元線封蓋膜144可包含例如氮化矽膜、氮氧化矽、碳氮化矽及/或碳氮氧化矽中的至少一者。在根據一些實施例的半導體記憶體裝置中，單元線封蓋膜144可包含例如氮化矽膜。儘管單元線封蓋膜144繪示為單一膜，但本揭露的實施例不限於此。亦即，如圖20A中所繪示，單元線封蓋膜144可為或包含多膜結構。然而，若形成多膜結構的每一膜為相同材料，則單元線封蓋膜144可視為單一膜。
單元絕緣膜130可形成於基底100及單元元件隔離膜105上。更具體言之，單元絕緣膜130可形成於其中未形成位元線觸點146的基底100及單元元件隔離膜105上。單元絕緣膜130可形成於基底100與單元導電線140之間及單元元件隔離膜105與單元導電線140之間。
儘管單元絕緣膜130可為單一膜，但如所繪示，單元絕緣膜130可為或包含包括第一單元絕緣膜131及/或第二單元絕緣膜132的多層膜結構。舉例而言，儘管第一單元絕緣膜131可包含氧化矽膜，且第二單元絕緣膜132可包含氮化矽膜，但本揭露的實施例不限於此。
單元緩衝膜101可置放於單元絕緣膜130與單元區隔離膜22之間。單元緩衝膜101可包含但不限於例如氧化矽膜。
單元線間隔物150可置放於單元導電線140及單元線封蓋膜144的側壁上。單元線間隔物150可在單元導電線140的部分處形成於其上形成有位元線觸點146的基底100及單元元件隔離膜105上。單元線間隔物150可置放於單元導電線140、單元線封蓋膜144以及位元線觸點146的側壁上。
然而，在單元導電線140的不形成位元線觸點146的剩餘部分中，單元線間隔物150可置放於單元絕緣膜130上。單元線間隔物150可置放於單元導電線140及單元線封蓋膜144的側壁上。
儘管單元線間隔物150可為單一膜，但單元線間隔物150可為包含第一單元線間隔物151、第二單元線間隔物152、第三單元線間隔物153以及第四單元線間隔物154的多膜結構。舉例而言，第一單元線間隔物151、第二單元線間隔物152、第三單元線間隔物153以及第四單元線間隔物154可包含但不限於氧化矽膜、氮化矽膜、氮氧化矽膜（SiON）、碳氮氧化矽膜（SiOCN）、空氣以及其組合中的一者。
舉例而言，第二單元線間隔物152可能不會置放於單元絕緣膜130上，但可置放於位元線觸點146的側壁上。在圖7中，在單元閘極結構110的頂面上，第四單元線間隔物154可沿著在第一方向D1上鄰近的單元導電線140的側壁且在單元閘極封蓋圖案113的頂面上延伸。
在圖6中，位元線結構140ST可具有在第二方向D2上延伸的縱向軸線。位元線結構140ST可包含限定於單元區隔離膜22上的短側壁。第一單元邊界間隔物246_1可置放於位元線結構140ST的短側壁上。
亦即，單元線間隔物150可置放於位元線結構140ST的長側壁上，且具有在第二方向D2上延伸的縱向軸線。
在圖7中，虛設位元線結構140ST_1可置放於單元區隔離膜22上。虛設位元線結構140ST_1可具有與位元線結構140ST相同的結構。亦即，虛設位元線結構140ST_1可包含單元導電線140及單元線封蓋膜144。
第一單元線間隔物151及第三單元線間隔物153可形成於虛設位元線結構140ST_1的面向位元線結構140ST的第一側壁上。第二單元邊界間隔物246_2可置放於第二側壁上，所述第二側壁在第一方向D1上與虛設位元線結構140ST_1的第一側壁相對。第二單元邊界間隔物246_2及第一單元邊界間隔物246_1可形成於與以下待描述的周圍間隔物245、第一區塊間隔物245_1以及第二區塊間隔物245_2相同的層級處。此處，術語「相同層級」意謂其由相同製造製程形成。
柵欄圖案170可置放於基底100及單元元件隔離膜105上。柵欄圖案170可形成為與基底100及形成於單元元件隔離膜105中的單元閘極結構110重疊。柵欄圖案170可為置放於在第二方向D2上延伸的位元線結構140ST之間。柵欄圖案170可包含例如氧化矽、氮化矽、氮氧化矽以及其組合中的至少一者。
儲存觸點120可置放於在第一方向D1上鄰近的單元導電線140之間。儲存觸點120可置放於在第二方向D2上鄰近的柵欄圖案170之間。儲存觸點120可與鄰近單元導電線140之間的基底100及單元元件隔離膜105重疊。儲存觸點120可連接至單元主動區ACT的儲存連接區103b。此處，儲存觸點120可對應於內埋觸點BC。
儲存觸點120可包含例如以下各者中的至少一者：雜質摻雜半導體材料、導電矽化物化合物、導電金屬氮化物及/或金屬。
儲存墊160可形成於儲存觸點120上。儲存墊160可電連接至儲存觸點120。此處，儲存墊160可對應於著陸墊LP。
儲存墊160可與位元線結構140ST的頂面的一部分重疊。儲存墊160可包含例如以下各者中的至少一者：雜質摻雜半導體材料、導電矽化物化合物、導電金屬氮化物、導電金屬碳化物、金屬及/或金屬合金。
儲存墊間隔物160SP可置放於儲存觸點120上。儲存墊間隔物160SP可置放於儲存墊160與位元線結構140ST之間及儲存墊160與柵欄圖案170之間。不同於所繪示情況，可省略儲存墊間隔物160SP。儲存墊間隔物160SP可包含例如以下各者中的至少一者：氧化矽膜、氮化矽膜、氮氧化矽膜、氧碳氮化矽膜及/或碳氮化矽膜（SiCN）。
墊隔離絕緣膜180可形成於儲存墊160及位元線結構140ST上。舉例而言，墊隔離絕緣膜180可置放於單元線封蓋膜144上。墊隔離絕緣膜180可限定儲存墊160的區，其形成多個隔離區。在一些實施例中，墊隔離絕緣膜180可能不會覆蓋儲存墊160的頂面。
墊隔離絕緣膜180可包含絕緣材料以使多個儲存墊160彼此電分離。舉例而言，墊隔離絕緣膜180可包含例如以下各者中的至少一者：氧化矽膜、氮化矽膜、氮氧化矽膜、碳氮氧化矽膜及/或碳氮化矽膜。
第一蝕刻終止膜292可置放於墊隔離絕緣膜180及儲存墊160上。第一蝕刻終止膜292可延伸至周圍區24以及單元區20。第一蝕刻終止膜292可包含以下各者中的至少一者：氮化矽膜、碳氮化矽膜、氮化矽硼膜（SiBN）、氮氧化矽膜及/或碳氧化矽膜。
資訊儲存部分190可置放於儲存墊160上。資訊儲存部分190可電連接至儲存墊160。資訊儲存部分190的一部分可置放於蝕刻終止膜292中。資訊儲存單元190可包含但不限於例如電容器。資訊儲存部分190可包含第一下部電極191、第一電容器介電膜192以及第一上部電極193。
第一下部電極191可置放於儲存墊160上。儘管第一下部電極191繪示為具有柱形狀，但本揭露的實施例不限於此。當然，第一下部電極191可具有圓柱形狀。第一電容器介電膜192形成於第一下部電極191上。第一電容器介電膜192可沿著第一下部電極191的輪廓形成。第一上部電極193可形成於第一電容器介電膜192上。第一上部電極193可位於第一下部電極191的外壁上。
作為一實例，第一電容器介電膜192可置放於與第一上部電極193豎直重疊的部分中。作為另一實例，不同於所繪示的情況，第一電容器介電膜192可包含與第一上部電極193豎直重疊的第一部分及不與第一上部電極193豎直重疊的第二部分。亦即，第一電容器介電膜192的第二部分為未經第一上部電極193覆蓋的部分。
第一下部電極191及第一上部電極193中的每一者可包含例如但不限於摻雜半導體材料、導電金屬氮化物（例如，氮化鈦、氮化鉭、氮化鈮及/或氮化鎢等）、金屬（例如，釕、銥、鈦及/或鉭）及/或導電金屬氧化物（例如，氧化銥或氧化鈮）。
第一電容器介電膜192可包含但不限於例如氧化矽、氮化矽、氮氧化矽、高介電常數材料以及其組合中的一者。在根據一些實例實施例的半導體裝置中，第一電容器介電膜192可包含其中依序堆疊氧化鋯、氧化鋁以及氧化鋯的堆疊膜結構。在根據一些實施例的半導體裝置中，第一電容器介電膜192可包含包括鉿（Hf）的介電膜。在根據一些實施例的半導體裝置中，第一電容器介電膜192可具有鐵電材料膜及順電的材料膜的堆疊膜結構。
周圍元件隔離膜26可形成於周圍區24的基底100內部。周圍元件隔離膜26可在周圍區24內部限定周圍主動區。儘管周圍元件隔離膜26的頂面繪示為置放於與基底100的頂面相同的平面上，但本揭露的實施例不限於此。周圍元件隔離膜26可包含例如但不限於氧化矽膜、氮化矽膜及/或氮氧化矽膜中的至少一者。
周圍閘極結構240ST可置放於周圍區24的基底100上。周圍閘極結構240ST可置放於由周圍元件隔離膜26限定的周圍主動區上。
周圍閘極結構240ST可包含依序堆疊於基底100上的周圍閘極絕緣膜230、周圍閘極導電膜240以及周圍封蓋膜244。周圍閘極結構240ST可包含周圍間隔物245，所述周圍間隔物245置放於周圍閘極導電膜240的側壁及周圍封蓋膜244的側壁上。
周圍閘極導電膜240可包含依序堆疊於周圍閘極絕緣膜230上的第一周圍導電膜241、第二周圍導電膜242以及第三周圍導電膜243。作為一實例，額外導電膜可能不會置放於周圍閘極導電膜240與周圍閘極絕緣膜230之間。作為另一實例，不同於所繪示的情況，諸如功函數導電膜的額外導電膜可置放於周圍閘極導電膜240與周圍閘極絕緣膜230之間。
儘管兩個周圍閘極結構240ST繪示為置放於鄰近周圍元件隔離膜26之間，但此僅出於解釋方便起見，且本揭露的實施例不限於此。
第一區塊導電結構240ST_1可置放於單元區20與周圍區24之間。儘管第一區塊導電結構240ST_1的一部分繪示為與單元區隔離膜22重疊，但本揭露的實施例不限於此。第一區塊導電結構240ST_1可為在第二方向D2上最接近於在第二方向D2上延伸的位元線結構140ST的導電結構。
第一區塊導電結構240ST_1可包含依序堆疊於基底100上的第一區塊閘極絕緣膜230_1、第一區塊導電線240_1以及第一區塊封蓋膜244_1。第一區塊導電結構240ST_1可包含第一區塊間隔物245_1，其置放於第一區塊導電線240_1的側壁及第一區塊封蓋膜244_1的側壁上。
第一區塊導電線240_1可包含依序堆疊於第一區塊閘極絕緣膜230_1上的第一_1區塊導電膜241_1、第一_2區塊導電膜242_1以及第一_3區塊導電膜243_1。第一區塊閘極絕緣膜230_1與第一區塊封蓋膜244_1之間的第一區塊導電線240_1的堆疊膜結構可與周圍閘極導電膜240的堆疊膜結構相同。
第二區塊導電結構240ST_2可置放於單元區20與周圍區24之間。儘管第二區塊導電結構240ST_2的一部分繪示為與單元區隔離膜22重疊，但本揭露的實施例不限於此。第二區塊導電結構240ST_2可為在第一方向D1上最接近虛設位元線結構140ST_1的導電結構。
第二區塊導電結構240ST_2可包含依序堆疊於基底100上的第二區塊閘極絕緣膜230_2、第二區塊導電線240_2以及第二區塊封蓋膜244_2。第二區塊導電結構240ST_2可包含第二區塊間隔物245_2，其置放於第二區塊導電線240_2的側壁及第二區塊封蓋膜244_2的側壁上。
第二區塊導電線240_2可包含依序堆疊於第二區塊閘極絕緣膜230_2上的第二_1區塊導電膜241_2、第二_2區塊導電膜242_2以及第二_3區塊導電膜243_2。第二區塊閘極絕緣膜230_2與第二區塊封蓋膜244_2之間的第二區塊導電線240_2的堆疊膜結構可與周圍閘極導電膜240的堆疊膜結構相同。
周圍閘極結構240ST、第一區塊導電結構240ST_1以及第二區塊導電結構240ST_2可形成於相同層級處。周圍閘極導電膜240、第一區塊導電線240_1以及第二區塊導電線240_2可具有與單元導電線140相同的堆疊結構。舉例而言，周圍閘極導電膜240的厚度T21可與單元導電線140的厚度T11相同。
第一周圍導電膜241、第一_1區塊導電膜241_1以及第二_1區塊導電膜241_2可包含與第一單元導電膜141相同的材料。第二周圍導電膜242、第一_2區塊導電膜242_1以及第二_2區塊導電膜242_2可包含與第二單元導電膜142相同的材料。第三周圍導電膜243、第一_3區塊導電膜243_1以及第二_3區塊導電膜243_2可包含與第三單元導電膜143相同的材料。
周圍閘極絕緣膜230、第一區塊閘極絕緣膜230_1以及第二區塊閘極絕緣膜230_2可包含相同材料。周圍閘極絕緣膜230、第一區塊閘極絕緣膜230_1以及第二區塊閘極絕緣膜230_2可包含例如氧化矽、氮化矽、氮氧化矽及/或具有比氧化矽高的介電常數的高介電常數材料。
周圍間隔物245、第一區塊間隔物245_1以及第二區塊間隔物245_2可包含相同材料。周圍間隔物245、第一區塊間隔物245_1以及第二區塊間隔物245_2可包含例如以下各者中的至少一者：氮化矽、氮氧化矽、氧化矽、碳氮化矽、碳氮氧化矽以及其組合。儘管周圍間隔物245、第一區塊間隔物245_1以及第二區塊間隔物245_2繪示為單一膜，但此僅處於解釋方便起見，且本揭露的實施例不限於此。當然，周圍間隔物245、第一區塊間隔物245_1以及第二區塊間隔物245_2可為或包含多膜結構。
周圍封蓋膜244、第一區塊封蓋膜244_1以及第二區塊封蓋膜244_2可包含相同材料。周圍封蓋膜244、第一區塊封蓋膜244_1以及第二區塊封蓋膜244_2可包含例如氮化矽膜、氮氧化矽及/或氧化矽中的至少一者。
舉例而言，周圍封蓋膜244的厚度T22小於單元線封蓋膜144的厚度T12。此外，基於(例如，相對於）基底100的頂面，周圍封蓋膜的頂面244US低於單元線封蓋膜的頂面144US。墊隔離絕緣膜180可形成於自其移除單元線封蓋膜144的一部分的位置處。因此，如圖4、圖6以及圖7中所繪示，單元線封蓋膜144的厚度在自不同方向及不同區截取的橫截面中可呈現出彼此不同。在根據一些實施例的半導體記憶體裝置中，單元線封蓋膜144的厚度T12可為圖4中所繪示的單元導電線140上的單元線封蓋膜144的厚度。圖4可為在單元區20中的在第二方向D2上鄰近的單元閘極結構110之間的在第一方向D1上截取的橫截面圖。
第二蝕刻終止膜250可置放於基底100上。第二蝕刻終止膜250可沿著周圍閘極結構240ST的輪廓、第一區塊導電結構240ST_1的輪廓以及第二區塊導電結構240ST_2的輪廓形成。第二蝕刻終止膜250可沿著第一單元邊界間隔物246_1及第二單元邊界間隔物246_2的側壁延伸。
第二蝕刻終止膜250可包含例如氮化矽膜、氮氧化矽、碳氮化矽及/或碳氮氧化矽中的至少一者。
第一周圍層間絕緣膜290可置放於第二蝕刻終止膜250上。第一周圍層間絕緣膜290可為置放於周圍閘極結構240ST周圍。
單元層間絕緣膜295可置放於第二蝕刻終止膜250上。舉例而言，單元層間絕緣膜295可置放於單元區隔離膜22上。單元層間絕緣膜295可置放於第一區塊導電結構240ST_1與位元線結構140ST之間以及第二區塊導電結構240ST_2與虛設位元線結構140ST_1之間。單元層間絕緣膜295可置放於在第二方向D2上彼此面對的單元導電線140與第一區塊導電線240_1之間，以及在第一方向D1上彼此面對的第二區塊導電線240_2與虛設位元線結構140ST_1的單元導電線之間。單元層間絕緣膜295可置放於位元線結構140ST及虛設位元線結構140ST_1周圍。
第一周圍層間絕緣膜290及單元層間絕緣膜295可形成於相同層級處。第一周圍層間絕緣膜290及單元層間絕緣膜295可包含相同材料。第一周圍層間絕緣膜290及單元層間絕緣膜295可包含例如基於的氧化物的絕緣材料。
舉例而言，周圍閘極結構240ST可包含置放於鄰近周圍元件隔離膜26中的第一周圍閘極結構及第二周圍閘極結構。第一周圍閘極結構與第二周圍閘極結構間隔開。此外，周圍閘極結構240ST可包含第三周圍閘極結構，所述第三周圍閘極結構藉由插入其間的周圍元件隔離膜26與第一周圍閘極結構間隔開。第一周圍閘極結構至第三周圍閘極結構各自包含周圍閘極絕緣膜230、周圍閘極導電膜240、周圍封蓋膜244以及周圍間隔物245。
包含於第一周圍閘極結構中的周圍閘極導電膜240可與包含於第二周圍閘極結構中的周圍閘極導電膜240間隔開第一距離L1。包含於第一周圍閘極結構中的周圍閘極導電膜240可與包含於第三周圍閘極結構中的周圍閘極導電膜240間隔開第二距離L2。在根據一些實施例的半導體記憶體裝置中，第一距離L1可不同於第二距離L2。舉例而言，第一距離L1小於第二距離L2。
基於基底100的頂面，包含於第一周圍閘極結構中的周圍閘極導電膜240與包含於第二周圍閘極結構中的周圍閘極導電膜240之間的第一周圍層間絕緣膜290的頂面290US的高度可為第一高度H1。基於基底100的頂面，包含於第一周圍閘極結構中的周圍閘極導電膜240與包含於第三周圍閘極結構中的周圍閘極導電膜240之間的第一周圍層間絕緣膜290的頂面290US的高度可為第二高度H2。基於基底100的頂面，第一周圍閘極結構至第三周圍閘極結構的周圍封蓋膜244的頂面244US的高度可為第三_1高度H31。基於基底100的頂面，第一周圍閘極結構至第三第一至第三閘極結構的周圍間隔物245的頂部的高度可為第三_2高度H32。
基於基底100的頂面，第一周圍層間絕緣膜的頂面290US可低於周圍封蓋膜244的頂面244US。舉例而言，第三_1高度H31可大於第一高度H1及第二高度H2。在根據一些實施例的半導體裝置中，第一高度H1可與第二高度H2相同。
基於基底100的頂面，第一周圍層間絕緣膜290的頂面290US可低於周圍間隔物245的頂部。作為一實例，第三_1高度H31可與第三_2高度H32相同。在此類情況下，第三_2高度H32大於第一高度H1及第二高度H2。
作為另一實例，不同於所繪示的情況，周圍間隔物245的頂部在製造製程期間可藉由蝕刻製程而變得低於周圍封蓋膜244的頂面244US。在此類情況下，第三_2高度H32可大於或等於第一高度H1及第二高度H2。
基於基底100的頂面，第一區塊導電結構240ST_1與位元線結構140ST之間的單元層間絕緣膜295的頂面295US的高度可為第四高度H4。基於基底100的頂面，第二區塊導電結構240ST_2與虛設位元線結構140ST_1之間的單元層間絕緣膜295的頂面295US的高度可為第五高度H5。
基於基底100的頂面，單元層間絕緣膜295的頂面295US可低於第一區塊封蓋膜244_1的頂面244US_1。基於基底100的頂面，單元層間絕緣膜295的頂面295US可低於第二區塊封蓋膜244_2的頂面244US_2。
在根據一些實施例的半導體記憶體裝置中，第四高度H4可與第五高度H5相同。在根據一些實施例的半導體記憶體裝置中，第四高度H4可與第一高度H1及第二高度H2相同。
插入層間絕緣膜291可位於周圍閘極結構240ST、第一周圍層間絕緣膜290以及單元層間絕緣膜295上。插入層間絕緣膜291可位於周圍閘極結構240ST、第一周圍層間絕緣膜290以及單元層間絕緣膜295上及/或覆蓋周圍閘極結構240ST、第一周圍層間絕緣膜290以及單元層間絕緣膜295。插入層間絕緣膜291可位於第二蝕刻終止膜250上及/或覆蓋第二蝕刻終止膜250，所述第二蝕刻終止膜250自第一周圍層間絕緣膜290的頂面290US及單元層間絕緣膜295的頂面295US向上突出。
儘管第一周圍層間絕緣膜290的頂面290US及單元層間絕緣膜295的頂面295US繪示為平面，但本揭露的實施例不限於此。第一周圍層間絕緣膜290的頂面290US及單元層間絕緣膜295的頂面295US可各自為朝向基底100凸起的彎曲面。在此類情況下，第一周圍層間絕緣膜290的頂面290US及單元層間絕緣膜295的頂面295US的高度的參考點可為最接近基底100的部分。
插入層間絕緣膜291可包含不同於第一周圍層間絕緣膜290及/或單元層間絕緣膜295的材料。插入層間絕緣膜291可包含例如基於氮化物的絕緣材料。舉例而言，插入層間絕緣膜291可包含氮化矽。
插入層間絕緣膜291的一部分可在鄰近周圍閘極結構240ST之間凹入。亦即，基於基底100的頂面，插入層間絕緣膜291的底面可低於周圍封蓋膜244的頂面244US。
因此，在包含於用於製造資訊儲存部分190的步驟中的蝕刻製程中，插入層間絕緣膜291可保護第一周圍層間絕緣膜290。在包含於用於製造資訊儲存部分190的步驟中的蝕刻製程中，插入層間絕緣膜291可防止及/或減少藉由蝕刻第一周圍層間絕緣膜290產生的缺陷。
周圍接觸插塞260可置放於周圍閘極結構240ST的任一側上。周圍接觸插塞260可穿透插入層間絕緣膜291及第一周圍層間絕緣膜290，且延伸至周圍區24的基底100。
周圍線路265可置放於插入層間絕緣膜291上。位元線接觸插塞261可穿過單元線封蓋膜144，且連接至單元導電線140。單元閘極接觸插塞262可穿過插入層間絕緣膜291、單元層間絕緣膜295以及單元閘極封蓋圖案113，且連接至單元閘極電極112。
周圍接觸插塞260、周圍線路265、位元線接觸插塞261及/或單元閘極接觸插塞262可包含與儲存墊160相同的材料。
周圍佈線隔離圖案280可使周圍線路265及周圍接觸插塞260分隔開。周圍佈線隔離圖案280可包含例如以下各者中的至少一者：氧化矽膜、氮化矽膜、氮氧化矽膜、碳氮氧化矽膜及/或碳氮化矽膜。
第一蝕刻終止膜292可置放於周圍接觸插塞260、周圍線路265、位元線接觸插塞261以及單元閘極接觸插塞262上。
第二周圍層間絕緣膜293可置放於第一蝕刻終止膜292上。第二周圍層間絕緣膜293可位於第一上部電極193的側壁上及/或覆蓋第一上部電極193。第二周圍層間絕緣膜293可包含絕緣材料。
圖9為用於解釋根據本揭露的一些實施例的半導體記憶體裝置的圖式。圖10為用於解釋根據本揭露的一些實施例的半導體記憶體裝置的圖式。出於解釋方便起見，將主要描述與使用圖1至圖8解釋的點不同的點。
出於參考目的，圖9為沿著圖2的C-C截取的橫截面圖，且圖10為沿著圖2的E-E截取的橫截面圖。
參考圖8及圖9，在根據一些實施例的半導體裝置中，基於基底100的頂面，第一周圍層間絕緣膜290的頂面290US可高於第一區塊導電結構240ST_1與位元線結構140ST之間的單元層間絕緣膜295的頂面295US。
基於基底100的頂面，第一周圍層間絕緣膜290的頂面290US的高度H1、高度H2可大於第一區塊導電結構240ST_1與位元線結構140ST之間的單元層間絕緣膜295的頂面295US的高度H4。
參考圖10，在根據一些實施例的半導體記憶體裝置中，分隔開第一距離L1的周圍閘極導電膜240之間的第一周圍層間絕緣膜290的頂面290US的高度H1可不同於分隔開第二距離L2的周圍閘極導電膜240之間的第一周圍層間絕緣膜290的頂面290US的高度H2。
舉例而言，第一周圍閘極結構與第二周圍閘極結構之間的第一周圍層間絕緣膜290的頂面290US的高度H1大於第一周圍閘極結構與第三周圍閘極結構之間的第一周圍層間絕緣膜290的頂面290US的高度H2。
在一些實施例中，基於基底100的頂面，隨著鄰近周圍閘極導電膜240之間的距離增加，鄰近周圍閘極導電膜240之間的第一周圍層間絕緣膜290的頂面290US的高度可減小。
儘管未繪示，但作為一實例，隨著第一區塊導電結構240ST_1與位元線結構140ST之間的間隔距離在第二方向D2上的改變，單元層間絕緣膜295的頂面295US的高度H4亦可在第一區塊導電結構240ST_1與位元線結構140ST之間改變。作為另一實例，隨著第二區塊導電結構240ST_2與虛設位元線結構140ST_1之間的間隔距離在第一方向D1上的改變，單元層間絕緣膜295的頂面295US的高度H5亦可在第二區塊導電結構240ST_2與虛設位元線結構140ST_1之間改變。
圖11為用於解釋根據本揭露的一些實施例的半導體記憶體裝置的佈局圖。圖12為用於解釋根據本揭露的一些實施例的半導體記憶體裝置的透視圖。圖13為沿著圖11的線F-F及線G-G截取的橫截面圖。為了參考，圖11為圖2的單元區20的放大視圖。此外，在將圖11應用於單元區的半導體記憶體裝置中，單元區的邊界部分的橫截面（例如圖2的C-C及D-D）不同於圖6及圖7的橫截面。
參考圖11至圖13，根據一些實施例的半導體記憶體裝置可包含基底100、多個第一導電線420、通道層430、閘極電極440、閘極絕緣膜450以及電容器480。根據一些實施例的半導體記憶體裝置可為包含豎直通道電晶體VCT的記憶體裝置。豎直通道電晶體可指通道層430的通道長度沿著豎直方向自基底100延伸的結構。
下部絕緣層412可置放於基底100上。多個第一導電線420可在下部絕緣層412上在第一方向D1上彼此間隔開，且在第二方向D2上延伸。多個第一絕緣圖案422可置放於下部絕緣層412上以填充多個第一導電線420之間的空間。多個第一絕緣圖案422可在第二方向D2上延伸。多個第一絕緣圖案422的頂面可置放於與多個第一導電線420的頂面相同的層級處。多個第一導電線420可充當位元線。
多個第一導電線420可包含摻雜半導體材料、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，多個第一導電線420可由（但不限於）摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合製成。多個第一導電線420可包含單層或多層的前述材料。在一些實例實施例中，多個第一導電線420可包含石墨烯、碳奈米管或其組合。
通道層430可以矩陣形式配置，所述矩陣形式置放成在多個第一導電線420上在第一方向D1及第二方向D2上間隔開。通道層430可具有沿著第一方向D1的第一寬度及沿著第四方向D4的第一高度，且第一高度可大於第一寬度。此處，第四方向D4可與第一方向D1及第二方向D2相交,且例如垂直於基底100的頂面的方向。舉例而言，儘管第一高度可約為第一寬度的2倍至10倍，但本揭露的實施例不限於此。通道層430的底部部分可充當第三源極/汲極區（未繪示），通道層430的上部部分可充當第四源極/汲極區（未繪示），且通道層430在第三源極/汲極區與第四源極/汲極區之間的部分可充當通道區（未繪示）。
在一些實例實施例中，通道層430可包含氧化物半導體，且例如氧化物半導體可包含In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO或其組合。通道層430可包含單層或多層的氧化物半導體。在一些實施例中，通道層430可具有大於矽的帶隙能量的帶隙能量。舉例而言，通道層430可具有約1.5電子伏特至5.6電子伏特的帶隙能量。舉例而言，當通道層430具有約2.0電子伏特至4.0電子伏特的帶隙能量時，通道層430可具有最佳通道效能。舉例而言，通道層430可為（但不限於）多晶或非晶形的。在一些實例實施例中，通道層430可包含石墨烯、奈米碳管或其組合。
閘極電極440可在通道層430的兩個側壁上在第一方向D1上延伸。閘極電極440可包含面向通道層430的第一側面壁的第一子閘極電極440P1及面向與通道層430的第一側壁相對的第二側壁的第二子閘極電極440P2。當單個通道層430置放於第一子閘極電極440P1與第二子閘極電極440P2之間時，半導體裝置可具有雙閘極電晶體結構。然而，本揭露的技術想法不限於此。在一些實施例中，省略第二子閘極電極440P2，僅形成面向通道層430的第一側壁的第一子閘極電極440P1，以提供單個閘極電晶體結構。包含於閘極電極440中的材料可與相對於單元閘極電極112描述的材料相同。
閘極絕緣膜450可位於通道層430的側壁上及/或包圍所述側壁，且可插入於通道層430與閘極電極440之間。舉例而言，如圖11中所繪示，通道層430的側壁可由閘極絕緣膜450包圍，且閘極電極440的側壁的一部分可與閘極絕緣膜450接觸。在其他實施例中，閘極絕緣膜450在閘極電極440的延伸方向（即，第一方向D1）上延伸，且通道層430的側壁中僅面向閘極電極440的兩個側壁可與閘極絕緣膜450接觸。在實例實施例中，閘極絕緣膜450可為氧化矽膜、氮氧化矽膜、具有比氧化矽膜高的介電常數的高介電常數材料或其組合。
多個第二絕緣圖案432可沿著第二方向D2在多個第一絕緣圖案422上延伸。通道層430可置放於多個第二絕緣圖案432中的兩個鄰近第二絕緣圖案432之間。此外，在兩個鄰近第二絕緣圖案432之間，第一內埋層434及第二內埋層436可置放於兩個鄰近通道層430之間的空間中。第一內埋層434可位於兩個鄰近通道層430之間的空間的底部部分處。第二內埋層436可形成於第一內埋層434上，以填充兩個鄰近通道層430之間的空間的其餘部分。第二內埋層436的頂面可置放於與通道層430的頂面相同的層級處，且第二內埋層436可位於閘極電極440的頂面上及/或覆蓋所述頂面。在一些實施例中，多個第二絕緣圖案432可由與多個第一絕緣圖案422連續及/或共用的材料層形成，或第二內埋層436亦可由與第一內埋層434連續及/或共用的材料層形成。
電容器觸點460可置放於通道層430上。電容器觸點460安置成與通道層430豎直地重疊，且可以在第一方向D1及第二方向D2上間隔開的矩陣形式配置。電容器觸點460可由（但不限於）摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合製成。上部絕緣層462可位於多個第二絕緣圖案432及第二內埋層436上的電容器觸點460的側壁上及/或包圍所述側壁。
第三蝕刻終止膜470可置放於上部絕緣層462上。電容器480可置放於第三蝕刻終止膜470上。電容器480可包含第二下部電極482、第二電容器介電膜484以及第二上部電極486。第二下部電極482可穿透蝕刻終止膜470且電連接至電容器觸點460的頂面。第二下部電極482可形成為（但不限於）在第四方向D4上延伸的柱型。在實例實施例中，第二下部電極482置放成與電容器觸點460豎直地重疊，且可以在第一方向D1及第二方向D2上間隔開的矩陣形式配置。在一些實施例中，著陸墊（未繪示）可進一步置放於電容器觸點460與第二下部電極482之間，且第二下部電極482可為六邊形形狀。
圖14為用於解釋根據本揭露的一些實施例的半導體記憶體裝置的佈局圖。圖15為用於解釋根據本揭露的一些實施例的半導體記憶體裝置的透視圖。
參考圖14及圖15，根據一些實施例的半導體記憶體裝置可包含基底100、多個第一導電線420A、通道結構430A、接觸閘極電極440A、多個第二導電線442A以及電容器480。根據一些實施例的半導體記憶體裝置可為包含豎直通道電晶體VCT的記憶體裝置。
多個第二主動區AC可由第一元件隔離圖案412A及第二元件隔離圖案414A限定於基底100上。通道結構430A可置放於每一第二主動區AC內部。通道結構430A可包含各自在豎直方向上延伸的第一主動柱430A1及第二主動柱430A2，以及連接至第一主動柱430A1的底部部分及第二主動柱430A2的底部部分的連接件430L。第一源極/汲極區SD1可安置於連接件430L內部。第二源極/汲極區SD2可置放於第一主動柱430A1及第二主動柱430A2的上側上。第一主動柱430A1及第二主動柱430A2中可各自形成獨立的單元記憶體單元。
多個第一導電線420A可在與多個第二主動區AC中的每一者相交的方向上延伸，且可例如在第二方向D2上延伸。多個第一導電線420A中的一個第一導電線420A可置放於第一主動柱430A1與第二主動柱430A2之間的連接件430L上。一個第一導電線420A可置放於第一源極/汲極區SD1上。鄰近於一個第一導電線420A的另一第一導電線420A可置放於兩個通道結構430A之間。多個第一導電線420A中的一個第一導電線420A可充當包含於兩個單元記憶體單元中的共同位元線，所述兩個單元記憶體單元由置放於一個第一導電線420A的兩側上的第一主動柱430A1及第二主動柱430A2形成。
一個接觸閘極電極440A可置放於在第二方向D2上鄰近的兩個通道結構430A之間。舉例而言，接觸閘極電極440A可置放於一個通道結構430A中包含的第一主動柱430A1與鄰近於其的通道結構430A的第二主動柱430A2之間。一個接觸閘極電極440A可由置放於其兩個側壁上的第一主動柱430A1及第二主動柱430A2共用。閘極絕緣膜450A可置放於接觸閘極電極440A與第一主動柱430A1之間，及接觸閘極電極440A與第二主動柱430A2之間。多個第二導電線442A可在接觸閘極電極440A的頂面上在第一方向D1上延伸。多個第二導電線442A可充當半導體裝置的字元線。
電容器觸點460A可置放於通道結構430A上。電容器觸點460A可置放於第二源極/汲極區SD2上，且電容器480可置放於電容器觸點460A上。
圖16A至圖21B為用於解釋用於製造根據本揭露的一些實施例的半導體記憶體裝置的方法的中間階段圖。在製造方法的解釋中，簡要地解釋或省略使用圖1至圖10解釋的內容的重複內容。圖16A、圖17A、圖19A、圖20A以及圖21A為沿著圖1的線A-A截取的橫截面圖。圖16B、圖17B、圖19B、圖20B以及圖21B為沿著圖1的線B-B截取的橫截面圖。圖16C、圖17C、圖18A、圖19C以及圖20C為沿著圖2的線C-C截取的橫截面圖。圖16D、圖17D、圖18B、圖19D以及圖20D為沿著圖2的線D-D截取的橫截面圖。圖16E、圖17E、圖18C、圖19E以及圖20E為沿著圖2的線E-E截取的橫截面圖。
參考圖1、圖2以及圖16A至圖16E，提供基底100，其包含單元區20、周圍區24以及單元區隔離膜22。
單元閘極結構110可形成於單元區20的基底100內部。單元閘極結構110可具有在第一方向D1上延伸的縱向軸線。單元閘極結構110可包含單元閘極溝槽115、單元閘極絕緣膜111、單元閘極電極112、單元閘極封蓋圖案113以及單元閘極封蓋導電膜114。
隨後，單元絕緣膜130可形成於單元區20上。單元絕緣膜130可暴露周圍區24的基底100。
隨後，單元導電膜結構140p_ST可形成於單元區20的基底100上。單元導電膜結構140p_ST可形成於單元絕緣膜130上。此外，預位元線觸點146p可形成於單元導電膜結構140p_ST與基底100之間。預位元線觸點146p可連接單元導電膜結構140p_ST及基底100。
單元導電膜結構140p_ST可包含依序堆疊於單元絕緣膜130上的預單元導電膜140p及下部單元封蓋膜144p，其中預單元導電膜140p包括預第一單元導電膜141p、預第二單元導電膜142p以及預第三單元導電膜143p。第一單元邊界間隔物246_1及第二單元邊界間隔物246_2可形成於單元導電膜結構140p_ST的側壁上。
周圍閘極結構240ST可形成於周圍區24的基底100上。周圍閘極結構240ST可包含周圍閘極絕緣膜230、周圍閘極導電膜240、周圍封蓋膜244以及周圍間隔物245。
此外，第一區塊導電結構240ST_1及第二區塊導電結構240ST_2可形成於基底100上。
單元導電膜結構140p_ST可與周圍閘極結構240ST同時形成。更具體言之，單元導電膜結構140p_ST可與周圍閘極絕緣膜230、周圍閘極導電膜240以及周圍封蓋膜244同時形成。第一單元邊界間隔物246_1及第二單元邊界間隔物246_2可與周圍間隔物245同時形成。
隨後，第二蝕刻終止膜250可形成於基底100上。第二蝕刻終止膜250可形成於單元導電膜結構140p_ST、周圍閘極結構240ST、第一區塊導電結構240ST_1以及第二區塊導電結構240ST_2上。第二蝕刻終止膜250可沿著單元導電膜結構140p_ST的輪廓、周圍閘極結構240ST的輪廓、第一區塊導電結構240ST_1的輪廓以及第二區塊導電結構240ST_2的輪廓延伸。
隨後，第一預層間絕緣膜290p可形成於第二蝕刻終止膜250上。第一預層間絕緣膜290p可完全覆蓋第二蝕刻終止膜250。第一預層間絕緣膜290p可包含例如氧化物類絕緣材料。
參考圖17A至圖17E，藉由移除置放於單元導電膜結構140p_ST的頂面及周圍閘極結構240ST的頂面上的第一預層間絕緣膜290p，第二預層間絕緣膜290g可形成於第二蝕刻終止膜250上。
舉例而言，可使用化學機械研磨製程（chemical mechanical polishing process；CMP）形成第二預層間絕緣膜290g。亦即，可使用化學機械研磨製程（CMP）移除單元導電膜結構140p_ST的頂面及周圍閘極結構240ST的頂面上的第一預層間絕緣膜290p。
因此，可暴露單元導電膜結構140p_ST的頂面及周圍閘極結構240ST的頂面上的第二蝕刻終止膜250。
參考圖18A至圖18C，可經由回蝕製程移除第二預層間絕緣膜290g的一部分。因此，第一周圍層間絕緣膜290及單元層間絕緣膜295可形成於第二蝕刻終止膜250上。
基於基底100的頂面，第一周圍層間絕緣膜290的頂面290US的高度可小於周圍封蓋膜244的頂面244US的高度。此外，基於基底100的頂面，單元層間絕緣膜295的頂面295US可低於第一區塊封蓋膜244_1的頂面244US_1的高度及第二區塊封蓋膜244_2的頂面244US_2的高度。
不同於所繪示的情況，可經由額外遮罩製程進一步移除第一區塊導電結構240ST_1與單元導電膜結構140p_ST之間的單元層間絕緣膜295的一部分。
參考圖19A至圖19E，插入層間絕緣膜291可形成於第一周圍層間絕緣膜290及單元層間絕緣膜295上。
插入層間絕緣膜291可形成於自第一周圍層間絕緣膜290及單元層間絕緣膜295向上突出的第二蝕刻終止膜250上。插入層間絕緣膜291亦可為形成於單元區20上以及周圍區24上。
參考圖20A至圖20E，單元區20上的單元導電結構140p_ST、插入層間絕緣膜291以及第二蝕刻終止膜250可經圖案化以形成具有在第二方向D2上延伸的縱向軸線的位元線結構140ST。
單元線封蓋膜144可包含經圖案化下部單元封蓋膜（圖16A的144p）、經圖案化第二蝕刻終止膜（圖16A的250）以及經圖案化插入層間絕緣膜291。
當形成位元線結構140ST時，可形成位元線觸點146。
隨後，可形成單元線間隔物150。單元線間隔物150中的第四單元線間隔物154亦可形成於位元線結構140ST的頂面上及周圍區24的插入層間絕緣膜291上。
隨後，柵欄犧牲絕緣膜170_SC可形成在第一方向D1上鄰近的位元線結構140ST之間。柵欄犧牲絕緣膜170_SC可形成於第四單元線間隔物154上。
參考圖21A及圖21B，柵欄犧牲絕緣膜170_SC可經圖案化以在單元閘極結構110上形成柵欄圖案170。
在形成柵欄圖案170之後，儲存觸點120可形成於鄰近單元導電線140之間及在第二方向D2上鄰近的柵欄圖案170之間。
參考圖4至圖8，在形成儲存觸點120之後，可形成儲存墊160、周圍接觸插塞260、周圍線路265、位元線接觸插塞261以及單元閘極接觸插塞262。
隨後，可形成第一蝕刻終止膜292。此外，可形成資訊儲存部分190。
所屬領域中具通常知識者將瞭解，可在實質上不脫離本揭露的原理的情況下對本文中所描述的實施例進行許多變化及修改。因此，本揭露的所揭露實施例僅用於一般及描述性意義，且並非出於限制性的目的。
20:單元區 22:單元區隔離膜 24:周圍區 26:周圍元件隔離膜 26:周圍元件隔離膜 100:基底 101:單元緩衝膜 103a:位元線連接區 103b:儲存連接區 105:單元元件隔離膜 110:單元閘極結構 111:單元閘極絕緣膜 112:單元閘極電極 113:單元閘極封蓋圖案 114:單元閘極封蓋導電膜 115:單元閘極溝槽 120:儲存觸點 130:單元絕緣膜 131:第一單元絕緣膜 132:第二單元絕緣膜 140:單元導電線 140ST:位元線結構 140ST_1:虛設位元線結構 140p:預單元導電膜 140p_ST:單元導電膜結構 141:第一單元導電膜 142:第二單元導電膜 143:第三單元導電膜 144:單元線封蓋膜 144US、244US、244US_1、244US_2、290US、295US:頂面 144p:下部單元封蓋膜 146:位元線觸點 146p:預位元線觸點 150:單元線間隔物 151:第一單元線間隔物 152:第二單元線間隔物 153:第三單元線間隔物 154:第四單元線間隔物 160:儲存墊 160SP:儲存墊間隔物 170:柵欄圖案 170_SC:柵欄犧牲絕緣膜 180:墊隔離絕緣膜 190:資訊儲存部分 191:第一下部電極 192:第一電容器介電膜 193:第一上部電極 230:周圍閘極絕緣膜 230_1:第一區塊閘極絕緣膜 230_2:第二區塊閘極絕緣膜 240:周圍閘極導電膜 240_1:第一區塊導電線 240_2:第二區塊導電線 240ST:周圍閘極結構 240ST_1:第一區塊導電結構 240ST_2:第二區塊導電結構 241:第一周圍導電薄膜 241_1:第一_1區塊導電薄膜 241_2:第二_1區塊導電薄膜 242:第二周圍導電薄膜 242_1:第一_2區塊導電薄膜 242_2:第二_2區塊導電薄膜 243:第三周圍導電薄膜 243_1:第一_3區塊導電薄膜 243_2:第二_3區塊導電薄膜 244:周圍封蓋膜 244_1:第一區塊封蓋膜 244_2:第二區塊封蓋膜 245:周圍間隔物 245_1:第一區塊間隔物 245_2:第二區塊間隔物 246_1:第一單元邊界間隔物 246_2:第二單元邊界間隔物 250:第二蝕刻終止膜 260:周圍接觸插塞 261:位元線接觸插塞 262:單元閘極接觸插塞 265:周圍線路 280:周圍佈線隔離圖案 290:第一周圍層間絕緣膜 290p:第一預層間絕緣膜 290g:第二預層間絕緣膜 291:插入層間絕緣膜 292:第一蝕刻終止膜 293:第二周圍層間絕緣膜 295:單元層間絕緣膜 412:下部絕緣層 412A:第一元件隔離圖案 414A:第二元件隔離圖案 420、420A:第一導電線 422:第一絕緣圖案 430:通道層 430A:通道結構 430A1:第一主動柱 430A2:第二主動柱 430L:連接件 432:第二絕緣圖案 434:第一內埋層 436:第二內埋層 440:閘極電極 440P1:第一子閘極電極 440P2:第二子閘極電極 440A:接觸閘極電極 442A:第二導電線 450、450A:閘極絕緣膜 460、460A:電容器觸點 470:第三蝕刻終止膜 480:電容器 482:第二下部電極 484:第二電容器介電膜 486:第二上部電極 A-A、B-B、C-C、D-D、E-E、F-F、G-G:線 AC:第二主動區 ACT:單元主動區 BC:內埋觸點 BL:位元線 D1:第一方向 D2:第二方向 D3:第三方向 DC:直接觸點 H1:第一高度 H2:第二高度 H4:第四高度 H5:第五高度 H31:第三_1高度 H32:第三_2高度 L1:第一距離 L2:第二距離 LP:著陸墊 SD1:第一源極/汲極區 SD2:第二源極/汲極區 T11、T12、T21、T22:厚度 WL:字元線
本揭露的上述及其他態樣及特徵藉由參考隨附圖式而詳細描述其實例實施例將變得更顯而易見，其中： 圖1為繪示根據本揭露的一些實施例的半導體記憶體裝置的單元區的示意性佈局。 圖2為包含圖1的單元區的半導體記憶體裝置的示意性佈局。 圖3為繪示圖1的字元線及主動區的佈局。 圖4及圖5分別為沿著圖1的線A-A及線B-B截取的橫截面圖。 圖6及圖7分別為沿圖2的線C-C及線D-D截取的橫截面圖。 圖8為沿著圖2的線E-E截取的橫截面圖。 圖9為沿著圖2的線C-C截取的用於解釋根據本揭露的一些實施例的半導體記憶體裝置的圖式。 圖10為沿著圖2的線E-E截取的用於解釋根據本揭露的一些實施例的半導體記憶體裝置的圖式。 圖11為用於解釋根據本揭露的一些實施例的半導體記憶體裝置的佈局圖。 圖12為用於解釋根據本揭露的一些實施例的半導體記憶體裝置的透視圖。 圖13為沿著圖11的線F-F及線G-G截取的橫截面圖。 圖14為用於解釋根據本揭露的一些實施例的半導體記憶體裝置的佈局圖。 圖15為用於解釋根據本揭露的一些實施例的半導體記憶體裝置的透視圖。 圖16A至圖16E、圖17A至圖17E、圖18A至圖18C、圖19A至圖19E、圖20A至圖20E以及圖21A至圖21B為用於解釋根據本揭露的一些實施例的用於製造半導體記憶體裝置的方法的中間階段圖。
26:周圍元件隔離膜
100:基底
230:周圍閘極絕緣膜
240:周圍閘極導電膜
240ST:周圍閘極結構
241:第一周圍導電薄膜
242:第二周圍導電薄膜
243:第三周圍導電薄膜
244:周圍封蓋膜
244US:頂面
245:周圍間隔物
250:第二蝕刻終止膜
260:周圍接觸插塞
265:周圍線路
280:周圍佈線隔離圖案
290:第一周圍層間絕緣膜
290US:頂面
291:插入層間絕緣膜
292:第一蝕刻終止膜
293:第二周圍層間絕緣膜
E-E:線
H1:第一高度
H2:第二高度
H31:第三_1高度
H32:第三_2高度
L1:第一距離
L2:第二距離
T21、T22:厚度

Claims (20)

  1. 一種半導體記憶體裝置，包括： 基底，包括單元區及所述單元區周圍的周邊區； 單元區隔離膜，位於所述基底中，所述單元區隔離膜限定所述單元區； 位元線結構，位於所述單元區上； 第一周邊閘極結構，位於所述基底的所述周邊區上，所述第一周邊閘極結構包括第一周邊閘極導電膜及位於所述第一周邊閘極導電膜上的第一周邊封蓋膜； 周邊層間絕緣膜，位於所述第一周邊閘極結構周圍且位於所述基底上；以及 插入層間絕緣膜，位於所述周邊層間絕緣膜及所述第一周邊閘極結構上，所述插入層間絕緣膜包括不同於所述周邊層間絕緣膜的材料， 其中所述周邊層間絕緣膜的頂面比所述第一周邊封蓋膜的頂面更接近所述基底。
  2. 如請求項1所述的半導體記憶體裝置，其中所述位元線結構包括，位於所述基底上且在第一方向上延伸的單元導電線及位於所述單元導電線上的單元線封蓋膜，且 其中所述第一周邊閘極導電膜的厚度等於所述單元導電線的厚度。
  3. 如請求項2所述的半導體記憶體裝置，其中所述單元線封蓋膜的厚度大於所述第一周邊封蓋膜的厚度。
  4. 如請求項2所述的半導體記憶體裝置，更包括： 區塊導電結構，包括在所述第一方向上與所述單元導電線間隔開的區塊導電線及位於所述區塊導電線上的區塊封蓋膜；以及 單元層間絕緣膜，位於所述區塊導電線與所述單元導電線之間的所述單元區隔離膜上，所述單元層間絕緣膜包括與所述周邊層間絕緣膜相同的材料， 其中所述單元層間絕緣膜的頂面比所述區塊封蓋膜的頂面更接近所述基底。
  5. 如請求項4所述的半導體記憶體裝置，其中所述周邊層間絕緣膜的所述頂面的相對於所述基底的頂面的高度大於所述單元層間絕緣膜的所述頂面的相對於所述基底的所述頂面的高度。
  6. 如請求項1所述的半導體記憶體裝置，其中所述第一周邊閘極結構包括位於所述第一周邊閘極導電膜的側壁上及所述第一周邊封蓋膜的側壁上的周邊間隔物，且 其中所述周邊層間絕緣膜的所述頂面的相對於所述基底的頂面的高度小於所述周邊間隔物的最上部部分的相對於所述基底的所述頂面的高度。
  7. 如請求項1所述的半導體記憶體裝置，更包括： 第二周邊閘極結構，位於所述基底的所述周邊區上，所述第二周邊閘極結構包括第二周邊閘極導電膜及位於所述第二周邊閘極導電膜上的第二周邊封蓋膜；以及 第三周邊閘極結構，位於所述基底的所述周邊區上，所述第三周邊閘極結構包括第三周邊閘極導電膜及位於所述第三周邊閘極導電膜上的第三周邊封蓋膜， 其中所述第一周邊閘極結構位於所述第二周邊閘極結構與所述第三周邊閘極結構之間，且 其中所述周邊層間絕緣膜的所述頂面比所述第二周邊封蓋膜的頂面及所述第三周邊封蓋膜的頂面更接近所述基底。
  8. 如請求項7所述的半導體記憶體裝置，其中所述第一周邊閘極導電膜與所述第二周邊閘極導電膜之間的距離大於所述第一周邊閘極導電膜與所述第三周邊閘極導電膜之間的距離，且 其中所述第一周邊閘極導電膜與所述第二周邊閘極導電膜之間的所述周邊層間絕緣膜的所述頂面的相對於所述基底的頂面的高度等於所述第一周邊閘極導電膜與所述第三周邊閘極導電膜之間的所述周邊層間絕緣膜的所述頂面的相對於所述基底的所述頂面的高度。
  9. 如請求項7所述的半導體記憶體裝置，其中所述第一周邊閘極導電膜與所述第二周邊閘極導電膜之間的距離大於所述第一周邊閘極導電膜與所述第三周邊閘極導電膜之間的距離，且 其中所述第一周邊閘極導電膜與所述第二周邊閘極導電膜之間的所述周邊層間絕緣膜的所述頂面的相對於所述基底的頂面的高度小於所述第一周邊閘極導電膜與所述第三周邊閘極導電膜之間的所述周邊層間絕緣膜的所述頂面的相對於所述基底的所述頂面的高度。
  10. 如請求項1所述的半導體記憶體裝置，更包括： 接觸插塞，位於所述第一周邊閘極結構的相對側上，所述接觸插塞穿透所述插入層間絕緣膜及所述周邊層間絕緣膜。
  11. 如請求項1所述的半導體記憶體裝置，其中所述周邊層間絕緣膜包括氧化物類絕緣材料，且 其中所述第一周邊封蓋膜及所述插入層間絕緣膜各自包括氮化矽。
  12. 一種半導體記憶體裝置，包括： 基底，包括單元區及所述單元區周圍的周邊區； 位元線結構，位於所述單元區上； 第一周邊閘極結構、第二周邊閘極結構以及第三周邊閘極結構，位於所述基底的所述周邊區上且彼此間隔開；以及 周邊層間絕緣膜，置放於所述基底上的所述第一周邊閘極結構至所述第三周邊閘極結構周圍， 其中所述第一周邊閘極結構至所述第三周邊閘極結構中的每一者包括周邊閘極導電膜、位於所述周邊閘極導電膜上的周邊封蓋膜以及位於所述周邊閘極導電膜的側壁上及所述周邊封蓋膜的側壁上的周邊間隔物， 其中所述第一周邊閘極結構位於所述第二周邊閘極結構與所述第三周邊閘極結構之間， 其中所述周邊層間絕緣膜的頂面比所述第一周邊閘極結構至所述第三周邊閘極結構中的每一者的所述周邊封蓋膜的頂面更接近所述基底， 其中所述第一周邊閘極結構的所述周邊閘極導電膜與所述第二周邊閘極結構的所述周邊閘極導電膜之間的第一距離不同於所述第一周邊閘極結構的所述周邊閘極導電膜與所述第三周邊閘極結構的所述周邊閘極導電膜之間的第二距離，且 其中所述第一周邊閘極結構與所述第二周邊閘極結構之間的所述周邊層間絕緣膜的所述頂面的相對於所述基底的頂面的高度不同於所述第一周邊閘極結構與所述第三周邊閘極結構之間的所述周邊層間絕緣膜的所述頂面的相對於所述基底的所述頂面的高度。
  13. 如請求項12所述的半導體記憶體裝置，其中所述第一距離大於所述第二距離，且 其中所述第一周邊閘極結構與所述第二周邊閘極結構之間的所述周邊層間絕緣膜的所述頂面的相對於所述基底的所述頂面的所述高度小於所述第一周邊閘極結構與所述第三周邊閘極結構之間的所述周邊層間絕緣膜的所述頂面的相對於所述基底的所述頂面的所述高度。
  14. 如請求項12所述的半導體記憶體裝置，其中所述位元線結構包括： 單元導電線，位於所述基底上且電連接至所述基底；以及 單元線封蓋膜，位於所述單元導電線上，且 其中所述第一周邊閘極結構至所述第三周邊閘極結構中的每一者的所述周邊閘極導電膜的厚度等於所述單元導電線的厚度。
  15. 如請求項14所述的半導體記憶體裝置，更包括位於所述位元線結構周圍的單元層間絕緣膜， 其中所述單元層間絕緣膜的頂面的相對於所述基底的所述頂面的高度小於所述周邊層間絕緣膜的所述頂面的相對於所述基底的所述頂面的所述高度。
  16. 如請求項12所述的半導體記憶體裝置，其中所述周邊層間絕緣膜的所述頂面的相對於所述基底的所述頂面的所述高度小於所述第一周邊閘極結構至所述第三周邊閘極結構的所述周邊間隔物的最上部部分的相對於所述基底的所述頂面的高度。
  17. 一種半導體記憶體裝置，包括： 基底，包括單元區及所述單元區周圍的周邊區； 單元區隔離膜，限定所述基底中的所述單元區； 位元線結構，位於所述基底的所述單元區上，所述位元線結構包括在第一方向上延伸的單元導電線及位於所述單元導電線上的單元線封蓋膜； 單元閘極電極，位於所述基底的所述單元區中且與所述單元導電線相交； 區塊導電結構，包括在所述第一方向上與所述單元導電線分隔開的區塊導電線及位於所述區塊導電線上的區塊封蓋膜； 周邊閘極結構，位於所述基底的所述周邊區上，所述周邊閘極結構包括周邊閘極導電膜及位於所述周邊閘極導電膜上的周邊封蓋膜，其中所述周邊封蓋膜的頂面比所述單元線封蓋膜的頂面更接近所述基底； 周邊層間絕緣膜，位於所述周邊閘極結構周圍且位於所述基底上；以及 單元層間絕緣膜，位於所述區塊導電線與所述單元導電線之間的所述單元區隔離膜上，所述單元層間絕緣膜包括與所述周邊層間絕緣膜相同的材料， 其中所述周邊層間絕緣膜的頂面的相對於所述基底的頂面的高度小於所述周邊封蓋膜的所述頂面的相對於所述基底的所述頂面的高度。
  18. 如請求項17所述的半導體記憶體裝置，其中所述單元層間絕緣膜的頂面比所述區塊封蓋膜的頂面更接近所述基底，且 其中所述周邊層間絕緣膜的所述頂面的相對於所述基底的所述頂面的所述高度等於所述單元層間絕緣膜的所述頂面的相對於所述基底的所述頂面的高度。
  19. 如請求項17所述的半導體記憶體裝置，其中所述單元層間絕緣膜的頂面比所述區塊封蓋膜的頂面更接近所述基底，且 其中所述周邊層間絕緣膜的所述頂面的相對於所述基底的所述頂面的所述高度大於所述單元層間絕緣膜的所述頂面的相對於所述基底的所述頂面的高度。
  20. 如請求項17所述的半導體記憶體裝置，其中所述周邊閘極結構包括位於所述周邊閘極導電膜的側壁上及所述周邊封蓋膜的側壁上的周邊間隔物，且 其中所述周邊層間絕緣膜的所述頂面的相對於所述基底的所述頂面的所述高度小於所述周邊間隔物的最上部部分的相對於所述基底的所述頂面的高度。
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