TWI825912B - 埋入式閘極結構及其形成方法及具有埋入式閘極結構的動態隨機存取記憶體結構 - Google Patents
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Abstract
在此提供一種埋入式閘極結構及其製造方法。埋入式閘極結構包括第一閘極介電層、第一閘極電極、第二閘極介電層及絕緣蓋層。第一閘極介電層形成於半導體基底的閘極溝槽的下部的表面。第二閘極介電層形成於閘極溝槽的上部的表面。第一閘極介電層包括負電容介電材料，而第二閘極介電層包括不同於負電容介電材料的介電材料。第一閘極電極形成於第一閘極介電層上。第一閘極介電層與第二閘極介電層之間的界面低於半導體基底的源極區與汲極區的底表面。絕緣蓋層形成於第一閘極電極上，以填滿閘極溝槽的剩餘空間。
Description
本發明係有關於一種半導體元件及其形成方法，且特別係有關於一種具有負電容介電材料的埋入式閘極結構及其形成方法，及具有埋入式閘極結構的動態隨機存取記憶體結構。
動態隨機存取記憶體(dynamic random access memory, DRAM)屬於一種揮發性記憶體，且由多個記憶單元組成。 具體來說，各記憶單元主要由電晶體與由電晶體控制的電容器所組成，且透過字元線及位元線來進行選擇。
隨著半導體裝置的積集度的提升，近年來發展出具有埋入式字元線的DRAM，然而，隨著DRAM的尺寸的微縮，閘極引發汲極漏電流(Gate Induced Drain Leakage，GIDL)變得更嚴重，進而影響寫入恢復時間(write recovery time, tWR)及亞閾值擺幅(subthreshold swing, SS)，導致動態隨機存取記憶體的效能降低，例如降低DRAM的運行速度以及增加電源耗損。
本發明實施例提供一種埋入式閘極結構及其形成方法，能夠縮短記憶體裝置寫入恢復時間及降低電晶體的亞閾值擺幅，同時避免GIDL效應。
在本發明的一些實施例中，揭示一種埋入式閘極結構，設置於一半導體基底的一閘極溝槽中，閘極溝槽位於一源極區與一汲極區之間，埋入式閘極結構包括：一第一閘極介電層，形成於閘極溝槽的一下部的表面，其中第一閘極介電層包括一負電容介電材料；一第一閘極電極，形成於第一閘極介電層上；一第二閘極介電層，形成於閘極溝槽的一上部的表面，其中第二閘極介電層包括不同於負電容介電材料的一介電材料，且第一閘極介電層與第二閘極介電層之間的界面低於源極區與汲極區的底表面；及一絕緣蓋層，形成於第一閘極電極上，以填滿閘極溝槽的剩餘空間。
在本發明的一些實施例中，揭示一種動態隨機存取記憶體結構，包括：一半導體基底，具有一源極區、一汲極區及位於源極區與汲極區之間的一閘極溝槽；如前述之埋入式閘極結構；一位元線，電性連接至源極區與汲極區的其中一者；以及一電容器，電性連接至源極區與汲極區的另一者。
在本發明的一些實施例中，揭示一種埋入式閘極結構之形成方法，包括：形成一閘極溝槽於一半導體基底中；順應性地形成一第一閘極介電層於閘極溝槽的一下部的表面，其中第一閘極介電層包括一負電容介電材料；形成一第一閘極電極於第一閘極介電層上；順應性地形成一第二閘極介電層於閘極溝槽的一上部的表面，其中第二閘極介電層包括不同於負電容介電材料的一介電材料，且第一閘極介電層與第二閘極介電層之間的界面低於源極區與汲極區的底表面；以及形成一絕緣蓋層於第一閘極電極上，以填滿閘極溝槽的剩餘空間。
根據本發明的一些實施例，由於使用了負電容介電材料作為埋入式閘極結構的閘極介電層，因此可增加導通電流(I
on)，進而縮短記憶體裝置的寫入恢復時間。再者，藉由負電容介電材料所帶來的負電容效應，能夠降低電晶體的亞閾值擺幅。如此一來，可提高記憶體裝置的操作速度並降低記憶體裝置的操作電壓，進而提升記憶體裝置的效能。另外，根據本發明的一些實施例，藉由使用不同於負電容材料的另一種介電材料與負電容材料作為埋入式閘極結構的閘極介電層，可補強閘極介電層抑制GIDL效應的能力。如此一來，可有效提升記憶體裝置的良率及可靠度。
為使本發明之上述和其他目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。再者，本發明的不同範例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
第1A至1I圖繪示出根據本揭露一些實施例之埋入式閘極結構10於各個製造階段的剖面示意圖。請參照第1A圖，利用圖案化製程(例如，微影及蝕刻製程)於半導體基底100內形成多個閘極溝槽104。之後，可利用離子佈值或其他習知的技術，於各閘極溝槽104的兩側的半導體基底100內形成源極/汲極區102。在一些實施例中，半導體基底100可為矽晶圓。在一些實施例中，半導體基底100可為塊材(bulk)半導體、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基底、多重膜層基底或漸變(gradient)基底。在其他實施例中，半導體基底100可為元素半導體(例如，矽、鍺)、化合物半導體(例如，碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)、合金半導體(例如，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或其組合)。半導體基底100的導電型態可為N型或P型，取決於後續形成的電晶體結構的導電型。
請參照第1B至1C圖，在一些實施例中，依序形成第一閘極介電材料110a、第一阻障層112a、第一閘極電極114a於各個閘極溝槽104的下部104L(標示於第1A圖)的表面，使第一閘極介電材料110a的頂表面低於源極/汲極區102的底表面。例如，如第1B圖所示，依序且順應性地形成閘極介電材料110與阻障材料112於具有閘極溝槽104的半導體基底100上，之後在阻障材料112上形成填滿閘極溝槽104的閘極電極材料114。在一些實施例中，閘極介電材料110包括負電容介電材料，例如，氧化鉿鋯(Hf
xZr
1-xO
2, HZO)、摻雜的氧化鉿(doped HfO
2)、摻雜的氧化鋯(doped ZrO
2)、磷酸二氫鉀(KH
2PO
4)、鈦酸鋇(BaTiO
3, BTO)、鋯鈦酸鉛(Pb[Zr
xTi
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2,PZT)、鐵酸鉍(BiFeO
3, BFO)、鉭酸鍶鉍(SrBi
2Ta
2O
9, SBT)、氮化鋁鈧(AlScN)或上述之組合。再者，閘極介電材料110及阻障材料112可藉由化學氣相沉積(chemical vapor deposition, CVD)製程、原子層沉積(atomic layer deposition, ALD)製程或其它沈積製程形成。在一些實施例中，阻障材料112可包括鈦(Ti)、鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或相似物。
在一些實施例中，閘極電極材料114可包括金屬材料，例如鋁、銅、鈦、鎢、相似物、其合金或其組合。再者，閘極電極材料114可藉由CVD製程、濺鍍製程、電子束蒸鍍製程、AL製程D或其它任何適合的沈積製程形成。
請參照第1C圖，在一些實施例中，回蝕刻閘極電極材料114、阻障材料112以及閘極介電材料110，以露出各源極/汲極區102的頂表面以及各閘極溝槽104的上部104U(標示於第1A圖中)，並形成第一閘極電極114a、第一阻障層112a及第一閘極介電層110a。可藉由平坦化製程(例如，化學機械研磨(chemical mechanical polishing, CMP)製程)及/或蝕刻製程(例如，乾式或濕式蝕刻製程)來移除閘極電極材料114、阻障材料112以及閘極介電材料110。
在一些實施例中，第一閘極電極114a、第一阻障層112a及第一閘極介電層110a的頂表面低於源極/汲極區102的底表面。在一實施例中，第一閘極電極114a的頂表面齊平於第一閘極介電層110a與第一阻障層112a的頂表面 。
請參照第1D圖，在一些實施例中，毯覆性且順應性地形成覆蓋源極/汲極區102的頂表面、各個閘極溝槽104的上部104U、第一閘極電極114a的頂表面 、第一閘極介電層110a與第一阻障層112a的頂表面的閘極介電材料120。在一些實施例中，閘極介電材料120可包括不同於閘極介電材料110的介電材料，例如，氧化矽、氮氧化矽、低k值介電材料(例如，小於氧化矽的k值的材料)或上述材料之組合。再者，閘極介電材料110可藉由化學氣相沉積(CVD)製程、原子層沉積製程(ALD)或其它任何適合的沈積製程形成。
請參照第1E圖，在一些實施例中，蝕刻閘極介電材料120以露出第一閘極電極114a的頂表面 ，並形成第二閘極介電層120a於各個閘極溝槽104的上部104U的表面。如此一來，在第一閘極介電層110a上形成第二閘極介電層120a。第二閘極介電層120a與下方的第一閘極介電層110a之間具有界面123。在一些實施例中，界面123低於源極/汲極區102的底表面。在一些實施例中，界面123不高於第一閘極電極114a的頂表面。例如，界面123可大致上與第一閘極電極114a的頂表面齊平。
請參照第1F圖，毯覆性且順應性地形成覆蓋源極/汲極區102的頂表面、第二閘極介電層120a及第一閘極電極114a的的阻障材料122的頂表面。在一些實施例中，阻障材料122的材料及形成方法可相同或相似於阻障材料112的材料及形成方法。
請參照第1G圖，圖案化阻障材料122，以形成第二阻障層122a於第一阻障層112a上。例如，對阻障材料122進行回蝕刻，以露出局部的第二閘極介電層120a。第二阻障層122a的頂表面高於第一閘極介電層110a的頂表面，且低於第二閘極介電層120a的頂表面 。
請參照第1H圖，形成第二閘極電極125於第一閘極電極114a上方，使第二閘極電極125的的頂表面高於界面123。在一些實施例中，第二閘極電極125的的頂表面大致上上齊平於第二阻障層122a的頂表面。再者，第二閘極電極125的材料及形成方法可相同或相似於第一閘極電極114a的材料及形成方法。在一些實施例中，埋入式閘極結構可作為記憶體裝置的字元線結構。
接著，形成絕緣蓋層126於第二閘極電極125上方的頂表面，以填滿閘極溝槽104的剩餘空間，從而形成埋入式閘極結構10。在一些實施例中，絕緣蓋層126可包括不同於第一閘極介電層110a與第二閘極介電層120a的介電材料，例如氮化矽或其他適合的介電材料。在一些實施例中，絕緣蓋層126的頂表面大致上齊平於源極/汲極區102的頂表面 。
請參照第1I圖，在一些實施例中，可利用一般熟知的半導體技術形成位元線201及電容器202於第1H圖所示的結構上方，以構成動態隨機存取記憶體結構50。其中，於各個埋入式閘極結構的相對兩側，位元線201電性連接至一側的源極/汲極區102，而電容器202則電性連接至另一側的源極/汲極區102。
根據上述實施例，使用負電容介電材料作為一部分的閘極介電層，從而可增加導通電流。如此一來，可縮短記憶體裝置的寫入恢復時間。再者，由於負電容效應也同時能夠降低電晶體的亞閾值擺幅，因此可提高記憶體裝置的操作速度並降低其操作電壓(即降低耗電)。亦即，本實施例的具有負電容介電材料的埋入式閘極結構可提升記憶體裝置的效能。另外，根據本發明的一些實施例，埋入式閘極結構的閘極介電層包括不同於負電容材料的介電材料，以改善抑制閘極引發汲極漏電流(GIDL)效應的能力，進而提升記憶體裝置的良率及可靠度。
第2A至2C圖繪示出根據本揭露一些實施例之埋入式閘極結構20於各個製造階段的剖面示意圖。此處，其中相同於第1A至1H圖中埋入式閘極結構10的部件係使用相同的標號並可能省略其說明。請參照第2A圖，在一些實施例中，提供如第1F圖所示的結構。之後，形成閘極電極材料124於阻障材料122上並填滿閘極溝槽104的剩餘空間。在一些實施例中，閘極電極材料124可包括金屬材料，例如鋁、銅、鈦、鎢、相似物、其合金或其組合。再者，閘極電極材料124可藉由化學氣相沉積(CVD)製程、濺鍍製程、電子束蒸鍍製程、原子層沉積製程(ALD)或其它任何適合的沈積製程形成。
請參照第2B圖，在一些實施例中，可同時或各別回蝕刻閘極電極材料124以及阻障材料122，以露出源極/汲極區102的頂表面 以及局部的第二閘極介電層120a，並形成第二閘極電極124a與第二阻障層122a’。例如，可藉由一或多道平坦化製程(例如，CMP製程)及/或一或多道蝕刻製程(例如，乾式或濕式蝕刻製程)來回蝕刻閘極電極材料124以及阻障材料122。在一些實施例中，第二閘極電極124a及第二阻障層122a’的頂表面高於源極/汲極區102的底表面。第一閘極電極114a。在本實施例中，第二阻障層122a’形成於第一阻障層112a及第一閘極電極114a上，使第二閘極電極124a透過第二阻障層122a’而與第一閘極電極114a分開。第二閘極電極124a的頂表面可大致上齊平於第二阻障層122a’，且高於第一閘極介電層110a與第二閘極介電層120a之間的界面。
請參照第2C圖，在一些實施例中，以如第1H圖所述的方法形成絕緣蓋層126於第二閘極電極124a上方，以填滿閘極溝槽104的剩餘空間，從而形成埋入式閘極結構20。
第3A至3E圖繪示出根據本揭露一些實施例之埋入式閘極結構30於各個製造階段的剖面示意圖。此處，其中相同於第1A至1H圖中埋入式閘極結構10的部件係使用相同的標號並可能省略其說明。請參照第3A圖，在一些實施例中，提供如第1E圖所示的結構。之後，形成覆蓋源極/汲極區102的頂表面 、第二閘極介電層120a上、第一閘極電極114a的頂表面以及第一阻障層112a的頂表面的阻障材料122”。在一些實施例中，阻障材料122”的材料可相同或相似於如第1F圖所示的阻障材料122的材料。然而，不同於阻障材料122，覆蓋於源極/汲極區102的頂表面及第一閘極電極114a上阻障材料122”具有大於覆蓋於第二閘極介電層120a上的阻障材料122”的厚度。
請參照第3B圖，薄化阻障材料122”。例如，對阻障材料122進行等向性蝕刻，以去除覆蓋於第二閘極介電層120a上的阻障材料122”，而露出第二閘極介電層120a。剩餘的阻障材料122”形成了第二阻障層122a”，以覆蓋源極/汲極區102、第一阻障層112a及第一閘極電極114a。形成於第一閘極電極114a的頂表面 上的第二阻障層122a”的頂表面低於源極/汲極區102的底表面。
請參照第3C圖，在一些實施例中，形成閘極電極材料125”於的頂表面 第二阻障層122a”上並填滿閘極溝槽104的剩餘空間。在一些實施例中，閘極電極材料125”可包括多晶矽材料。
請參照第3D圖，在一些實施例中，可同時或各別回蝕刻閘極電極材料125”以及源極/汲極區102的頂表面上的第二阻障層122a”，以露出源極/汲極區102的頂表面以及局部的第二閘極介電層120a，且形成第二閘極電極125a”。 在一些實施例中，第二閘極電極125a”的頂表面高於第一閘極介電層110a與第二閘極介電層120a之間的界面123及源極/汲極區102的底表面 。在一些實施例中，不同於第1G圖所示的第二阻障層122a，第二阻障層122a”形成於第二閘極電極125a”與第一閘極電極114a之間底表面 ，使第二閘極電極125a”透過第二阻障層122a”而與第一閘極電極114a分開。並且，第二閘極電極125a”的側壁直接接觸於第二閘極介電層120a。此外，第二閘極電極125a”的最大寬度W2大於第一閘極電極114a的最大寬度W1，且第二閘極電極125a”的最大厚度T2小於第一閘極電極114a的最大厚度T2。根據本實施例，埋入式閘極結構的閘極電極包括兩種不同的閘極電極材料(例如金屬材料及多晶矽材料)，而可進一步調整閘極電極的功函數，進而改善GIDL效應。
請參照第3E圖，在一些實施例中，以如第1H圖中所述的方法形成絕緣蓋層126於第二閘極電極125a”上方，以填滿閘極溝槽104的剩餘空間，從而形成埋入式閘極結構30。
根據上述實施例，記憶體裝置中使用負電容材料以及不同於負電容材料的另一種介電材料的複合式介電材料作為埋入式閘極結構的閘極介電層。因此，可縮短記憶體裝置寫入恢復時間、提高操作速度，降低操作電壓，以及抑制GIDL效應，進而可提升記憶體裝置的效能、良率及可靠度。另外，藉由使用兩種不同的閘極電極材料(例如金屬材料及多晶矽材料)作為埋入式閘極結構的閘極電極，可進一步調整閘極電極的功函數，進而改善GIDL效應。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10:埋入式閘極結構
50:動態隨機存取記憶體結構
100:半導體基底
102:源極/汲極區
104:溝槽
104L:下部
104U:上部
110,120:閘極介電材料
110a:第一閘極介電層
112,122,122”:阻障材料
112a:第一阻障層
114,124,125”:閘極電極材料
114a:第一閘極電極
120a:第二閘極介電層
122a:第二阻障層
122a’,122a”:第二阻障層
123:界面
124a,125,125a”:第二閘極電極
126:絕緣蓋層
201:位元線
202:電容器
T1、T2:最大厚度
W1、W2:最大寬度
第1A至1H圖繪示出根據本揭露一些實施例之埋入式閘極結構於各個製造階段的剖面示意圖。
第1I圖繪示出根據本揭露一些實施例之具有埋入式閘極結構之動態隨機存取記憶體結構的剖面示意圖。
第2A至2C圖繪示出根據本揭露一些實施例之埋入式閘極結構於各個製造階段的剖面示意圖。
第3A至3E圖繪示出根據本揭露一些實施例之埋入式閘極結構於各個製造階段的剖面示意圖。
10:埋入式閘極結構
50:半導體裝置結構
100:半導體基底
102:源極/汲極區
110a:第一閘極介電層
112a:第一阻障層
114a:第一閘極電極
120a:第二閘極介電層
122a:第二阻障層
123:界面
125:第二閘極電極
126:絕緣蓋層
201:位元線
202:電容器
Claims (20)
- 一種埋入式閘極結構，設置於一半導體基底的一閘極溝槽中，該閘極溝槽位於一源極區與一汲極區之間，該埋入式閘極結構包括：一第一閘極介電層，形成於該閘極溝槽的一下部的表面，其中該第一閘極介電層包括一負電容介電材料；一第一閘極電極，形成於該第一閘極介電層上；一第二閘極介電層，形成於該閘極溝槽的一上部的表面，其中該第二閘極介電層包括不同於該負電容介電材料的一介電材料，且該第一閘極介電層與該第二閘極介電層之間的界面低於該源極區與該汲極區的底表面；及一絕緣蓋層，形成於該第一閘極電極上，以填滿該閘極溝槽的剩餘空間。
- 如請求項1之埋入式閘極結構，其中該界面不高於該第一閘極電極的頂表面。
- 如請求項1之埋入式閘極結構，更包括：一阻障層，形成於該第一閘極電極與該第一閘極介電層之間；及一第二閘極電極，形成於該第一閘極電極與該絕緣蓋層之間，且該界面不高於該第二閘極電極的底表面。
- 如請求項1之埋入式閘極結構，其中該負電容介電材料包括：氧化鉿鋯、摻雜的氧化鉿、摻雜的氧化鋯、磷酸二氫 鉀、鈦酸鋇、鋯鈦酸鉛、鐵酸鉍、鉭酸鍶鉍、氮化鋁鈧或上述之組合。
- 如請求項1之埋入式閘極結構，其中該介電材料包括氧化矽、氮氧化矽、低k值介電材料或上述材料之組合。
- 如請求項1之埋入式閘極結構，更包括一第二閘極電極，形成於該第一閘極電極與該絕緣蓋層之間，且該界面低於該第二閘極電極的底表面。
- 如請求項6之埋入式閘極結構，更包括：一第一阻障層，形成於該第一閘極電極與該第一閘極介電層之間；以及一第二阻障層，形成於該第二閘極電極與該第二閘極介電層之間，且形成於該第二閘極電極與該第一閘極電極之間，其中該第一閘極電極及該第二閘極電極包括金屬材料。
- 如請求項6之埋入式閘極結構，更包括：一第一阻障層，形成於該第一閘極電極與該第一閘極介電層之間；以及一第二阻障層，形成於該第一閘極電極與該第二閘極電極之間，其中該第一閘極電極包括金屬材料，而該第二閘極電極包括多晶矽材料，且該第二閘極電極的側壁直接接觸於該第二閘極介電層。
- 如請求項6之埋入式閘極結構，其中該第二閘極電 極的最大寬度大於該第一閘極電極的最大寬度，且該第二閘極電極的最大厚度小於該第一閘極電極的最大厚度。
- 一種動態隨機存取記憶體結構，包括：一半導體基底，具有一源極區、一汲極區及位於該源極區與該汲極區之間的一閘極溝槽；如請求項1-9之任一項所述之埋入式閘極結構；一位元線，電性連接至該源極區與該汲極區的其中一者；以及一電容器，電性連接至該源極區與該汲極區的另一者。
- 一種埋入式閘極結構之形成方法，包括：形成一閘極溝槽於一半導體基底中；順應性地形成一第一閘極介電層於該閘極溝槽的一下部的表面，其中該第一閘極介電層包括一負電容介電材料；形成一第一閘極電極於該第一閘極介電層上；順應性地形成一第二閘極介電層於該閘極溝槽的一上部的表面，其中該第二閘極介電層包括不同於該負電容介電材料的一介電材料，且該第一閘極介電層與該第二閘極介電層之間的界面低於一源極區與一汲極區的底表面；以及形成一絕緣蓋層於該第一閘極電極上，以填滿該閘極溝槽的剩餘空間。
- 如請求項11之埋入式閘極結構之形成方法，其中該界面不高於該第一閘極電極的頂表面。
- 如請求項12之埋入式閘極結構之形成方法，更包括： 在形成該第二閘極介電層之後且形成該絕緣蓋層之前，形成一第二閘極電極於該第一閘極電極上，且該界面不高於該第二閘極電極的底表面。
- 如請求項13之埋入式閘極結構之形成方法，更包括：在形成該第一閘極電極之前，形成一第一阻障層於該第一閘極介電層上；以及在形成該第二閘極介電層之後且在形成該第二閘極電極之前，形成一第二阻障層於該第一阻障層上。
- 如請求項11之埋入式閘極結構之形成方法，其中該負電容介電材料包括：氧化鉿鋯、摻雜的氧化鉿、摻雜的氧化鋯、磷酸二氫鉀、鈦酸鋇、鋯鈦酸鉛、鐵酸鉍、鉭酸鍶鉍、氮化鋁鈧或上述之組合。
- 如請求項11之埋入式閘極結構之形成方法，其中該介電材料包括氧化矽、氮氧化矽、低k值介電材料或上述材料之組合。
- 如請求項11之埋入式閘極結構之形成方法，更包括：在形成該第二閘極介電層之後且形成該絕緣蓋層之前，形成一第二閘極電極於該第一閘極電極上，且該界面低於該第二閘極電極的底表面。
- 如請求項17之埋入式閘極結構之形成方法，更包 括：在形成該第一閘極電極之前，順應性地形成一第一阻障層於該第一閘極介電層上；以及在形成該第二閘極電極之前，順應性地形成一第二阻障層於該第二閘極介電層及該第一閘極電極上，其中該第一閘極電極及該第二閘極電極包括金屬材料。
- 如請求項17之埋入式閘極結構之形成方法，更包括：在形成該第一閘極電極之前，順應性地形成一第一阻障層於該第一閘極介電層上；以及在形成該第二閘極電極之前，形成一第二阻障層，以覆蓋該第一閘極電極的頂表面，其中該第一閘極電極包括金屬材料，而該第二閘極電極包括多晶矽材料，且該第二閘極電極的側壁直接接觸於該第二閘極介電層。
- 如請求項17之埋入式閘極結構之形成方法，其中該第二閘極電極的最大寬度大於該第一閘極電極的最大寬度，且該第二閘極電極的最大厚度小於該第一閘極電極的最大厚度。
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| TW202215669A (zh) * | 2020-10-12 | 2022-04-16 | 南韓商三星電子股份有限公司 | 半導體裝置 |
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| TW202228298A (zh) * | 2021-01-11 | 2022-07-16 | 南韓商三星電子股份有限公司 | 半導體裝置 |
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2022
- 2022-08-10 TW TW111129974A patent/TWI825912B/zh active
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2023
- 2023-08-10 US US18/447,851 patent/US20240057316A1/en active Pending
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