TWI820732B - 半導體記憶裝置 - Google Patents

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TWI820732B
TWI820732B TW111120277A TW111120277A TWI820732B TW I820732 B TWI820732 B TW I820732B TW 111120277 A TW111120277 A TW 111120277A TW 111120277 A TW111120277 A TW 111120277A TW I820732 B TWI820732 B TW I820732B
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沓掛弘之
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日商鎧俠股份有限公司
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Abstract

實施方式抑制半導體記憶裝置的可靠性的降低。實施方式的半導體記憶裝置包括：半導體基板，包含元件區域、以及於元件區域中沿第一方向依次相互分開地排列且分別為源極/汲極區域的第一區域、第二區域及第三區域；第一導電體層，設置於元件區域的上方，具有第一開口部；第二導電體層，設置於元件區域的上方，具有第二開口部，且於第一方向上與第一導電體層分開地排列；第一接頭，與第一區域連接，並通過第一開口部；第二接頭，與第三區域連接，並通過第二開口部；第一記憶體胞元，與第一接頭連接；以及第二記憶體胞元，與第二接頭連接。

Description

半導體記憶裝置
實施方式是有關於一種半導體記憶裝置。
[相關申請案]
本申請案享有以日本專利申請案2022-35564號(申請日：2022年3月8日)為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包括基礎申請案的全部內容。
作為能夠非揮發地記憶資料的半導體記憶裝置，已知有反及閘(Not-And，NAND)型快閃記憶體。於如NAND型快閃記憶體般的半導體記憶裝置中，為了實現高積體化、大容量化而採用三維記憶體結構。
實施方式抑制半導體記憶裝置的可靠性的降低。
實施方式的半導體記憶裝置包括：半導體基板，包含元件區域、以及於所述元件區域中沿第一方向依次相互分開地排列且分別為源極/汲極區域的第一區域、第二區域及第三區域；第一導電體層，設置於所述元件區域的上方，具有第一開口部；第二導電體層，設置於所述元件區域的上方，具有第二開口部，且於所述第一方向上與所述第一導電體層分開地排列；第一接頭，與 所述第一區域連接，並通過所述第一開口部；第二接頭，與所述第三區域連接，並通過所述第二開口部；第一記憶體胞元，與所述第一接頭連接；以及第二記憶體胞元，與所述第二接頭連接。
實施方式的半導體記憶裝置，包括：半導體基板，包含元件區域、；以及於所述元件區域中沿第一方向依次相互分開地排列且分別為源極/汲極區域的第一區域及第二區域；第一導電體層，設置於所述元件區域的上方，具有第一開口部及第二開口部；第二導電體層，設置於所述第一區域的上表面；第三導電體層，設置於所述第二區域的上表面；第一絕緣體層，設置於所述第一開口部的側面；第二絕緣體層，設置於所述第二開口部的側面；第一接頭，與所述第二導電體層連接，並通過所述第一開口部；第二接頭，與所述第三導電體層連接，並通過所述第二開口部；以及第一記憶體胞元，設置於所述半導體基板的上方，與所述第一接頭連接，於所述第一方向上，所述第二導電體層與所述第一絕緣體層相鄰，所述第三導電體層與所述第二絕緣體層相鄰。
1:半導體記憶裝置
1-1:電路晶片
1-2:記憶體晶片
2:記憶體控制器
3:記憶體系統
10:記憶體胞元陣列
11:指令暫存器
12:位址暫存器
13:定序器
14:驅動器模組
15:列解碼器模組
16:感測放大器模組
20:半導體基板
21~25、27、66、103、110~114、121~124、130~132、221~223、300、301、410、420、430:導電體層
26:半導體部
30~34、50、80、90~93:絕緣體層
35:芯構件
36:半導體膜
37:穿隧絕緣膜
38:電荷蓄積膜
39:區塊絕緣膜
40:N型井區域
41、41B:P型井區域
42、43、44:N-雜質擴散區域
51:閘極絕緣膜
52、52_1~52_9、53、53_1、53_2:側壁
61~65、CV:接頭
70~73:抗蝕劑材
101、102、104、201~203:電極
211、212、213:N+雜質擴散區域
400:屏蔽導電體層
ADD:位址資訊
AND:邏輯積電路
BA:區塊位址
BD、BD_0~BD_5:區塊解碼器
BL、BL0~BLm:位元線
BLK、BLK0~BLKn:區塊
BLKSEL:傳輸閘極線
CA:行位址
CG0~CG7、CGD0~CGD4、CGS:訊號線
CMD:指令
CU:胞單元
DAT:資料
INV1、INV2:反相器
LC:邏輯電路
MP:記憶體柱
MT、MT0~MT7:記憶體胞元電晶體
N1、VRDEC:節點
NS:NAND串
PA:頁面位址
PERI:周邊電路
RD0~RDn:列解碼器
SGD、SGD0~SGD4、SGS:選擇閘極線
SHE:狹縫
SL:源極線
ST1、ST2:選擇電晶體
SU、SU0~SU4:串單元
T1~T4:電晶體
TD、TD0~TD4、TD0_0~TD0_5、TD4_0~TD4_5、TS、TS_0~TS_5、TW0~TW7、TW0_0~TW0_5、TW1_0~TW1_2、TW7_0~TW7_5:傳輸電晶體
VDD:電源電壓
WL、WL0~WL7:字元線
X、Y、Z:方向
圖1是表示包括實施方式的半導體記憶裝置的記憶體系統的結構的一例的區塊圖。
圖2是表示實施方式的半導體記憶裝置所包括的記憶體胞元陣列的電路結構的一例的電路圖。
圖3是表示實施方式的半導體記憶裝置的剖面結構的一例的 剖面圖。
圖4是表示實施方式的半導體記憶裝置的列解碼器模組、驅動器模組、及記憶體胞元陣列的結構的一例的電路圖。
圖5是表示實施方式的半導體記憶裝置中包括的區塊解碼器的結構的一例的電路圖。
圖6是表示實施方式的半導體記憶裝置的列解碼器模組的平面結構的一例的平面圖。
圖7是表示實施方式的半導體記憶裝置所包括的傳輸電晶體的平面結構的一例的平面圖。
圖8是表示實施方式的半導體記憶裝置所包括的傳輸電晶體的剖面結構的一例的、沿著圖7的VIII-VIII線的剖面圖。
圖9是表示實施方式的半導體記憶裝置所包括的傳輸電晶體的剖面結構的一例的、沿著圖7的IX-IX線的剖面圖。
圖10是用於對實施方式的半導體記憶裝置所包括的傳輸電晶體的製造方法的一例進行說明的流程圖。
圖11是表示實施方式的半導體記憶裝置1所包括的傳輸電晶體的製造中途的結構的一例的平面圖。
圖12是表示實施方式的半導體記憶裝置1所包括的傳輸電晶體的製造中途的結構的一例的剖面圖。
圖13是表示實施方式的半導體記憶裝置1所包括的傳輸電晶體的製造中途的結構的一例的平面圖。
圖14是表示實施方式的半導體記憶裝置1所包括的傳輸電晶 體的製造中途的結構的一例的剖面圖。
圖15是表示實施方式的半導體記憶裝置1所包括的傳輸電晶體的製造中途的結構的一例的平面圖。
圖16是表示實施方式的半導體記憶裝置1所包括的傳輸電晶體的製造中途的結構的一例的剖面圖。
圖17是表示實施方式的半導體記憶裝置1所包括的傳輸電晶體的製造中途的結構的一例的剖面圖。
圖18是表示實施方式的半導體記憶裝置1所包括的傳輸電晶體的製造中途的結構的一例的平面圖。
圖19是表示實施方式的半導體記憶裝置1所包括的傳輸電晶體的製造中途的結構的一例的剖面圖。
圖20是表示實施方式的半導體記憶裝置1所包括的傳輸電晶體的製造中途的結構的一例的剖面圖。
圖21是表示實施方式的半導體記憶裝置1所包括的傳輸電晶體的製造中途的結構的一例的平面圖。
圖22是表示實施方式的半導體記憶裝置1所包括的傳輸電晶體的製造中途的結構的一例的剖面圖。
圖23是表示實施方式的半導體記憶裝置1所包括的傳輸電晶體的製造中途的結構的一例的平面圖。
圖24是表示實施方式的半導體記憶裝置1所包括的傳輸電晶體的製造中途的結構的一例的剖面圖。
圖25是表示第一變形例的半導體記憶裝置所包括的傳輸電 晶體的平面結構的一例的平面圖。
圖26是表示第一變形例的半導體記憶裝置所包括的傳輸電晶體的剖面結構一例的、沿著圖25的XXVI-XXVI線的剖面圖。
圖27是表示第二變形例的半導體記憶裝置所包括的傳輸電晶體的平面結構的一例的平面圖。
圖28是表示第二變形例的半導體記憶裝置所包括的傳輸電晶體的剖面結構的一例的、沿著圖27的XXVIII-XXVIII線的剖面圖。
圖29是用於對第二變形例的半導體記憶裝置所包括的傳輸電晶體的製造中途的結構的一例進行說明的剖面圖。
圖30是用於對第二變形例的半導體記憶裝置所包括的傳輸電晶體的製造中途的結構的一例進行說明的平面圖。
圖31是用於對第二變形例的半導體記憶裝置所包括的傳輸電晶體的製造中途的結構的一例進行說明的剖面圖。
圖32是表示第三變形例的半導體記憶裝置的列解碼器模組的平面結構的一例的平面圖。
圖33是表示第三變形例的半導體記憶裝置所包括的傳輸電晶體的平面結構的一例的平面圖。
圖34是表示第三變形例的半導體記憶裝置所包括的傳輸電晶體的剖面結構的一例的、沿著圖33的XXXIV-XXXIV線的剖面圖。
圖35是表示第四變形例的半導體記憶裝置所包括的傳輸電 晶體的平面結構的一例的平面圖。
圖36是表示第四變形例的半導體記憶裝置所包括的傳輸電晶體的剖面結構的一例的、沿著圖35的XXXVI-XXXVI線的剖面圖。
圖37是表示第五變形例的半導體記憶裝置所包括的傳輸電晶體的平面結構的一例的平面圖。
圖38是表示第五變形例的半導體記憶裝置所包括的傳輸電晶體的剖面結構的一例的、沿著圖37的XXXVIII-XXXVIII線的剖面圖。
圖39是表示其他實施方式的半導體記憶裝置的剖面結構的一例的剖面圖。
以下，參照圖式對實施方式進行說明。圖式的尺寸及比率未必與現實中者相同。
再者，於以下的說明中，對具有大致相同的功能及結構的構成元件標註相同的符號。於特別區分具有同樣的結構的元件彼此的情況下，有時於相同符號的末尾附加互不相同的字母或數字。
1.實施方式
1.1 結構
1.1.1 記憶體系統
圖1是表示包括實施方式的半導體記憶裝置的記憶體系統的 結構的一例的區塊圖。
記憶體系統3包括半導體記憶裝置1及記憶體控制器2。
記憶體系統3例如為如安全數位(secure digital，SD)TM卡般的記憶卡、通用快閃存儲(universal flash storage，UFS)、及固態硬碟(solid state drive，SSD)。記憶體系統3構成為與未圖示的外部的主機機器連接。
記憶體控制器2例如包括如系統單晶片(system-on-a-chip，SoC)般的積體電路。記憶體控制器2基於來自主機機器的要求控制半導體記憶裝置1。具體而言，例如記憶體控制器2對半導體記憶裝置1寫入主機機器要求寫入的資料。另外，記憶體控制器2自半導體記憶裝置1讀出主機機器要求讀出的資料並發送至主機機器。
半導體記憶裝置1例如為NAND型快閃記憶體。半導體記憶裝置1非揮發地記憶資料。半導體記憶裝置1經由NAND匯流排而與記憶體控制器2連接。
NAND匯流排例如是依照單資料率(single data rate，SDR)介面、雙態觸變(toggle)雙倍資料率(double data rate，DDR)介面、或開放式NAND快閃介面(Open NAND flash interface，ONFI)的匯流排。
1.1.2 半導體記憶裝置
緊接著，參照圖1所示的區塊圖，對實施方式的半導體記憶裝置1的內部結構進行說明。半導體記憶裝置1例如包括記憶體 胞元陣列10及周邊電路PERI。周邊電路PERI包括指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、及感測放大器模組16。
記憶體胞元陣列10包括多個區塊BLK0~BLKn(n為1以上的整數)。區塊BLK是能夠非揮發地記憶資料的多個記憶體胞元電晶體的集合，例如被用作資料的抹除單元。另外，於記憶體胞元陣列10設置多個位元線及多個字元線。一個記憶體胞元電晶體例如與一根位元線及一根字元線建立關聯。
指令暫存器11對半導體記憶裝置1自記憶體控制器2接收到的指令CMD進行保持。指令CMD例如包括使定序器13執行讀出動作、寫入動作、及抹除動作等的命令。
位址暫存器12對半導體記憶裝置1自記憶體控制器2接收到的位址資訊ADD進行保持。位址資訊ADD例如包括頁面位址PA、區塊位址BA、及行位址CA。例如，頁面位址PA、區塊位址BA、及行位址CA分別用於字元線、區塊BLK、及位元線的選擇。
定序器13對半導體記憶裝置1整體的動作進行控制。例如，定序器13基於指令暫存器11中保持的指令CMD對驅動器模組14、列解碼器模組15、及感測放大器模組16等進行控制，而執行讀出動作、寫入動作、及抹除動作等。
驅動器模組14生成讀出動作、寫入動作、及抹除動作等中使用的電壓。然後，驅動器模組14例如基於位址暫存器12 中保持的頁面位址PA，對與所選擇的字元線對應的訊號線施加所生成的電壓。
列解碼器模組15基於位址暫存器12中保持的區塊位址BA，選擇所對應的記憶體胞元陣列10內的一個區塊BLK。然後，列解碼器模組15例如將對與所選擇的字元線對應的訊號線施加的電壓傳輸至所選擇的區塊BLK內的所選擇的字元線。
感測放大器模組16於記憶體控制器2與記憶體胞元陣列10之間傳輸資料DAT。資料DAT包括寫入資料及讀出資料。更具體而言，感測放大器模組16於寫入動作中，將自記憶體控制器2接收到的寫入資料傳輸至記憶體胞元陣列10。另外，感測放大器模組16於讀出動作中，基於位元線的電壓執行對記憶體胞元電晶體中記憶的資料的判定。然後，感測放大器模組16將該判定結果作為讀出資料傳輸至記憶體控制器2。
1.1.3 記憶體胞元陣列的電路結構
圖2是表示實施方式的半導體記憶裝置所包括的記憶體胞元陣列的電路結構的一例的電路圖。於圖2中，示出記憶體胞元陣列10中包括的多個區塊BLK中的一個區塊BLK。於圖2所示的例子中，區塊BLK例如包括五個串單元SU0~SU4。
各串單元SU包括與位元線BL0~位元線BLm(m為1以上的整數)分別建立關聯的多個NAND串NS。各NAND串NS例如包括記憶體胞元電晶體MT0~記憶體胞元電晶體MT7、以及選擇電晶體ST1及選擇電晶體ST2。記憶體胞元電晶體MT0~記 憶體胞元電晶體MT7分別包括控制閘極及電荷蓄積層，非揮發地保持資料。選擇電晶體ST1及選擇電晶體ST2分別用於各種動作時的串單元SU的選擇。再者，以下的說明中，記憶體胞元電晶體MT0~記憶體胞元電晶體MT7亦分別被稱為記憶體胞元電晶體MT。
於各NAND串NS中，記憶體胞元電晶體MT0~記憶體胞元電晶體MT7串聯連接。選擇電晶體ST1的一端與建立關聯的位元線BL連接，選擇電晶體ST1的另一端與串聯連接的記憶體胞元電晶體MT0~記憶體胞元電晶體MT7的一端連接。選擇電晶體ST2的一端與串聯連接的記憶體胞元電晶體MT0~記憶體胞元電晶體MT7的另一端連接。選擇電晶體ST2的另一端與源極線SL連接。
於同一區塊BLK中，記憶體胞元電晶體MT0~記憶體胞元電晶體MT7的控制閘極分別與字元線WL0~字元線WL7連接。串單元SU0~串單元SU4內的選擇電晶體ST1的閘極分別與選擇閘極線SGD0~選擇閘極線SGD4連接。相對於此，多個選擇電晶體ST2的閘極與選擇閘極線SGS共通連接。然而，並不限於此，多個選擇電晶體ST2的閘極可分別針對各串單元SU而與不同的多個選擇閘極線連接。再者，於以下的說明中，於不對字元線WL0~字元線WL7進行區分的情況下，簡稱為字元線WL。另外，於不對選擇閘極線SGD0~選擇閘極線SGD4進行區分的情況下，簡稱為選擇閘極線SGD。
位元線BL0~位元線BLm分別於多個區塊BLK間將各串單元SU中包括的一個NAND串NS共通連接。字元線WL0~字元線WL7分別針對各區塊BLK而設置。源極線SL例如於多個區塊BLK間共有。
於一個串單元SU內與共通的字元線WL連接的多個記憶體胞元電晶體MT的集合例如被稱為胞單元CU。例如，將包括分別記憶1位元資料的記憶體胞元電晶體MT的胞單元CU的記憶容量定義為「1頁資料」。胞單元CU根據記憶體胞元電晶體MT所記憶的資料的位元數，可具有2頁資料以上的記憶容量。
再者，實施方式的半導體記憶裝置1所包括的記憶體胞元陣列10的電路結構並不限定於以上所說明的結構。例如，各區塊BLK所包括的串單元SU的個數可設計為任意個數。各NAND串NS所包括的記憶體胞元電晶體MT以及選擇電晶體ST1及選擇電晶體ST2的個數可分別設計為任意個數。
1.1.4 半導體記憶裝置的剖面結構
接著，使用圖3對實施方式的半導體記憶裝置1的剖面結構進行說明。圖3是表示實施方式的半導體記憶裝置的剖面結構的一例的剖面圖。圖3中示出包括一個區塊BLK中包含的五個串單元SU中的兩個串單元SU的剖面結構。
再者，於以下所參照的圖式中，X方向對應於字元線WL的延伸方向，Y方向對應於位元線BL的延伸方向，Z方向對應於相對於形成有半導體記憶裝置1的半導體基板的表面的鉛垂 方向。
記憶體胞元陣列10包括設置於半導體基板20的上方的導電體層21、導電體層22、導電體層24及導電體層25、多個導電體層23、以及多個記憶體柱MP(圖3中僅圖示出兩個)。再者，於以下的說明中，相對於半導體基板20，將設置記憶體胞元陣列10的方向設為上方向。另外，將其相反的方向設為下方向。
於半導體基板20上設置絕緣體層30。絕緣體層30例如包括對應於列解碼器模組15等的周邊電路PERI。
於絕緣體層30上積層導電體層21。導電體層21例如形成為沿著XY平面擴展的板狀。導電體層21被用作源極線SL。導電體層21包含導電材料，例如使用添加有雜質的N型半導體、或氮化鈦(TiN)、氮化鉭(TaN)、鋁(Al)、氮化鉭(TaN)與鉭(Ta)的積層膜、鈦(Ti)與氮化鈦(TiN)及鎢(W)的積層膜、氮化鈦(TiN)與矽化鎢(WSi)的積層膜等金屬材料。另外，導電體層21例如亦可為氮化鈦(TiN)與矽化鎢(WSi)及多晶矽的積層膜等半導體與金屬材料的積層結構。
於導電體層21上設置絕緣體層31。於絕緣體層31上積層導電體層22。導電體層22例如形成為沿著XY平面擴展的板狀。導電體層22被用作選擇閘極線SGS。導電體層22例如包含鎢(W)。
於導電體層22上設置絕緣體層32。於絕緣體層32上，八個導電體層23及八個絕緣體層33按照導電體層23、絕緣體層 33、…、導電體層23、絕緣體層33的順序積層。導電體層23例如形成為沿著XY平面擴展的板狀。經積層的八個導電體層23自導電體層21側起依次分別被用作字元線WL0~字元線WL7。導電體層23例如包含鎢(W)。
於最上層的絕緣體層33上，依次積層導電體層24及絕緣體層34。導電體層24例如形成為沿著XY平面擴展的板狀。經積層的導電體層24被用作選擇閘極線SGD。導電體層24例如包含鎢(W)。導電體層24例如藉由狹縫SHE針對各串單元SU而電性分離。
於導電體層24上設置絕緣體層34。於絕緣體層34之上設置導電體層25。導電體層25例如形成為沿Y方向延伸的線狀，作為位元線BL發揮功能。導電體層25例如包含銅(Cu)。
多個記憶體柱MP於導電體層25的下方沿著Z方向延伸設置，貫穿導電體層22及導電體層24、以及多個導電體層23。另外，記憶體柱MP各自的底部位於較絕緣體層31更靠下層處，且與導電體層21相接。
記憶體柱MP分別例如包括芯構件35、半導體膜36、穿隧絕緣膜37、電荷蓄積膜38、區塊絕緣膜39、及半導體部26。
芯構件35例如沿著Z方向延伸設置。芯構件35的上端包括於較導電體層24更靠上方的層中，芯構件35的下端包括於較導電體層22更靠下方的層中。芯構件35例如包含氧化矽(SiO2)。
半導體膜36以覆蓋芯構件35的側面及下表面的方式設置。半導體膜36的上端到達與芯構件35的上端的位置同等的位置。半導體膜36的下端與導電體層21相接。半導體膜36例如包含多晶矽。
穿隧絕緣膜37覆蓋半導體膜36的側面。穿隧絕緣膜37例如包含氧化矽(SiO2)。
電荷蓄積膜38覆蓋穿隧絕緣膜37的側面。電荷蓄積膜38例如包括能夠蓄積電荷的絕緣體。該絕緣體例如為氮化矽(SiN)。
區塊絕緣膜39覆蓋電荷蓄積膜38的側面。區塊絕緣膜39例如包含氧化矽(SiO2)。
半導體部26以與半導體膜36相接，且覆蓋芯構件35的上端的方式設置。於半導體部26的上端設置作為柱狀的接頭CV發揮功能的導電體層27。導電體層27的上端與導電體層25相接。
於以上所說明的記憶體柱MP的結構中，記憶體柱MP與導電體層22交叉的部分作為選擇電晶體ST2發揮功能。另外，記憶體柱MP與導電體層23交叉的部分作為記憶體胞元電晶體MT發揮功能。另外，記憶體柱MP與導電體層24交叉的部分作為選擇電晶體ST1發揮功能。另外，半導體膜36作為記憶體胞元電晶體MT0~記憶體胞元電晶體MT7、以及選擇電晶體ST1及選擇電晶體ST2各自的通道發揮功能。另外，電荷蓄積膜38作為記 憶體胞元電晶體MT的電荷蓄積層發揮功能。
1.1.5 列解碼器模組
接著，對周邊電路PERI中包括的列解碼器模組15的結構例進行說明。
1.1.5.1 整體結構
使用圖4對列解碼器模組15的整體結構進行說明。圖4是用於對實施方式的半導體記憶裝置的列解碼器模組、驅動器模組及記憶體胞元陣列的結構的一例進行說明的電路圖。
列解碼器模組15包括列解碼器RD0~列解碼器RDn。列解碼器RD0~列解碼器RDn用於選擇區塊BLK。列解碼器RD0~列解碼器RDn分別與區塊BLK0~區塊BLKn建立關聯。
各列解碼器RD例如包括區塊解碼器BD、以及傳輸電晶體TW0~傳輸電晶體TW7、傳輸電晶體TS及傳輸電晶體TD0~傳輸電晶體TD4。傳輸電晶體TW0~傳輸電晶體TW7、傳輸電晶體TS、以及傳輸電晶體TD0~傳輸電晶體TD4例如為高耐壓的N通道型金屬氧化物半導體場效應電晶體(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET)。傳輸電晶體TW0~傳輸電晶體TW7分別與字元線WL0~字元線WL7建立關聯。再者，於以下的說明中，於不對傳輸電晶體TW0~傳輸電晶體TW7進行區分的情況下，簡稱為傳輸電晶體TW。傳輸電晶體TS及傳輸電晶體TD0~傳輸電晶體TD4分別與選擇閘極線SGS及選擇閘極線SGD0~選擇閘極線SGD4建立關聯。 再者，於以下的說明中，於不對傳輸電晶體TD0~傳輸電晶體TD4進行區分的情況下，簡稱為傳輸電晶體TD。另外，所謂高耐壓的MOSFET，是閘極絕緣膜的物理膜厚為10nm以上的MOSFET。高耐壓的N通道型MOSFET的閘極-源極間的電壓例如可成為10V以上的電壓。
區塊解碼器BD對區塊位址BA進行解碼。區塊解碼器BD例如基於該解碼的結果，對傳輸閘極線BLKSEL施加「H(高(High))」位準的電壓及「L(低(Low))」位準的電壓。
傳輸電晶體TW0~傳輸電晶體TW7、傳輸電晶體TS、及傳輸電晶體TD0~傳輸電晶體TD4分別經由訊號線CG0~訊號線CG7、訊號線CGS、及訊號線CGD0~訊號線CGD4而將驅動器模組14與對應的區塊BLK加以連接。再者，於以下的說明中，於不對訊號線CG0~訊號線CG7、訊號線CGS、及訊號線CGD0~訊號線CGD4進行區分的情況下，簡稱為訊號線CG。
更具體而言，於各列解碼器RD中，傳輸電晶體TD的閘極與傳輸閘極線BLKSEL連接。各傳輸電晶體TD的第一端經由訊號線CGD0~訊號線CGD4中的對應的訊號線CG而與驅動器模組14連接。傳輸電晶體TD的第二端與選擇閘極線SGD0~選擇閘極線SGD4中的對應的選擇閘極線SGD連接。
傳輸電晶體TW各自的閘極與傳輸閘極線BLKSEL連接。各傳輸電晶體TW的第一端經由訊號線CG0~訊號線CG7中的對應的訊號線CG而與驅動器模組14連接。各傳輸電晶體TW 的第二端與字元線WL0~字元線WL7中的對應的字元線WL連接。
傳輸電晶體TS的閘極與傳輸閘極線BLKSEL連接。傳輸電晶體TS的第一端經由訊號線CGS而與驅動器模組14連接。傳輸電晶體TS的第二端與選擇閘極線SGS連接。
於對傳輸閘極線BLKSEL施加「H」位準的電壓的情況下，傳輸電晶體TW、傳輸電晶體TS及傳輸電晶體TD成為導通狀態。藉此，各訊號線CG0~CG7、CGS及CGD0~CGD4的電壓分別經由傳輸電晶體TW0~傳輸電晶體TW7、傳輸電晶體TS及傳輸電晶體TD0~傳輸電晶體TD4而傳輸至字元線WL0~字元線WL7、選擇閘極線SGS及選擇閘極線SGD0~選擇閘極線SGD4。於對傳輸閘極線BLKSEL施加「L」位準的電壓的情況下，傳輸電晶體TW、傳輸電晶體TS及傳輸電晶體TD成為關斷狀態。
1.1.5.2 區塊解碼器
使用圖5對各列解碼器RD中包括的區塊解碼器BD的結構進行說明。圖5是用於對實施方式的半導體記憶裝置中包括的區塊解碼器的結構的一例進行說明的電路圖。
如圖5所示，區塊解碼器BD包括邏輯電路LC、邏輯積電路AND、反相器INV1及反相器INV2、電晶體T1、電晶體T2、電晶體T3及電晶體T4。電晶體T1、電晶體T2及電晶體T4是N通道型MOSFET。電晶體T3是P通道型MOSFET。電晶體T2、電晶體T3及電晶體T4是閘極絕緣膜的物理膜厚較電晶體T1厚的 高耐壓的MOSFET。電晶體T2、電晶體T3、及電晶體T4各自的閘極絕緣膜的物理膜厚例如為10nm以上。另外，電晶體T2、電晶體T3、及電晶體T4各自的閘極-源極間電壓例如可成為10V以上的電壓。另一方面，電晶體T1的閘極絕緣膜的物理膜厚例如小於10nm。另外，電晶體T1的閘極-源極間電壓例如為低於10V的電壓。
自位址暫存器12向邏輯電路LC的第一端輸入區塊位址BA。對邏輯電路LC的第二端例如施加電源電壓VDD。邏輯電路LC藉由電源電壓VDD進行驅動。自邏輯電路LC的第三端輸出基於該區塊位址BA所得的訊號。於輸入至邏輯電路LC的區塊位址BA是被分配給與該邏輯電路LC對應的區塊BLK的區塊位址BA的情況下，自邏輯電路LC的第二端輸出「H」位準的訊號。於輸入至邏輯電路LC的區塊位址BA並非被分配給與該邏輯電路LC對應的區塊BLK的區塊位址BA的情況下，自邏輯電路LC的第二端輸出「L」位準的訊號。
邏輯積電路AND的第一端與邏輯電路LC的第三端連接。對邏輯積電路AND的第二端例如施加電源電壓VDD。邏輯積電路AND藉由電源電壓VDD進行驅動。自邏輯積電路AND的第三端輸出基於自邏輯電路LC的第三端輸出的訊號的邏輯積運算所得的訊號。
反相器INV1的第一端與邏輯積電路AND的第三端連接。對反相器INV1的第二端例如施加電源電壓VDD。反相器INV1 藉由電源電壓VDD進行驅動。反相器INV1的第三端與節點N1連接。自反相器INV1的第三端輸出自邏輯積電路AND的第三端輸出的訊號的反相訊號。
反相器INV2的第一端與節點N1連接。對反相器INV2的第二端例如施加電源電壓VDD。反相器INV2藉由電源電壓VDD進行驅動。自反相器INV2的第三端輸出自反相器INV1的第三端輸出的訊號的反相訊號。
電晶體T1的第一端與反相器INV2的第三端連接。對電晶體T1的閘極施加電源電壓VDD。電晶體T1的第二端與電晶體T2連接。
電晶體T2的第一端與電晶體T1的第二端連接。對電晶體T2的閘極施加電源電壓VDD。電晶體T2的第二端與傳輸閘極線BLKSEL連接。
電晶體T3的第一端與傳輸閘極線BLKSEL連接。電晶體T3的閘極與節點N1連接。電晶體T3的第二端與電晶體T3的背閘極一起連接於電晶體T4。
電晶體T4的第一端與電晶體T3的第二端、及電晶體T3的背閘極連接。電晶體T4的閘極與傳輸閘極線BLKSEL連接。電晶體T4的第二端與節點VRDEC連接。對節點VRDEC施加如下的高電壓，該高電壓被設定成藉由經由電晶體T3及電晶體T4而傳輸至傳輸閘極線BLKSEL，從而使傳輸電晶體TW、傳輸電晶體TS及傳輸電晶體TD分別能夠將供給至對應的訊號線CG的電 壓傳輸至字元線WL、選擇閘極線SGS、及選擇閘極線SGD。
藉由以上的結構，於選擇了對應的區塊BLK的情況下，區塊解碼器BD向傳輸閘極線BLKSEL輸出「H」位準的訊號。於未選擇對應的區塊BLK的情況下，區塊解碼器BD向傳輸閘極線BLKSEL輸出「L」位準的訊號。
1.1.5.3 列解碼器模組的平面結構
使用圖6對實施方式的半導體記憶裝置1的列解碼器模組15的平面結構進行說明。圖6是表示實施方式的半導體記憶裝置的列解碼器模組的平面結構的一例的平面圖。再者，於以下的說明中，亦將列解碼器RDi中包括的傳輸電晶體TW0~傳輸電晶體TW7、傳輸電晶體TS、及傳輸電晶體TD0~傳輸電晶體TD4、以及區塊解碼器BD分別稱為傳輸電晶體TW0_i~傳輸電晶體TW7_i、傳輸電晶體TS_i、及傳輸電晶體TD0_i~傳輸電晶體TD4_i、以及區塊解碼器BD_i。i是0以上且n以下的整數。
列解碼器模組15設置於半導體基板20上。
於半導體基板20設置N型井區域40。N型井區域40是包含N型雜質的區域。N型井區域40例如設置於矩形形狀的區域中。
於N型井區域40設置P型井區域41。P型井區域41是包含P型雜質的區域。P型井區域41例如設置於矩形形狀的區域中。
列解碼器RD(2j)與列解碼器RD(2j+1)一組例如設 置於矩形形狀的區域中。j是0以上且(n-1)/2以下的整數。
列解碼器RD0與列解碼器RD1一組、列解碼器RD2與列解碼器RD3一組、列解碼器RD4與列解碼器RD5一組、…例如沿著Y方向依次排列。
於列解碼器RD(2j)與RD(2j+1)一組中，傳輸電晶體TS_(2j)及傳輸電晶體TS_(2j+1)、傳輸電晶體TW0_(2j)及傳輸電晶體TW0_(2j+1)、…、傳輸電晶體TW7_(2j)及傳輸電晶體TW7_(2j+1)、傳輸電晶體TD0_(2j)及傳輸電晶體TD0_(2j+1)…、以及傳輸電晶體TD4_(2j)及傳輸電晶體TD4_(2j+1)分別例如設置於P型井區域41中。
於列解碼器RD(2j)與列解碼器RD(2j+1)一組中，區塊解碼器BD_(2j)及區塊解碼器BD_(2j+1)例如設置於N型井區域40的外側。
再者，多個傳輸電晶體TW_(2j)與TW_(2j+1)一組、TS_(2j)與TS_(2j+1)一組、以及TD_(2j)與TD_(2j+1)一組例如分別沿X方向及Y方向排列且呈矩陣狀設置。
1.1.5.4 傳輸電晶體
對實施方式的半導體記憶裝置1中包括的傳輸電晶體TW、傳輸電晶體TS、及傳輸電晶體TD的結構進行說明。
(平面結構)
使用圖7對傳輸電晶體TW、傳輸電晶體TS及傳輸電晶體TD的平面結構進行說明。圖7是表示實施方式的半導體記憶裝置 所包括的傳輸電晶體的平面結構的一例的平面圖。於圖7所示的例子中，主要示出包括圖6所示的結構中的傳輸電晶體TW0_0、及傳輸電晶體TW0_1的平面結構。於圖7中一併圖示出傳輸電晶體TW1_0的部分、傳輸電晶體TW1_1的部分、傳輸電晶體TW0_2的部分、及傳輸電晶體TW1_2的部分。傳輸電晶體TW_(2j)與傳輸電晶體TW_(2j+1)一組的結構、傳輸電晶體TS_(2j)與傳輸電晶體TS_(2j+1)一組的結構、以及傳輸電晶體TD_(2j)與傳輸電晶體TD_(2j+1)一組的結構具有實質上相互同等的結構。以下主要說明傳輸電晶體TW0_0、及傳輸電晶體TW0_1的結構。
P型井區域41例如被作為元件分離區域發揮功能的絕緣體層50電性分割成P型井區域41A及P型井區域41B。於俯視時，絕緣體層50包圍P型井區域41B。P型井區域41B是圖7中由一點鏈線包圍的區域。再者，P型井區域41A於未圖示的區域中設置於由絕緣體層50包圍的區域的外側。另外，絕緣體層50例如以將呈矩陣狀排列的多個傳輸電晶體TW、TS、TD一組分離的方式呈網格狀設置。
於P型井區域41B中，傳輸電晶體TW0_0及傳輸電晶體TW0_1以沿著Y方向依次排列的方式設置。再者，於以下的說明中，將設置傳輸電晶體TW0_0及傳輸電晶體TW0_1中的傳輸電晶體TW0_0的端設為一端。另外，將設置傳輸電晶體TW0_0及傳輸電晶體TW0_1中的傳輸電晶體TW0_1的端設為另一端。
N-雜質擴散區域42、N-雜質擴散區域43、及N-雜質擴 散區域44沿Y方向依次相互分開地設置於P型井區域41B中。N-雜質擴散區域42、N-雜質擴散區域43、及N-雜質擴散區域44是磷(P)或砷(As)等的N型雜質擴散區域。
於N-雜質擴散區域42設置電極201。於N-雜質擴散區域43設置電極202。於N-雜質擴散區域44設置電極203。設置電極201、電極202、及電極203的區域是圖7中由虛線包圍的區域。
電極201作為傳輸電晶體TW0_0的第一端發揮功能。電極203作為傳輸電晶體TW0_1的第一端發揮功能。電極202作為傳輸電晶體TW0_0的第二端及傳輸電晶體TW0_1的第二端發揮功能。如此，傳輸電晶體TW0_0及傳輸電晶體TW0_1共用電極202。
於電極201上連接接頭61。接頭61與區塊BLK0的字元線WL0連接。於電極202上連接接頭62。接頭62與訊號線CG0連接。於電極203上連接接頭63。接頭63與區塊BLK1的字元線WL0連接。再者，於圖7所示的例子中，示出了設置於各電極201、202、及203的接頭的數量為一個的情況，但並不限於此。設置於各電極201、202、及203的接頭的數量可為兩個以上。
兩個電極101及102隔著閘極絕緣膜而自沿著Y方向的一端側朝向另一端側依次設置於P型井區域41B的上方。
電極101作為傳輸電晶體TW0_0的閘極發揮功能。電極101包括第一部分、第二部分、及第三部分。電極101的第一部分是與接頭62沿Y方向排列的矩形形狀的部分。電極101的第 一部分具有以包圍接頭61的方式開口的開口部。該開口部對應於設置電極201的區域。電極101的第二部分及第三部分分別是於電極101的第一部分的另一端側與電極101的第一部分連接的矩形形狀的部分。電極101的第二部分及第三部分沿X方向夾持電極202的至少一部分，且沿著X方向相互分開地設置。再者，於電極101的外周的側面、及電極101的與開口部對應的內周的側面設置圖7中未圖示的側壁。
電極102作為傳輸電晶體TW0_1的閘極發揮功能。電極102包括第一部分、第二部分、及第三部分。電極102的第一部分是以與接頭62沿Y方向排列且與電極101的第一部分一起沿Y方向夾持接頭62的方式設置的矩形形狀的部分。電極102的第一部分具有以包圍接頭63的方式開口的開口部。該開口部對應於設置電極203的區域。電極102的第二部分及第三部分分別是於電極102的第一部分的一端側與電極102的第一部分連接的矩形形狀的部分。電極102的第二部分及第三部分沿X方向夾持電極202的至少一部分，且沿著X方向相互分開地設置。再者，於電極102的外周的側面、及電極102的與開口部對應的內周的側面設置圖7中未圖示的側壁。
藉由以上所述的電極101及電極102的結構，於俯視時，電極101的第一部分、第二部分、及第三部分、以及電極102的第一部分、第二部分、及第三部分設置於電極202的周圍。
於電極101上設置用於對電極101施加電壓的接頭64。 接頭64與區塊BLK0的傳輸閘極線BLKSEL連接。於電極102上設置用於對電極102施加電壓的接頭65。接頭65與區塊BLK1的傳輸閘極線BLKSEL連接。再者，於圖7所示的例子中，示出了設置於各電極101及102的接頭的數量為一個的情況，但並不限於此。設置於各電極101及102的接頭的數量可為兩個以上。
再者，通常，於進行寫入動作、讀出動作、及抹除動作等各種動作時，對電極101及電極102施加接地電壓VSS(0V)以上的電壓。
於設置絕緣體層50的區域中，屏蔽導電體層400例如以包圍P型井區域41B的方式設置於絕緣體層50上。屏蔽導電體層400例如包含多晶矽。屏蔽導電體層400亦可與絕緣體層50同樣地呈網格狀設置。於屏蔽導電體層400的內周及外周的側面設置圖7中未圖示的側壁。
再者，屏蔽導電體層400被設為施加了接地電壓VSS的狀態、浮動狀態、或與P型井區域41B為相同電位的狀態。屏蔽導電體層400抑制各種動作時於傳輸電晶體間產生漏電流。
(剖面結構)
使用圖8對傳輸電晶體TW0_0及傳輸電晶體TW0_1的剖面結構進行說明。圖8是表示實施方式的半導體記憶裝置所包括的傳輸電晶體的剖面結構的一例的、沿著圖7的VIII-VIII線的剖面圖。以下，對圖8所示的剖面中的傳輸電晶體的結構進行說明。
絕緣體層50的上端設置於較P型井區域41的上端更靠 上方的位置。絕緣體層50的下端設置於較N型井區域40的下端更靠上方的位置且為較P型井區域41的下端更靠下方的位置。
N-雜質擴散區域42、N-雜質擴散區域43、及N-雜質擴散區域44各自的下端設置於較P型井區域41B的下端更靠上方的位置。
電極201包括N+雜質擴散區域211及導電體層221。N+雜質擴散區域211的下端設置於較N-雜質擴散區域42的下端更靠上方的位置。N+雜質擴散區域211是以較N-雜質擴散區域42高的濃度包含磷(P)或砷(As)等N型雜質的雜質擴散區域。導電體層221設置於N+雜質擴散區域211的上表面上。導電體層221的上端例如較N-雜質擴散區域42的上端高。導電體層221例如包含矽化鎳(NiSi)、矽化鎳鉑(NiPtSi)、及矽化鈷(CoSi)。
電極202包括N+雜質擴散區域212及導電體層222。N+雜質擴散區域212的下端設置於較N-雜質擴散區域43的下端更靠上方的位置。N+雜質擴散區域212是以較N-雜質擴散區域43高的濃度包含磷(P)或砷(As)等N型雜質的雜質擴散區域。導電體層222設置於N+雜質擴散區域212的上表面上。導電體層222的上端例如較N-雜質擴散區域43的上端高。導電體層222設置於N+雜質擴散區域212的上表面上。導電體層222例如包含矽化鎳(NiSi)、矽化鎳鉑(NiPtSi)、及矽化鈷(CoSi)。
電極203包括N+雜質擴散區域213及導電體層223。N+雜質擴散區域213的下端設置於較N-雜質擴散區域44的下端更靠 上方的位置。N+雜質擴散區域213是以較N-雜質擴散區域44高的濃度包含磷(P)或砷(As)等N型雜質的雜質擴散區域。導電體層223設置於N+雜質擴散區域213的上表面上。導電體層223的上端例如較N-雜質擴散區域44的上端高。導電體層223設置於N+雜質擴散區域213的上表面上。導電體層223例如包含矽化鎳(NiSi)、矽化鎳鉑(NiPtSi)、及矽化鈷(CoSi)。
於P型井區域41B中的除電極201、電極202、及電極203以外的區域的上表面上，設置閘極絕緣膜51。閘極絕緣膜51的上端設置於較絕緣體層50的上端更靠下方的位置。
電極101包括導電體層111及導電體層121。導電體層111的上端設置於較絕緣體層50的上端更靠上方的位置。導電體層111設置於在較電極202更靠一端側處設置的閘極絕緣膜51的部分的上表面上、以及在較P型井區域41B更靠一端側處設置的絕緣體層50的部分中的另一端側的部分的上表面上。導電體層121設置於導電體層111的上表面上。導電體層111例如包含多晶矽。導電體層121例如包含矽化鎳(NiSi)、矽化鎳鉑(NiPtSi)、及矽化鈷(CoSi)。
電極102包括導電體層112及導電體層122。導電體層112的上端設置於較絕緣體層50的上端更靠上方的位置。導電體層112設置於在較電極202更靠另一端側處設置的閘極絕緣膜51的部分的上表面上、以及在較P型井區域41B更靠另一端側處設置的絕緣體層50的部分中的一端側的部分的上表面上。導電體層 122設置於導電體層112的上表面上。導電體層112例如包含多晶矽。導電體層122例如包含矽化鎳(NiSi)、矽化鎳鉑(NiPtSi)、及矽化鈷(CoSi)。屏蔽導電體層400包括導電體層410及導電體層420。導電體層410設置於在較P型井區域41B更靠一端側處設置的絕緣體層50的部分的上表面上、以及在較P型井區域41B更靠另一端側處設置的絕緣體層50的部分的上表面上。導電體層420設置於導電體層410的上表面上。導電體層410例如包含多晶矽。導電體層420例如包含矽化鎳(NiSi)、矽化鎳鉑(NiPtSi)、及矽化鈷(CoSi)。
於電極101及電極102各自的側面設置側壁52_1、側壁52_2、側壁52_3、及側壁52_4。再者，於以下的說明中，於不對側壁52_1、側壁52_2、側壁52_3、及側壁52_4進行區分的情況下，簡稱為側壁52。側壁52的上端位於電極101及電極102的上端以下的高度處。
側壁52_1包括第一部分及第二部分。側壁52_1的第一部分以於Y方向上與設置於較電極201更靠一端側處的電極101的部分的一端相接的方式，設置於絕緣體層50的上表面上。另外，側壁52_1的第二部分以於Y方向上與設置於較電極201更靠另一端側處的電極101的部分的另一端相接的方式，設置於閘極絕緣膜51的上表面上。側壁52_1的第二部分以沿著Y方向與電極202相鄰的方式設置。
側壁52_2包括第一部分及第二部分。側壁52_2的第一 部分以於Y方向上與設置於較電極201更靠一端側處的電極101的部分的另一端相接的方式，設置於閘極絕緣膜51的上表面上。另外，側壁52_2的第二部分以於Y方向上與設置於較電極201更靠另一端側處的電極101的部分的一端相接的方式，設置於閘極絕緣膜51的上表面上。側壁52_2的第一部分、及側壁52_2的第二部分以沿著Y方向與電極201相鄰的方式設置。
側壁52_3包括第一部分及第二部分。側壁52_3的第一部分以於Y方向上與設置於較電極203更靠另一端側處的電極102的部分的另一端相接的方式，設置於絕緣體層50的上表面上。另外，側壁52_3的第二部分以於Y方向上與設置於較電極203更靠一端側處的電極102的部分的一端相接的方式，設置於閘極絕緣膜51的上表面上。側壁52_3的第二部分以沿著Y方向與電極202相鄰的方式設置。
側壁52_4包括第一部分及第二部分。側壁52_4的第一部分以於Y方向上與設置於較電極203更靠一端側處的電極102的部分的另一端相接的方式，設置於閘極絕緣膜51的上表面上。另外，側壁52_4的第二部分以於Y方向上與設置於較電極203更靠另一端側處的電極102的部分的一端相接的方式，設置於閘極絕緣膜51的上表面上。側壁52_4的第一部分、及側壁52_4的第二部分以沿著Y方向與電極203相鄰的方式設置。
於屏蔽導電體層400的側面設置側壁53_1及側壁53_2。再者，於於以下的說明中，於不對側壁53_1及側壁53_2 進行區分的情況下，簡稱為側壁53。側壁53的上端位於屏蔽導電體層400的上端以下的高度處。
側壁53_1包括第一部分及第二部分。側壁53_1的第一部分以於Y方向上與設置於較P型井區域41B更靠一端側處的屏蔽導電體層400的部分的另一端相接的方式，設置於絕緣體層50的上表面上。側壁53_1的第一部分以沿著Y方向與側壁52_1的第一部分相鄰的方式設置。另外，側壁53_1的第二部分以於Y方向上與設置於較P型井區域41B更靠另一端側處的屏蔽導電體層400的部分的一端相接的方式，設置於絕緣體層50的上表面上。側壁53_1的第二部分以沿著Y方向與側壁52_3的第一部分相鄰的方式設置。
側壁53_2包括第一部分及第二部分。側壁53_2的第一部分以於Y方向上與設置於較P型井區域41B更靠一端側處的屏蔽導電體層400的部分的一端相接的方式，設置於絕緣體層50的上表面上。另外，側壁53_2的第二部分以於Y方向上與設置於較P型井區域41B更靠另一端側處的屏蔽導電體層400的部分的另一端相接的方式，設置於絕緣體層50的上表面上。再者，例如，側壁53_2的第二部分於未圖示的區域中以沿著Y方向與設置於傳輸電晶體TW0_2及傳輸電晶體TW0_3的側壁相鄰的方式設置。
於電極101及電極102的上方設置多個導電體層66。多個導電體層66分別例如與多個區塊BLK各自的選擇閘極線SGS及選擇閘極線SGD0~選擇閘極線SGD4、多個區塊BLK各自的字 元線WL0~字元線WL7、多個列解碼器RD各自的傳輸閘極線BLKSEL、以及訊號線CGS、訊號線CG0~訊號線CG7、及訊號線CGD0~訊號線CGD4等中的對應的配線連接。多個導電體層66分別於未圖示的區域中，例如呈沿著X方向延伸的線狀設置。
接頭61的下端與導電體層221相接。接頭61的上端經由多個導電體層66中的對應的導電體層66而與區塊BLK0的字元線WL0連接。
接頭62的下端與導電體層222相接。接頭62的上端經由多個導電體層66中的對應的導電體層66而與訊號線CG0連接。
接頭63的下端與導電體層223相接。接頭63的上端經由多個導電體層66中的對應的導電體層66而與區塊BLK1的字元線WL0連接。
接頭64的下端與導電體層121相接。接頭64的上端經由多個導電體層66中的對應的導電體層66而與區塊BLK0的傳輸閘極線BLKSEL連接。
接頭65的下端與導電體層122相接。接頭65的上端經由多個導電體層66中的對應的導電體層66而與區塊BLK1的傳輸閘極線BLKSEL連接。
使用圖9對傳輸電晶體TW0_0及傳輸電晶體TW0_1的剖面結構進一步進行說明。圖9是表示實施方式的半導體記憶裝置所包括的傳輸電晶體的剖面結構的一例的、沿著圖7的IX-IX線的剖面圖。以下對圖9所示的剖面中的傳輸電晶體的結構進行 說明。
閘極絕緣膜51於被絕緣體層50夾持的整個區域中設置於P型井區域41B上。
導電體層111設置於閘極絕緣膜51的一端側的部分的上表面上、以及P型井區域41B的一端側處設置的絕緣體層50的部分中的另一端側的部分的上表面上。導電體層112設置於閘極絕緣膜51的另一端側的部分的上表面上、以及P型井區域41B的另一端側處設置的絕緣體層50的部分中的一端側的部分的上表面上。
於圖9所示的剖面中，側壁52_1的第二部分以於Y方向上與導電體層111的另一端相接的方式設置。側壁52_3的第二部分以於Y方向上與導電體層112的一端相接的方式設置。側壁52_1的第二部分、及側壁52_3的第一部分以沿著Y方向相互相接的方式設置。
1.2 傳輸電晶體的製造方法
圖10是用於對實施方式的半導體記憶裝置的製造方法的一例進行說明的流程圖。圖11~圖22是表示實施方式的半導體記憶裝置1所包括的傳輸電晶體TW的製造中途的結構的一例的平面圖或剖面圖。圖11、圖13、圖15、圖18、圖21、及圖23所示的平面圖表示與圖7對應的平面結構。圖12、圖14、圖16、圖19、圖22、及圖24所示的剖面圖表示與圖8對應的剖面結構。圖17及圖20所示的剖面圖表示與圖9對應的剖面結構。以下，適宜參 照圖10，主要對與實施方式的傳輸電晶體TW0_0及傳輸電晶體TW0_1的形成相關的製造方法的一例進行說明。
如圖10所示，於實施方式的半導體記憶裝置1的製造方法中，依次執行S10~S17的處理。
首先，於半導體基板20形成N型井區域40(S10)。
然後，於N型井區域40形成P型井區域41(S11)。
而後，於P型井區域41形成N-雜質擴散區域42、N-雜質擴散區域43、及N-雜質擴散區域44(S12)。
更具體而言，於半導體基板20上形成抗蝕劑材70。如圖11所示，抗蝕劑材70中的形成N-雜質擴散區域42、N-雜質擴散區域43、及N-雜質擴散區域44的預定區域上所形成的部分例如藉由光微影而去除，從而使該經去除的區域的P型井區域41露出。然後，如圖12所示，對露出的P型井區域41選擇性地離子注入N型雜質，從而形成N-雜質擴散區域42、N-雜質擴散區域43、及N-雜質擴散區域44。於形成N-雜質擴散區域42、N-雜質擴散區域43、及N-雜質擴散區域44之後，去除抗蝕劑材70。
接著，形成作為元件分離區域發揮功能的絕緣體層50(S13)。
更具體而言，首先，於半導體基板20的上表面上依次積層閘極絕緣膜51、以及與導電體層111及導電體層112對應的導電體層。然後，於與絕緣體層50對應的區域形成孔。藉由形成該孔，將P型井區域41分離為P型井區域41A及P型井區域41B。 然後，如圖13所示，藉由孔內的埋入處理及平坦化處理而形成絕緣體層50。於俯視時，與導電體層111及導電體層112對應的導電體層110於被絕緣體層50分離的區域的內側露出。本步驟中的平坦化處理例如是化學機械研磨(Chemical Mechanical Polishing，CMP)。其後，如圖14所示，於導電體層110上、以及絕緣體層50上積層導電體層。即，執行導電體層110的厚膜化處理。藉此，絕緣體層50被該經厚膜化處理的導電體層填埋。
而後，形成與閘極對應的結構(S14)。即，形成與電極101對應的導電體層111、以及與電極102對應的導電體層112。另外，形成與屏蔽導電體層400對應的導電體層410。
更具體而言，於導電體層經厚膜化處理的結構體上積層抗蝕劑材71。然後，如圖15所示，抗蝕劑材71中的設置電極101及電極102各自的開口部的預定區域、被電極101及電極102於Y方向上夾持的預定區域、被屏蔽導電體層400與電極101及電極102於X方向及Y方向上夾持的預定區域、以及較設置屏蔽導電體層400的預定區域更靠外側的區域例如藉由光微影而去除，從而使如上所述般進行了厚膜化處理的導電體層110露出。而後，藉由使用了利用光微影形成的抗蝕劑材71的圖案的各向異性蝕刻，而去除導電體層110的部分。本步驟中的各向異性蝕刻例如是反應離子蝕刻(Reactive Ion Etching，RIE)。藉此，如圖16及圖17所示，導電體層110被分離為導電體層111、導電體層112、及導電體層410。於去除導電體層110的部分之後，去除抗蝕劑材 71。
接著，於導電體層111及導電體層112的側面形成側壁52及側壁53(S15)。另外，藉由使用了抗蝕劑材的圖案的各向異性蝕刻，將於形成側壁52及側壁53之後的結構體中露出至表面的閘極絕緣膜51的部分去除。藉此，如圖18所示，於導電體層111的外側的側壁、導電體層111的開口部的側壁、導電體層112的外側的側壁、導電體層112的開口部的側壁、包圍各P型井區域41B的導電體層410的內側的側壁、以及導電體層410的外側的側壁分別形成側壁52_1、側壁52_2、側壁52_3、側壁52_4、側壁53_1、及側壁53_2。另外，形成如圖19及圖20所示般的結構體的剖面結構。
然後，於N-雜質擴散區域42、N-雜質擴散區域43、及N-雜質擴散區域44分別形成N+雜質擴散區域211、N+雜質擴散區域212、及N+雜質擴散區域213(S16)。
更具體而言，於去除閘極絕緣膜51的部分之後的結構體上形成抗蝕劑材72。如圖21所示，抗蝕劑材72中的形成電極201、電極202、及電極203的預定區域上所形成的部分例如藉由光微影而去除，從而使該經去除的區域的N-雜質擴散區域42、N-雜質擴散區域43、及N-雜質擴散區域44露出。然後，如圖22所示，對露出的N-雜質擴散區域42、N-雜質擴散區域43、及N-雜質擴散區域44選擇性地離子注入N型雜質，從而形成N+雜質擴散區域211、N+雜質擴散區域212、及N+雜質擴散區域213。於形成 N+雜質擴散區域211、N+雜質擴散區域212、及N+雜質擴散區域213之後，去除抗蝕劑材72。
而後，執行自對準矽化物形成處理(S17)。藉由該處理，如圖23所示，形成電極101、電極102、電極201、電極202、及電極203、以及屏蔽導電體層400。
更具體而言，於形成N+雜質擴散區域211、N+雜質擴散區域212、及N+雜質擴散區域213之後的結構體上積層金屬膜。該金屬膜例如是包含鎳(Ni)、鎳鉑(NiPt)、及鈷(Co)的膜。然後，藉由使用了抗蝕劑材的圖案的各向異性蝕刻，將金屬膜中的俯視時積層於設置傳輸電晶體TW、傳輸電晶體TS、及傳輸電晶體TD的預定區域的外側的部分去除。本步驟中的各向異性蝕刻例如是RIE。而後，藉由形成有金屬膜的結構體的熱處理，使導電體層111、導電體層112、及導電體層410、以及N+雜質擴散區域211、N+雜質擴散區域212、及N+雜質擴散區域213的各者中包含的矽、與金屬膜中包含的金屬元素進行反應。藉由該處理，於導電體層111、導電體層112、及導電體層410、以及N+雜質擴散區域211、N+雜質擴散區域212、及N+雜質擴散區域213各自的上表面上形成矽化物(導電體層121、導電體層122、導電體層420、導電體層221、導電體層222、及導電體層223)。另外，於形成導電體層121、導電體層122、導電體層420、導電體層221、導電體層222、及導電體層223之後，去除未反應的金屬膜。藉由此種自對準矽化物形成處理，如圖24所示，於導電體層111、導 電體層112、及導電體層410、以及N+雜質擴散區域211、N+雜質擴散區域212、及N+雜質擴散區域213各自的上表面上形成導電體層121、導電體層122、導電體層420、導電體層221、導電體層222、及導電體層223。
接著，形成接頭61~接頭65。
藉由以上步驟，形成傳輸電晶體TW0_0及傳輸電晶體TW0_1。
1.3 實施方式的效果
根據實施方式，可抑制半導體記憶裝置的可靠性的降低。以下對實施方式的效果進行說明。
於實施方式的半導體記憶裝置1中，於P型井區域41B設置沿著Y方向依次相互分開地排列的N-雜質擴散區域42、N-雜質擴散區域43、及N-雜質擴散區域44。於N-雜質擴散區域42、N-雜質擴散區域43、及N-雜質擴散區域44分別設置電極201、電極202、及電極203。電極201作為傳輸電晶體TW0_0的第一端發揮功能。電極203作為傳輸電晶體TW0_1的第一端發揮功能。電極202作為傳輸電晶體TW0_0的第二端及傳輸電晶體TW0_1的第二端發揮功能。電極201經由接頭61而與對應於傳輸電晶體TW0_0的區塊BLK的字元線WL0連接。電極202經由接頭62而與訊號線CG0連接。電極203經由接頭63而與對應於傳輸電晶體TW0_1的區塊BLK的字元線WL0連接。於P型井區域41B的上方設置電極101及電極102，所述電極101具有包圍接頭61的開 口部，且作為傳輸電晶體TW0_0的閘極發揮功能，所述電極102具有包圍接頭63的開口部，且作為傳輸電晶體TW0_1的閘極發揮功能。藉由此種電極101及電極102的結構，可抑制由設置於傳輸電晶體TW0_0及傳輸電晶體TW0_1的上方的各導電體層66的電位變化引起的傳輸電晶體TW0_0及傳輸電晶體TW0_1的特性變化。因此，可抑制半導體記憶裝置1的可靠性的降低。
補充而言，於作為閘極發揮功能的導電體層僅設置於相鄰的N-雜質擴散區域之間的情況下，例如N-雜質擴散區域的電阻值受到設置於電晶體的上方的導電體層(配線)的電壓變化的影響。關於此種影響，尤其於N-雜質擴散區域的電阻值比較高的高耐壓的電晶體中，就耐壓、可靠性的觀點而言，有時無法忽視而欠佳。作為抑制此種N-雜質擴散區域的電阻值的變化的方法，已知有以可忽視該影響的程度將配線設置於相對於N-雜質擴散區域而言高的位置的方法。然而，於使用該方法的情況下，因接頭的縱橫比變大，而有可能難以形成接頭，而且半導體記憶裝置的特性有可能降低。
根據實施方式的半導體記憶裝置1，電極101以包圍接頭61的方式設置。另外，電極102以包圍接頭63的方式設置。藉由此種電極101及電極102的結構，電極101及電極102可整體地覆蓋N-雜質擴散區域42、N-雜質擴散區域43、及N-雜質擴散區域44各自的上表面。另外，於進行寫入動作、讀出動作、及抹除動作等各種動作時，對電極101及電極102分別施加接地電壓 VSS以上的電壓。因此，電極101及電極102可遮蔽由導電體層66形成的電場。因此，於進行寫入動作、讀出動作、及抹除動作等各種動作時，可抑制由導電體層66的電壓變化引起的N-雜質擴散區域42、N-雜質擴散區域43、及N-雜質擴散區域44的電阻值變化。因此，可於抑制接頭的縱橫比變大的同時，抑制由各導電體層66的電位變化引起的傳輸電晶體TW0_0及傳輸電晶體TW0_1的可靠性降低。
另外，根據實施方式，傳輸電晶體TW0_0及傳輸電晶體TW0_1共用電極202。藉由此種結構，可抑制傳輸電晶體TW0_0及傳輸電晶體TW0_1於半導體基板20中所佔的面積的增加。因此，可抑制半導體記憶裝置1的尺寸的增加。
2.變形例
再者，所述實施方式能夠進行各種變形。
以下，對變形例的半導體記憶裝置進行說明。以下，對於變形例的半導體記憶裝置的結構及製造方法，以與實施方式的半導體記憶裝置1不同的方面為中心進行說明。根據變形例的半導體記憶裝置，亦起到與實施方式同樣的效果。
2.1 第一變形例
於所述實施方式中，示出了於P型井區域41B中在閘極絕緣膜51上設置電極101及電極102的情況，但並不限於此。於閘極絕緣膜51上除設置電極101及電極102以外，亦可設置與電極101及電極102不同的導電體層。
於以下的說明中，對於第一變形例的傳輸電晶體的結構，主要說明與實施方式的結構不同的結構。再者，第一變形例的傳輸電晶體的製造方法與實施方式的傳輸電晶體的製造方法實質上同等，因此省略其說明。
使用圖25對第一變形例的傳輸電晶體TW0_0及傳輸電晶體TW0_1的平面結構進行說明。圖25是表示第一變形例的半導體記憶裝置所包括的傳輸電晶體的平面結構的一例的平面圖。
於P型井區域41B的上方，除設置電極101及電極102以外，亦隔著圖25中未圖示的閘極絕緣膜51而設置導電體層103。導電體層103沿著Y方向被電極101及電極102夾持而設置。導電體層103具有以包圍接頭62的方式開口的開口部。該開口部對應於設置電極202的區域。再者，於導電體層103的外周及導電體層103的與開口部對應的內周設置圖25中未圖示的側壁。
使用圖26對第一變形例的傳輸電晶體TW0_0及傳輸電晶體TW0_1的剖面結構進行說明。圖26是表示第一變形例的半導體記憶裝置所包括的傳輸電晶體的剖面結構的一例的、沿著圖25的XXVI-XXVI線的剖面圖。以下對圖26所示的剖面中的傳輸電晶體的結構進行說明。
導電體層103包括導電體層113及導電體層123。導電體層113的上端設置於較絕緣體層50的上端更靠上方的位置。導電體層113設置於電極201與電極202之間的閘極絕緣膜51中的較電極101更靠另一端側的部分的上表面上、以及電極202與電 極203之間的閘極絕緣膜51中的較電極102更靠一端側的部分的上表面上。導電體層123設置於導電體層113的上表面上。導電體層113例如包含多晶矽。導電體層123例如包含矽化鎳(NiSi)、矽化鎳鉑(NiPtSi)、及矽化鈷(CoSi)。
於導電體層103的側面設置側壁52_5及側壁52_6。側壁52_5及側壁52_6各自的上端位於導電體層103的上端以下的高度處。
側壁52_5包括第一部分及第二部分。側壁52_5的第一部分以於Y方向上與設置於較電極202更靠一端側處的導電體層103的部分的一端相接的方式，設置於閘極絕緣膜51的上表面上。另外，側壁52_5的第二部分以於Y方向上與設置於較電極202更靠另一端側處的導電體層103的部分的另一端相接的方式，設置於閘極絕緣膜51的上表面上。側壁52_5的第一部分以沿著Y方向與側壁52_1的第二部分相鄰地相接的方式設置。側壁52_5的第二部分以沿著Y方向與側壁52_3的第一部分相鄰地相接的方式設置。
側壁52_6包括第一部分及第二部分。側壁52_6的第一部分以於Y方向上與設置於較電極202更靠一端側處的導電體層103的部分的另一端相接的方式，設置於閘極絕緣膜51的上表面上。另外，側壁52_6的第二部分以於Y方向上與設置於較電極202更靠另一端側處的導電體層103的部分的一端相接的方式，設置於閘極絕緣膜51的上表面上。側壁52_6的第一部分、及側壁 52_6的第二部分以沿著Y方向與電極202相鄰的方式設置。
於圖25中，接頭不與導電體層103連接，導電體層103電性浮動。然而，接頭亦可與導電體層103連接，例如被施加接地電壓VSS(0V)。
藉由如上所述的傳輸電晶體的結構，亦起到與實施方式同等的效果。
另外，由於電極101與導電體層103之間的區域、以及電極102與導電體層103之間的區域分別為直線形狀，因此例如當在相當於實施方式的S14的步驟中形成導電體層111、導電體層112、導電體層113、及導電體層410時，可抑制加工的難易度變高。另外，由於電極202以於俯視時被導電體層103包圍的方式設置，因此可抑制在相當於實施方式的S16的步驟中形成N+雜質擴散區域211、N+雜質擴散區域212、及N+雜質擴散區域213時的加工的難易度變高。
2.2 第二變形例
於所述實施方式及第一變形例中，示出了與傳輸電晶體的第一端連接的接頭、及與傳輸電晶體的第二端連接的接頭分別經由矽化物而與N+雜質擴散區域連接的情況，但並不限於此。例如，與傳輸電晶體的第一端連接的接頭、及與傳輸電晶體的第二端連接的接頭亦可分別直接與N+雜質擴散區域連接。
於以下的說明中，對於第二變形例的傳輸電晶體TW0_0及傳輸電晶體TW0_1的結構及製造方法，主要說明與實施方式的 傳輸電晶體TW0_0及傳輸電晶體TW0_1的結構及製造方法不同的方面。
2.2.1 結構
使用圖27對第二變形例的傳輸電晶體TW0_0及傳輸電晶體TW0_1的平面結構進行說明。圖27是表示第二變形例的半導體記憶裝置所包括的傳輸電晶體的平面結構的一例的平面圖。
於第二變形例中，N+雜質擴散區域211、N+雜質擴散區域212、及N+雜質擴散區域213分別作為電極發揮功能。更具體而言，N+雜質擴散區域211作為傳輸電晶體TW0_0的第一端發揮功能。N+雜質擴散區域213作為傳輸電晶體TW0_1的第一端發揮功能。N+雜質擴散區域212作為傳輸電晶體TW0_0的第二端及傳輸電晶體TW0_1的第二端發揮功能。
接頭61與N+雜質擴散區域211的上表面相接。接頭62與N+雜質擴散區域212的上表面相接。接頭63與N+雜質擴散區域213的上表面相接。
電極101具有包括與N+雜質擴散區域211對應的開口部的矩形形狀。另外，電極102具有包括與N+雜質擴散區域213對應的開口部的矩形形狀。電極101及電極102以於Y方向上夾持N+雜質擴散區域212的方式設置。
使用圖28對第二變形例的傳輸電晶體TW0_0及傳輸電晶體TW0_1的剖面結構進行說明。圖28是表示第二變形例的半導體記憶裝置所包括的傳輸電晶體的剖面結構的一例的、沿著圖 27的XXVIII-XXVIII線的剖面圖。以下，對圖28所示的剖面中的傳輸電晶體的結構進行說明。
電極101包括導電體層111及導電體層131、以及絕緣體層91。導電體層111的上端例如位於與絕緣體層50的上端同等的高度處。導電體層111設置於在較N+雜質擴散區域212更靠一端側處設置的閘極絕緣膜51的部分的上表面上。導電體層131設置於導電體層111的上表面上、以及在較P型井區域41B更靠一端側處設置的絕緣體層50的部分中的另一端側的部分的上表面上。絕緣體層91設置於導電體層131的上表面上。導電體層131例如包含鎢(W)、及矽化鎢(WSi)。絕緣體層91例如包含氮化矽(SiN)。
電極102包括導電體層112及導電體層132、以及絕緣體層92。導電體層112的上端例如位於與絕緣體層50的上端同等的高度處。導電體層112設置於在較N+雜質擴散區域212更靠另一端側處設置的閘極絕緣膜51的部分的上表面上。導電體層132設置於導電體層112的上表面上、以及在較P型井區域41B更靠另一端側處設置的絕緣體層50的部分中的一端側的部分的上表面上。絕緣體層92設置於導電體層132的上表面上。導電體層132例如包含鎢(W)、及矽化鎢(WSi)。絕緣體層92例如包含氮化矽(SiN)。
屏蔽導電體層400包括導電體層430及絕緣體層93。導電體層430設置於在較P型井區域41B更靠一端側處設置的絕緣 體層50的部分的上表面上、以及在較P型井區域41B更靠另一端側處設置的絕緣體層50的部分的上表面上。絕緣體層93設置於導電體層430的上表面上。導電體層430例如包含鎢(W)及矽化鎢(WSi)。絕緣體層93例如包含氮化矽(SiN)。
接頭64的下端貫穿絕緣體層91而與導電體層131相接。接頭65的下端貫穿絕緣體層92而與導電體層132相接。
2.2.2 傳輸電晶體的製造方法
對於第二變形例的傳輸電晶體的製造方法，主要說明與實施方式的傳輸電晶體的製造方法不同的方面。
圖29~圖31是表示實施方式的半導體記憶裝置1所包括的傳輸電晶體TW0_0及傳輸電晶體TW0_1的製造中途的結構的一例的平面圖或剖面圖。圖30所示的平面圖表示與圖27對應的區域。圖29及圖31所示的剖面圖表示與圖28對應的區域。以下，對於與第二變形例的半導體記憶裝置1中的傳輸電晶體TW的形成相關的製造方法的一例，主要說明與實施方式的製造方法不同的方面。
於與實施方式的形成元件分離區域的處理(S13)對應的步驟中，於執行平坦化處理之後，如圖29所示，於導電體層110及絕緣體層50上依次積層導電體層130及絕緣體層90。
於與實施方式的形成對應於閘極的結構的處理(S14)對應的步驟中，如圖30所示，形成將設置電極101及電極102各自的開口部的區域、被電極101及電極102於Y方向上夾持的預 定區域、被屏蔽導電體層400與電極101及電極102於X方向及Y方向上夾持的預定區域、以及較設置屏蔽導電體層400的預定區域更靠外側的區域去除的抗蝕劑材73的圖案，從而使絕緣體層90露出。而後，藉由使用了抗蝕劑材73的圖案的各向異性蝕刻，將導電體層110的部分、導電體層130的部分、及絕緣體層90的部分去除。藉此，如圖31所示，導電體層110被分離為導電體層111及導電體層112。而且，導電體層130被分離為導電體層131、導電體層132、及導電體層430。而且，絕緣體層90被分離為絕緣體層91、絕緣體層92、及絕緣體層93。於去除導電體層110的部分、導電體層130的部分、及絕緣體層90的部分之後，去除抗蝕劑材73。
於執行實施方式中的形成N+雜質擴散區域的處理(S16)之後，形成接頭61~接頭65。
以如上所述的方式形成第二變形例的傳輸電晶體TW0_0及傳輸電晶體TW0_1。
藉由如上所述的傳輸電晶體的結構，亦起到與實施方式及第一變形例同等的效果。
2.3 第三變形例
於所述實施方式、第一變形例、及第二變形例中，示出了兩個傳輸電晶體共用作為第二端發揮功能的一個電極的情況，但並不限於該些。各傳輸電晶體的第一端及第二端亦可分別設置為與其他傳輸電晶體的第一端及第二端不同的單獨電極。
於以下的說明中，對於第三變形例的傳輸電晶體的結構，主要說明與實施方式的結構不同的結構。再者，第三變形例的傳輸電晶體的製造方法與實施方式的傳輸電晶體的製造方法實質上同等，因此省略其說明。
2.3.1 列解碼器模組
使用圖32對第三變形例的半導體記憶裝置1的列解碼器模組15的平面結構進行說明。圖32是表示第三變形例的半導體記憶裝置的列解碼器模組的平面結構的一例的平面圖。
於第三變形例中，各列解碼器RD例如設置於矩形形狀的區域中。
列解碼器RD0、列解碼器RD1、列解碼器RD2…例如沿著Y方向依次排列。
於各列解碼器RD中，傳輸電晶體TW、傳輸電晶體TS、及傳輸電晶體TD分別例如設置於矩形形狀的區域中。
再者，多個傳輸電晶體TW、TS、及TD例如分別沿X方向及Y方向排列且呈矩陣狀設置。
2.3.2 傳輸電晶體
對第三變形例的半導體記憶裝置1中包括的傳輸電晶體TW、傳輸電晶體TS及傳輸電晶體TD的結構進行說明。
(平面結構)
使用圖33對第三變形例的傳輸電晶體TW、傳輸電晶體TS、及傳輸電晶體TD的平面結構進行說明。圖33是表示第三變形例 的半導體記憶裝置所包括的傳輸電晶體的平面結構的一例的平面圖。於圖33所示的例子中，主要示出圖32所示的結構中的包括傳輸電晶體TW0_0的平面結構。於圖33中一併圖示出傳輸電晶體TW1_0的部分、傳輸電晶體TW0_1的部分、及傳輸電晶體TW1_1的部分。傳輸電晶體TW、傳輸電晶體TS、及傳輸電晶體TD的結構具有實質上相互同等的結構。以下，主要說明傳輸電晶體TW0_0的結構。
第三變形例中的絕緣體層50以於俯視時包圍傳輸電晶體TW0_0的方式設置。絕緣體層50例如以將呈矩陣狀排列的多個傳輸電晶體分離的方式呈網格狀設置。
N-雜質擴散區域42及N-雜質擴散區域43互相分開地形成於P型井區域41B中。
於P型井區域41B的上方設置電極104。電極104作為傳輸電晶體TW0_0的閘極發揮功能。於俯視時，電極104具有以包圍接頭61的方式開口的開口部、及以包圍接頭62的方式開口的開口部。與接頭61對應的開口部對應於設置電極201的區域。與接頭62對應的開口部對應於設置電極202的區域。再者，於電極104的外周的側面、及電極104的與所述兩個開口部分別對應的內周的側面設置圖33中未圖示的側壁。
於電極104上設置接頭64。
再者，通常，於進行寫入動作、讀出動作、及抹除動作等各種動作時，對電極104施加接地電壓VSS以上的電壓。
(剖面結構)
使用圖34對傳輸電晶體TW0_0的剖面結構進行說明。圖34是表示第三變形例的半導體記憶裝置所包括的傳輸電晶體的剖面結構的一例的、沿著圖33的XXXIV-XXXIV線的剖面圖。以下對圖34所示的剖面中的傳輸電晶體的結構進行說明。
於P型井區域41B中的除電極201及電極202以外的區域的上表面上設置閘極絕緣膜51。
電極104包括導電體層114及導電體層124。導電體層114的上端設置於較絕緣體層50的上端更靠上方的位置。導電體層114設置於閘極絕緣膜51的上表面上、在較P型井區域41B更靠一端側處設置的絕緣體層50的部分中的另一端側的部分的上表面上、以及在較P型井區域41B更靠另一端側處設置的絕緣體層50的部分中的一端側的部分的上表面上。導電體層124設置於導電體層114的上表面上。導電體層114例如包含多晶矽。導電體層124例如包含矽化鎳(NiSi)、矽化鎳鉑(NiPtSi)、及矽化鈷(CoSi)。
於電極104的側面設置側壁52_7、側壁52_8、及側壁52_9。再者，於以下的說明中，於不對側壁52_7、側壁52_8、及側壁52_9進行區分的情況下，簡稱為側壁52。
更具體而言，側壁52_7包括第一部分及第二部分。側壁52_7的第一部分以於Y方向上與設置於較電極201更靠一端側處的電極104的部分的一端相接的方式，設置於絕緣體層50的上 表面上。另外，側壁52_7的第二部分以於Y方向上與設置於較電極202更靠另一端側處的電極104的部分的另一端相接的方式，設置於絕緣體層50的上表面上。側壁52_7的第一部分於Y方向上與側壁53_1的第一部分相接。側壁52_7的第二部分於Y方向上與側壁53_1的第二部分相接。
側壁52_8包括第一部分及第二部分。側壁52_8的第一部分以於Y方向上與設置於較電極201更靠一端側處的電極104的部分的另一端相接的方式，設置於閘極絕緣膜51的上表面上。另外，側壁52_8的第二部分以於Y方向上與設置於電極201與電極202之間的電極104的部分的一端相接的方式，設置於閘極絕緣膜51的上表面上。側壁52_8的第一部分、及側壁52_8的第二部分以沿著Y方向與電極201相鄰的方式設置。
側壁52_9包括第一部分及第二部分。側壁52_9的第一部分以於Y方向上與設置於電極201與電極202之間的電極104的部分的另一端相接的方式，設置於閘極絕緣膜51的上表面上。另外，側壁52_9的第二部分以於Y方向上與設置於較電極202更靠另一端側處的電極104的部分的一端相接的方式，設置於閘極絕緣膜51的上表面上。側壁52_9的第一部分、及側壁52_9的第二部分以沿著Y方向與電極202相鄰的方式設置。
藉由如上所述的傳輸電晶體的結構，亦可與實施方式、第一變形例、及第二變形例同等地抑制半導體記憶裝置的可靠性的降低。
2.4 第四變形例
於所述實施方式、第一變形例、第二變形例、及第三變形例中，示出了接頭61、接頭62、及接頭63於X方向及Y方向上與側壁52分開設置的情況，但並不限於此。接頭61、接頭62、及接頭63亦可以於X方向及Y方向上與側壁52相接的方式設置。
於以下的說明中，對於第四變形例的傳輸電晶體的結構，主要說明與實施方式的結構不同的結構。再者，第四變形例的傳輸電晶體的製造方法與實施方式的傳輸電晶體的製造方法實質上同等，因此省略其說明。
使用圖35對第四變形例的傳輸電晶體TW0_0及傳輸電晶體TW0_1的平面結構進行說明。圖35是表示第四變形例的半導體記憶裝置所包括的傳輸電晶體的平面結構的一例的平面圖。
於第四變形例中，電極201例如設置於與接頭61同等或較接頭61小的區域中。
另外，電極202例如設置於與接頭62同等或較接頭62小的區域中。
另外，電極203例如設置於與接頭63的底面同等或較接頭63的底面小的區域中。
使用圖36對第四變形例的傳輸電晶體TW0_0及傳輸電晶體TW0_1的剖面結構進行說明。圖36是表示第四變形例的半導體記憶裝置所包括的傳輸電晶體的剖面結構的一例的、沿著圖35的XXXVI-XXXVI線的剖面圖。
於圖36所示的剖面中，接頭61與側壁52_2的第一部分、及側壁52_2的第二部分相接。
接頭62與側壁52_1的第二部分、及側壁52_3的第一部分相接。
接頭63與側壁52_4的第一部分、及側壁52_4的第二部分相接。
接頭61的下表面例如與導電體層221的上表面整體相接。接頭62的下表面例如與導電體層222的上表面整體相接。接頭63的下表面例如與導電體層223的上表面整體相接。
再者，於未圖示的沿著X方向的剖面中，接頭61~接頭63分別以於該接頭的沿著X方向的兩端與側壁52相接的方式設置。
藉由以上所述的傳輸電晶體的結構，亦起到與實施方式、第一變形例、及第二變形例同等的效果。
另外，根據第四變形例，可設置成使和電極201~電極203分別連接的接頭61~接頭63的各者與側壁52相接。藉此，可抑制電極101及電極102各自的開口部的尺寸的增加。因此，根據第四變形例，藉由抑制電極101及電極102的尺寸的增加，可抑制半導體記憶裝置1的尺寸的增加。
再者，於第四變形例中，示出了接頭61~接頭63分別於該接頭的沿著X方向的兩端、及該接頭的沿著Y方向的兩端與側壁52相接的情況，但並不限於此。接頭61~接頭63分別亦可 僅於該接頭的沿著X方向的兩端中的任一端與側壁52相接。另外，接頭61~接頭63分別亦可僅於該接頭的沿著Y方向的兩端中的任一端與側壁52相接。
另外，於第四變形例中，示出了於在P型井區域41B中設置兩個傳輸電晶體的情況下，接頭61、接頭62、及接頭63以於X方向及Y方向上與側壁52相接的方式設置的例子，但並不限於此。例如，如第三變形例般，於在P型井區域41B中設置一個傳輸電晶體的情況下，接頭61及接頭62亦可以於X方向及Y方向上與側壁52相接的方式設置。
2.5 第五變形例
於所述實施方式、第一變形例、第二變形例、第三變形例、及第四變形例中，示出了於絕緣體層50的上表面上設置屏蔽導電體層400的例子，但並不限於該些。於絕緣體層50的上表面上亦可不設置屏蔽導電體層400。
於以下的說明中，對於第五變形例的傳輸電晶體的結構，主要說明與實施方式的結構不同的結構。再者，除不形成屏蔽導電體層400以外，第五變形例的傳輸電晶體的製造方法與實施方式的傳輸電晶體的製造方法實質上同等，因此省略其說明。
使用圖37對第五變形例的傳輸電晶體TW的平面結構進行說明。圖37是表示第五變形例的半導體記憶裝置所包括的傳輸電晶體的平面結構的一例的平面圖。
如圖37所示，於絕緣體層50的上表面上不設置屏蔽導 電體層。例如，包括傳輸電晶體TW0_0及傳輸電晶體TW0_1的區域與包括傳輸電晶體TW1_0及傳輸電晶體TW1_1的區域不夾持屏蔽導電體層而相鄰。另外，例如，包括傳輸電晶體TW0_0及傳輸電晶體TW0_1的區域與傳輸電晶體TW0_2中包括的電極101不夾持屏蔽導電體層而相鄰。
使用圖38對第五變形例的傳輸電晶體TW0_0及傳輸電晶體TW0_1的剖面結構進行說明。圖38是表示第五變形例的半導體記憶裝置所包括的傳輸電晶體的剖面結構的一例的、沿著圖37的XXXVIII-XXXVIII線的剖面圖。
如圖38所示，傳輸電晶體TW0_0及傳輸電晶體TW0_1中包括的側壁52_3的第一部分與設置於傳輸電晶體TW0_2中包括的電極101的側壁52_1的第一部分相接。即，於Y方向上鄰接的兩個傳輸電晶體TW一組的各者中包括的側壁52相互相鄰地相接。
再者，雖未圖示，例如於沿著XZ平面的傳輸電晶體TW的剖面結構中，於X方向上鄰接的兩個傳輸電晶體TW一組的各者中包括的側壁52亦相互相鄰地相接。更具體而言，例如傳輸電晶體TW0_0及傳輸電晶體TW0_1中包括的側壁52_1及側壁52_3分別於X方向上與傳輸電晶體TW1_0及傳輸電晶體TW1_1中包括的側壁52_1及側壁52_3相鄰地相接。
藉由如上所述的傳輸電晶體的結構，亦起到與實施方式、第一變形例、第二變形例、及第四變形例同等的效果。
3.其他實施方式
於所述實施方式及變形例中，示出了於形成有周邊電路PERI的半導體基板20的上方設置記憶體胞元陣列10的情況，但本發明並不限於該些。半導體記憶裝置1例如可具有例如將包括周邊電路PERI的電路晶片與包括記憶體胞元陣列10的記憶體晶片貼合而成的結構。
使用圖39對具有將電路晶片與記憶體晶片貼合而成的結構時的半導體記憶裝置1的剖面結構進行說明。圖39是表示其他實施方式的半導體記憶裝置的剖面結構的一例的剖面圖。
如圖39所示，半導體記憶裝置1具有將電路晶片1-1的上表面與記憶體晶片1-2的下表面貼合而成的結構。電路晶片1-1包括半導體基板20、導電體層300、及周邊電路PERI。記憶體晶片1-2包括導電體層301、記憶體胞元陣列10。
對電路晶片1-1的剖面結構進行說明。
於半導體基板20上形成周邊電路PERI。於圖39中，作為周邊電路PERI中包括的結構的一例，示出一個電晶體。
導電體層300與周邊電路PERI內的一個電晶體連接。導電體層300以上表面與電路晶片1-1的上表面成為共面的方式設置。導電體層300作為用於將電路晶片1-1與記憶體晶片1-2電性連接的連接焊墊發揮功能。
接著，對記憶體晶片1-2的剖面結構進行說明。
導電體層301以下表面與記憶體晶片1-2的下表面成為 共面的方式設置。導電體層301與導電體層300相接。藉此，導電體層301作為用於將電路晶片1-1與記憶體晶片1-2電性連接的連接焊墊發揮功能。
導電體層301與記憶體胞元陣列10連接。其他實施方式的記憶體胞元陣列10與實施方式的記憶體胞元陣列10沿著Z方向反向地形成者同等，因此省略其說明。
於記憶體胞元陣列10的導電體層21的上表面設置絕緣體層80。
已對本發明的若干實施方式進行了說明，但該些實施方式是作為例子進行提示，並不意圖限定發明的範圍。該些實施方式能夠以其他各種形態實施，可於不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形包括於發明的範圍或主旨中，同樣包括於申請專利範圍所記載的發明及其均等的範圍內。
41B:P型井區域 42、43、44:N -雜質擴散區域 50:絕緣體層 61～65:接頭 101、102、201～203:電極 400:屏蔽導電體層 TW0_0、TW0_1:傳輸電晶體 X、Y、Z:方向

Claims (20)

  1. 一種半導體記憶裝置，包括：半導體基板，包含元件區域；以及於所述元件區域中沿第一方向依次相互分開地排列且分別為源極/汲極區域的第一區域、第二區域及第三區域；第一導電體層，設置於所述元件區域的上方，具有第一開口部，其中所述第一開口被所述第一導電體層包圍；第二導電體層，設置於所述元件區域的上方，具有第二開口部，且於所述第一方向上與所述第一導電體層分開地排列，其中所述第二開口被所述第二導電體層包圍；第一接頭，與所述第一區域連接，並通過所述第一開口部；第二接頭，與所述第三區域連接，並通過所述第二開口部；第一記憶體胞元，與所述第一接頭連接；以及第二記憶體胞元，與所述第二接頭連接。
  2. 如請求項1所述的半導體記憶裝置，更包括：第三接頭，與所述第二區域連接，並通過所述第一導電體層與所述第二導電體層之間。
  3. 如請求項2所述的半導體記憶裝置，更包括：第四區域，設置於所述第一區域內，具有較所述第一區域中的雜質濃度高的雜質濃度；第五區域，設置於所述第二區域內，具有較所述第二區域中的雜質濃度高的雜質濃度；以及 第六區域，設置於所述第三區域內，具有較所述第三區域中的雜質濃度高的雜質濃度，所述第一接頭與所述第四區域連接，所述第二接頭與所述第六區域連接，所述第三接頭與所述第五區域連接。
  4. 如請求項3所述的半導體記憶裝置，更包括：第一絕緣體層，設置於所述第一開口部的側面；第二絕緣體層，設置於所述第二開口部的側面；第三導電體層，設置於所述第四區域的上表面，與所述第一接頭連接；以及第四導電體層，設置於所述第六區域的上表面，與所述第二接頭連接，於所述第一方向上，所述第三導電體層與所述第一絕緣體層相鄰，所述第四導電體層與所述第二絕緣體層相鄰。
  5. 如請求項4所述的半導體記憶裝置，更包括：第三絕緣體層，設置於所述第一導電體層的外側的側面；以及第四絕緣體層，設置於所述第二導電體層的外側的側面，於所述第一方向上，所述第三絕緣體層與所述第四絕緣體層相鄰。
  6. 如請求項5所述的半導體記憶裝置，更包括： 第五導電體層，設置於所述第五區域的上表面，與所述第三接頭連接，於所述第一方向上，所述第五導電體層與所述第三絕緣體層及所述第四絕緣體層相鄰，所述第三絕緣體層的部分與所述第四絕緣體層的部分相互相接。
  7. 如請求項6所述的半導體記憶裝置，更包括：第六導電體層，設置於所述第一導電體層的上表面；以及第七導電體層，設置於所述第二導電體層的上表面。
  8. 如請求項7所述的半導體記憶裝置，其中所述第三導電體層、所述第四導電體層、所述第五導電體層、所述第六導電體層、及所述第七導電體層包含矽化物。
  9. 如請求項6所述的半導體記憶裝置，其中所述第一接頭與所述第一絕緣體層相接，所述第二接頭與所述第二絕緣體層相接，所述第三接頭與所述第三絕緣體層及所述第四絕緣體層相接。
  10. 如請求項5所述的半導體記憶裝置，更包括：第三導電體層，於所述元件區域的上方，沿著所述第一方向被所述第一導電體層及所述第二導電體層夾持而設置，且具有第三開口部， 所述第三接頭通過所述第三開口部。
  11. 如請求項10所述的半導體記憶裝置，更包括：第五絕緣體層，設置於所述第三導電體層的外側的側面，所述第五絕緣體層於所述第一導電體層與所述第三導電體層之間、以及所述第二導電體層與所述第三導電體層之間分別與所述第三絕緣體層及所述第四絕緣體層相接。
  12. 如請求項11所述的半導體記憶裝置，更包括：第六絕緣體層，設置於所述第三開口部的側面；以及第五導電體層，設置於所述第五區域的上表面，與所述第三接頭連接，於所述第一方向上，所述第五導電體層與所述第六絕緣體層相鄰。
  13. 如請求項5所述的半導體記憶裝置，包括：第七絕緣體層，以包圍所述元件區域的外周的方式設置；第八導電體層，設置於所述第七絕緣體層的上表面；以及第八絕緣體層，具有與所述第三絕緣體層相接的部分，設置於所述第八導電體層的側面。
  14. 如請求項2所述的半導體記憶裝置，其中所述第一導電體層包括第一部分、與所述第一方向上的所述第一部分的一端連接的第二部分、以及第三部分，所述第三部分是以於與所述第一方向正交的所述半導體基板的上表面內的第二方向上和所述第二部分一起夾持所述第二區域的至少一部分的方 式設置，且與所述第一方向上的所述第一部分的一端連接，所述第二導電體層包括第一部分、與所述第一方向上的所述第二部分的一端連接的第二部分、以及第三部分，所述第三部分是以於所述第二方向上與所述第二部分一起夾持所述第二區域的至少一部分的方式而設置，且與所述第一方向上的所述第二部分的一端連接。
  15. 如請求項1所述的半導體記憶裝置，構成為：於所述半導體記憶裝置的寫入動作、讀出動作、及抹除動作中，對所述第一導電體層及所述第二導電體層分別施加接地電壓以上的電壓。
  16. 如請求項1所述的半導體記憶裝置，其中所述半導體基板包括包含所述元件區域的第七區域，所述元件區域是第一導電型區域，所述第七區域是第二導電型區域。
  17. 一種半導體記憶裝置，包括：半導體基板，包含元件區域；以及於所述元件區域中沿第一方向依次相互分開地排列且分別為源極/汲極區域的第一區域及第二區域；第一導電體層，設置於所述元件區域的上方，具有第一開口部及第二開口部，其中所述第一開口與所述第二開口被所述第一導電體層包圍；第二導電體層，設置於所述第一區域的上表面； 第三導電體層，設置於所述第二區域的上表面；第一絕緣體層，設置於所述第一開口部的側面；第二絕緣體層，設置於所述第二開口部的側面；第一接頭，與所述第二導電體層連接，並通過所述第一開口部；第二接頭，與所述第三導電體層連接，並通過所述第二開口部；以及第一記憶體胞元，設置於所述半導體基板的上方，與所述第一接頭連接，於所述第一方向上，所述第二導電體層與所述第一絕緣體層相鄰，所述第三導電體層與所述第二絕緣體層相鄰。
  18. 如請求項17所述的半導體記憶裝置，更包括：第四導電體層，設置於所述第一導電體層的上表面，所述第二導電體層、所述第三導電體層、及所述第四導電體層包含矽化物。
  19. 如請求項17所述的半導體記憶裝置，其中所述第一接頭與所述第一絕緣體層相接，所述第二接頭與所述第二絕緣體層相接。
  20. 如請求項17所述的半導體記憶裝置，包括：第三絕緣體層，設置於所述第一導電體層的外側的側面；第四絕緣體層，以包圍所述元件區域的外周的方式設置； 第五導電體層，設置於所述第四絕緣體層的上表面；以及第五絕緣體層，具有與所述第三絕緣體層相接的部分，設置於所述第五導電體層的側面。
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