CN113224080A - 存储器件 - Google Patents

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CN113224080A CN202110060612.XA CN202110060612A CN113224080A CN 113224080 A CN113224080 A CN 113224080A CN 202110060612 A CN202110060612 A CN 202110060612A CN 113224080 A CN113224080 A CN 113224080A
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Abstract

本发明公开了一种存储器件，该存储器件包括基板、堆叠结构、沟道层和分隔层。基板包括第一层、在第一层上的第二层以及在第二层上的第三层。堆叠结构包括堆叠在基板上的电极层。沟道层在垂直于基板的上表面的方向上延伸，以穿透堆叠结构并在相对于基板的上表面水平的方向上与第二层接触。分隔层将堆叠结构分成单元结构。在第一层与在分隔层中的一个或更多个下面的第二层之间的第一边界设置为低于在第一层与位于相邻的两个沟道层之间的第二层之间的第二边界。

Description

存储器件
技术领域
本公开涉及存储器件及制造该存储器件的方法。
背景技术
存储器件可以提供写入或擦除数据的功能以及读取已写入的数据的功能。存储器件可以分类为非易失性存储器件和易失性存储器件。非易失性存储器件即使在其电源被中断的情况下也可以保留其已写入的数据。对于存储器件所需要的数据存储容量持续增长。因此，已经进行了各种尝试来增大存储器件的集成密度。
发明内容
一个方面是提供一种具有改善的可靠性的存储器件。
根据一示例实施方式的一方面，提供一种存储器件，该存储器件包括：基板，包括第一层、在第一层上的第二层以及在第二层上的第三层；堆叠结构，包括堆叠在基板上的多个电极层；多个沟道层，在垂直于基板的上表面的方向上延伸，以穿透堆叠结构并在相对于基板的上表面水平的方向上与第二层接触；以及多个分隔层，将堆叠结构分成单元结构，其中在第一层与在所述多个分隔层中的至少一个下面的第二层之间的第一边界被设置为低于在第一层与位于所述多个沟道层中的相邻的两个沟道层之间的第二层之间的第二边界。
根据一示例实施方式的另一方面，提供一种存储器件，该存储器件包括：基板，包括依次堆叠的第一层、第二层和第三层；多个沟道层，在垂直于基板的上表面的第一方向上延伸，穿过第三层和第二层延伸到第一层，并在平行于基板的上表面的方向上与第二层接触；多个电极层，堆叠在基板的上表面上；以及多个分隔层，在第一方向上在所述多个沟道层之间延伸，并在平行于基板的上表面的第二方向上延伸，其中第二层的与第一层接触的下表面的一部分设置为低于所述多个沟道层的下表面，第二层的下表面的其余部分设置为高于所述多个沟道层的下表面。
根据一示例实施方式的另一方面，提供一种存储器件，该存储器件包括：外围电路区域，包括下基板、设置在下基板上的多个电路元件以及覆盖所述多个电路元件的下层间绝缘层；以及单元区域，包括设置在下层间绝缘层上的上基板、在垂直于上基板的上表面的第一方向上堆叠的多个电极层、在第一方向上延伸以穿透所述多个电极层并电连接到上基板的多个沟道层、以及划分所述多个电极层的分隔层，其中上基板包括第一层、第二层以及堆叠在第二层上的第三层，该第二层堆叠在第一层上并且该第二层在平行于第一层的上表面的方向上与所述多个沟道层接触，该第二层包括在分隔层下面的第一区域和在所述多个沟道层之间的第二区域，并且第一区域的厚度大于第二区域的厚度。
根据一示例实施方式的另一方面，提供一种制造存储器件的方法，该方法包括：在基底层上形成第一层，该基底层包括绝缘材料，该第一层由与基底层的绝缘材料不同的第一材料形成；去除第一层的至少一部分以形成多个沟槽；在第一层上依次形成下牺牲层、中间牺牲层、上牺牲层和停止层以用中间牺牲层填充所述多个沟槽；在停止层上交替地堆叠多个电极牺牲层和多个绝缘层；形成多个沟道结构，所述多个沟道结构穿过所述多个电极牺牲层和所述多个绝缘层延伸到第一层，所述多个沟道结构在垂直于基底层的上表面的第一方向上延伸；通过形成多个分隔沟槽来暴露中间牺牲层，所述多个分隔沟槽分别从所述多个沟槽的上部在第一方向上延伸并在平行于基底层的上表面的第二方向上延伸；通过所述多个分隔沟槽去除下牺牲层、中间牺牲层和上牺牲层；以及用与基底层的绝缘材料不同的第二材料填充在其中下牺牲层、中间牺牲层和上牺牲层被去除的区域。
附图说明
从以下结合附图进行的详细描述，以上和其它的方面将被更清楚地理解，附图中：
图1和图2是根据一示例实施方式的存储器件的示意性框图；
图3是示出根据一示例实施方式的存储器件的存储单元阵列的存储块的示意性电路图；
图4是示出根据一示例实施方式的存储器件的一部分的平面图；
图5是沿着图4中的线I-I'截取的剖视图；
图6至图9是根据各种示例实施方式的图5中的部分‘A’的放大图；
图10是图5中的部分B的放大图；
图11是沿着图4中的线II-II'截取的剖视图；
图12是沿着图4中的线III-III'截取的剖视图；
图13和图14分别示出根据示例实施方式的存储器件；
图15是示出根据一示例实施方式的存储器件的一部分的平面图；
图16是沿着图15中的线IV-IV'截取的剖视图；
图17是沿着图15中的线V-V'截取的剖视图；
图18是示出根据一示例实施方式的存储器件的一部分的平面图；
图19是沿着图18中的线VI-VI'截取的剖视图；
图20是沿着图18中的线VII-VII'截取的剖视图；
图21至图34示出根据一示例实施方式的制造存储器件的方法；
图35至图41示出根据一示例实施方式的制造存储器件的方法；以及
图42是根据一示例实施方式的包括存储器件的电子装置的示意性框图。
具体实施方式
在下文，将参照附图描述示例实施方式。
图1和图2是根据一示例实施方式的存储器件的示意性框图。
参照图1，存储器件10可以包括存储单元阵列20和外围电路30。外围电路30可以包括行解码器31、电压发生器32、页缓冲器33、输入/输出(I/O)电路34、控制逻辑35等。
存储单元阵列20可以包括多个存储单元，并且存储单元阵列20可以被分为多个存储块。所述多个存储单元可以通过串选择线SSL、字线WL、接地选择线GSL等连接到行解码器31，并可以通过位线BL连接到页缓冲器33。在示例实施方式中，沿着相同的行排列的存储单元可以连接到相同的字线WL，沿着相同的列布置的存储单元可以连接到相同的位线BL。
行解码器31可以对从控制逻辑35等输入的地址数据ADDR解码以生成并发送用于驱动字线WL的电压。行解码器31可以将由电压发生器32响应于控制逻辑35的控制而生成的字线电压输入到字线WL。作为示例，行解码器31可以经由通过元件连接到字线WL，并可以在通过元件导通时将字线电压输入到字线WL。
页缓冲器33可以通过位线BL连接到存储单元阵列20，并可以读取存储在存储单元中的信息或将数据写入到存储单元。页缓冲器33可以包括列解码器和感测放大器。在读取操作期间，列解码器可以选择存储单元阵列20的位线BL的至少一部分，感测放大器可以读取连接到由列解码器选择的位线的存储单元的数据。
I/O电路34可以在编程操作期间接收数据DATA并将数据DATA发送到页缓冲器33，并可以在读取操作期间将由页缓冲器33从存储单元阵列读取的数据DATA输出到在存储器件10外部的外部实体。I/O电路34可以将从在存储器件10外部的外部存储控制器接收的地址或指令发送到控制逻辑35。
控制逻辑35可以控制行解码器31、电压发生器32、页缓冲器33等的操作。在示例实施方式中，控制逻辑35可以根据从在存储器件10外部的外部存储控制器发送的外部电压和控制信号等来操作。
电压发生器32可以使用外部输入的电源电压来生成用于存储器件10的操作的控制电压，诸如编程电压、读取电压、擦除电压、通过电压等。从电压发生器32输出的电压可以被供给到外围电路30，或者可以通过行解码器31等被输入到存储单元阵列20。
作为示例，编程电压可以在编程操作中被输入到连接到将被写入的被选择的存储单元的被选择的字线。低于编程电压的通过电压可以被输入到连接到包括在单个存储单元串中以与被选择的存储单元共用沟道层的未被选择的存储单元的未被选择的字线。
在示例实施方式中，在读取操作中，读取电压可以被输入到连接到被选择的存储单元的被选择的字线以读取数据，通过电压可以被输入到连接到未被选择的存储单元的未被选择的字线，该未被选择的存储单元与被选择的存储单元共用沟道层。在其中每个存储单元存储具有多个位的数据的示例实施方式中，行解码器31可以将具有彼此不同的大小的多个读取电压输入到被选择的字线。
参照图2，存储单元阵列20可以包括多个存储块BLK1、BLK2至BLKn。存储块BLK1至BLKn中的每个可以包括在第一方向(Z轴方向)上堆叠的字线以及在第一方向上延伸的沟道层。字线可以在由第二方向(X轴方向)和第三方向(Y轴方向)限定的平面上延伸。
字线和沟道结构可以提供三维布置的存储单元。存储块BLK1至BLKn中的每个可以包括在第二方向或第三方向上延伸并且连接到沟道层的位线。作为示例，在存储单元阵列20中，存储块BK1至BKn可以在第二方向和第三方向上排列。
图3是示出根据一示例实施方式的存储器件的存储单元阵列的存储块的示意性电路图。
参照图3，单个存储块BLK可以包括多个存储单元串S，存储单元串S的至少一部分可以共用字线WL0至WLn-1和WLn和位线BL0、BL1和BL2。
每个存储单元串S可以包括连接在第一串选择晶体管SST1和第二串选择晶体管SST2与接地选择晶体管GST之间的多个存储单元MC。第一串选择晶体管SST1和第二串选择晶体管SST2彼此串联连接，并且上面的第二串选择晶体管SST2可以连接到位线BL0至BL2中的一条。接地选择晶体管GST可以连接到公共源极线CSL。
所述多个存储单元MC可以彼此串联地连接在第一串选择晶体管SST1和第二串选择晶体管SST2与接地选择晶体管GST之间。根据示例实施方式，串选择晶体管SST1和SST2以及接地选择晶体管GST的数量可以被各种各样地改变，并且每个存储单元串S可以进一步包括至少一个虚设存储单元。
所述多个存储单元MC的栅电极可以连接到字线WL0至WLn。接地选择晶体管GST的栅电极可以连接到接地选择线GSL，第一串选择晶体管SST1和第二串选择晶体管SST2的栅电极可以连接到串选择线SSL10、SSL11、SSL12、SSL20、SSL21和SSL22。虚设存储单元的栅电极可以连接到虚设字线DWL。
图4是示出根据一示例实施方式的存储器件的一部分的平面图。图5是沿着图4中的线I-I'截取的剖视图。
参照图4和图5，根据一示例实施方式的存储器件100可以包括：基板105；堆叠结构，包括交替堆叠在基板105上的多个电极层110和多个绝缘层120；多个沟道结构CH，在与基板105的上表面垂直的第一方向(Z轴方向)上延伸；多个分隔层140，将堆叠结构分为单元结构；覆盖堆叠结构的层间绝缘层170等。
基板105可以包括第一层101、在第一层101上的第二层102、在第二层102上的第三层103等。第三层103可以在第一方向上具有比第一层101在第一方向上的厚度小的厚度并具有比第二层102在第一方向上的厚度小的厚度。在示例实施方式中，第一层101和第二层102可以包括掺有相同导电类型的杂质的半导体材料。例如，第一层101和第二层102可以包括掺有n型杂质的多晶硅。第三层103可以掺有与第一层101和第二层102相同的导电类型的杂质，或者可以由不包括杂质的半导体材料形成。第三层103的杂质浓度可以低于第一层101的杂质浓度和/或第二层102的杂质浓度。
在示例实施方式中，存储器件100可以包括多个支撑图案107。支撑图案107可以由绝缘材料例如硅氧化物、硅氮化物等形成。支撑图案107可以从第三层103的上表面延伸到第一层101。参照图5，支撑图案107可以从第三层103的上表面延伸，例如从堆叠结构和第三层103之间的边界表面延伸，并且支撑图案107的下表面可以嵌入在第一层101中。支撑图案107的厚度可以大于第二层102的厚度和第三层103的厚度之和。根据一些示例实施方式，支撑图案107的至少一部分的上表面可以设置为高于第三层103的上表面。
在图4和图5所示的示例实施方式中，支撑图案107可以设置为在第二方向(X轴方向)和第三方向(Y轴方向)上彼此分隔开(如图4中最佳地可见)。作为示例，支撑图案107可以分别设置在划分电极层110中的至少一个的多个上分隔层130下面。每个上分隔层130可以将在第二方向上彼此相邻的分隔层140之间的电极层110中的至少一个分隔开(如图4中最佳地可见)。作为示例，由上分隔层130分隔的电极层110可以是串选择线。
在第三方向上分隔开的两个或更多个支撑图案107可以设置在上分隔层130中的一个下面(如图12中最佳地可见)。然而，这是一示例实施方式，支撑图案107的布置和形状可以被各种各样地改变。作为示例，支撑图案107可以被各种各样地布置从而在由第二方向和第三方向限定的平面上不与沟道结构CH重叠。
电极层110可以由导电材料(例如金属材料，诸如钨)形成，绝缘层120可以由绝缘材料(诸如硅氧化物)形成。每个沟道结构CH可以包括电极绝缘层151、沟道层153、掩埋绝缘层155、沟道连接层157等。电极绝缘层151可以包括多个层，例如隧穿层、电荷存储层、阻挡层等。沟道层153可以由半导体材料形成。作为示例，沟道层153可以由掺有p型杂质的多晶硅形成。沟道连接层157可以由半导体材料(例如掺有n型杂质的多晶硅)形成。
电极绝缘层151可以形成为围绕沟道层153的外表面，并且可以设置在电极层110和沟道层153之间。在与基板105的第二层102相邻的区域中可以省略电极绝缘层151。因此，如图5所示，沟道层153可以通过第二层102彼此电连接。第二层102可以在第二方向和第三方向上延伸以将沟道层153彼此连接。作为示例，第二层102可以与沟道层153直接接触，并且可以形成为穿透到支撑图案107的至少一个侧表面中。
每个分隔层140可以包括侧间隔物141、分隔导电层143等。分隔导电层143可以包括导电材料并且可以直接连接到基板105。作为示例，分隔导电层143可以与第二层102接触。在示例实施方式中，分隔层140中的至少一个可以在其下部具有弯曲区域，如作为示例在图5中示出的。在图5所示的示例实施方式中，分隔导电层143可以具有渐缩形状，其中其在第二方向上的宽度在朝向第二层102的方向上减小(即，随着分隔导电层143变得更靠近第二层102，其宽度可以减小)，并且侧间隔物141可以在侧间隔物141的宽度在弯曲区域中增大和减小的同时围绕分隔导电层143。
在示例实施方式中，第二层102可以在分隔层140周围具有相对较大的厚度。参照图5，第二层102可以包括第一区域102A和第二区域102B，并且连接到分隔层140的第一区域102A可以具有比在沟道层153之间的第二区域102B的厚度大的厚度。由于第一区域102A和第二区域102B之间的厚度差异，在分隔层140下面的第一层101的厚度可以小于在沟道层153下面的第一层101的厚度。
在第一区域102A的厚度大于第二区域102B的厚度的条件下，基板105的第二层102可以具有各种形状。作为示例，如图5所示，第一区域102A中的第二层102的下表面可以形成为低于第二区域102B中的第二层102的下表面，因此，第一区域102A可以具有比第二区域102B大的厚度。与图5所示的不同，在一些示例实施方式中，第一区域102A中的第二层102的上表面可以设置为低于第二区域102B中的第二层102的上表面。返回到图5，由于第一区域102A在分隔层140下面具有相对高的厚度，设置在分隔层140中的至少一个的相反两侧的沟道层153可以与第二层102接触。
参照图5，第一层101和第二层102之间的边界可以包括在分隔层140下面的第一边界DB1和在沟道层153之间的第二边界BD2。由于第二层102在分隔层140下面具有相对高的厚度，所以第一边界BD1可以设置为低于第二边界BD2。例如，第一边界BD1可以设置为比第二边界BD2更靠近第一层101的下表面。此外，第一边界BD1可以设置为低于支撑图案107的下表面。
图6至图9是根据各种示例实施方式的图5中的部分‘A’的放大图。
参照图6，第二层102包括直接接触分隔层140的第一区域102A以及设置为与分隔层140直接接触并设置为与沟道层153直接接触的第二区域102B。第一区域102A可以具有比第二区域102B的第二厚度T2大的第一厚度T1。
因此，在第一方向(Z轴方向)上，在第一层101和第二层102之间的第一边界BD1可以设置为低于在第一层101和第二层102之间的第二边界BD2。第一边界BD1可以设置为比第二边界BD2更靠近第一层101的下表面。
由于第二层102在分隔层140周围具有相对高的厚度，所以在第一层101中也可以出现厚度差。作为示例，如图6所示，第一层101在分隔层140下面具有第三厚度T3并在沟道层153下面具有第四厚度T4，并且第三厚度T3可以小于第四厚度T4。在一些示例实施方式中，第三厚度T3可以大于第三层103的厚度。
如上所述，第二层102可以与沟道层153的侧表面接触。因此，如图6所示，电极绝缘层151可以具有在第一方向上被第二层102垂直地分隔开的区域。在沟道层153的侧表面上，第二层102可以在第一方向上进一步向上和向下延伸第一长度D1和第二长度D2。第一长度D1和第二长度D2可以彼此相同或彼此不同。
在图6所示的示例实施方式中，分隔层140的至少一部分可以设置在第一区域102A中，分隔导电层143的下表面BSWC可以设置为低于第二边界BD2。此外，在图6所示的示例实施方式中，沟道层153的下表面BSCH被示出为设置在与分隔导电层143的下表面BSWC基本上相同的高度处。然而，本公开不限于此。作为示例，分隔导电层143的下表面BSWC可以设置在沟道层153的下表面BSCH之上或之下。此外，第一区域102A中的第二层102的下表面的一部分可以低于沟道层153的下表面BSCH。
参照图7，在一些示例实施方式中，分隔层140的下表面BSWC可以设置为高于第二边界BD2。例如，设置为与第一区域102A接触的分隔层140的下表面BSWC可以设置为在第一方向(Z轴方向)上高于第二边界BD2，第二边界BD2是第二区域102B中的第二层102的下表面。因此，在图7所示的示例实施方式中，分隔层140的下表面BSWC可以设置为高于沟道层153的下表面BSCH。
参照图8，第一边界BD1可以设置在第二边界BD2与沟道层153的下表面BSCH之间，第一边界BD1是第一区域102A中的第二层102的下表面。在图8所示的示例实施方式中，第一边界BD1可以设置为高于沟道层153的下表面BSCH。换句话说，第一区域102A中的第二层102的下表面的一部分可以高于沟道层153的下表面BSCH。
参照图9，在分隔层140和基板105彼此接触的区域中，分隔层140的侧表面可以不具有突出的形状(即，弯曲区域)。在图9所示的示例实施方式中，分隔层140的下表面BSWC被示出为设置得低于第二边界BD2。然而，本公开不限于此。作为示例，在一些示例实施方式中，分隔层140的下表面BSWC可以设置为在第一方向(Z轴方向)上高于第二边界BD2。分隔层140的下表面BSWC可以设置为高于或低于沟道层153的下表面BSCH。此外，在一些实施方式中，第一边界BD1可以设置在第二边界BD2与沟道层153的下表面BSCH之间。
图10是图5中的部分B的放大图。
参照图10，沟道层153中的至少一个可以在第二方向(X轴方向)上与支撑图案107相邻。支撑图案107是用于在制造存储器件100的工艺中防止形成在第三层103上的堆叠结构倾斜的结构，并可以由绝缘材料形成。在示例实施方式中，在制造存储器件100的工艺期间，在第一层101和第三层103之间可以存在空的空间，并且支撑图案107可以在形成该空的空间时防止堆叠结构和/或基板105倾斜。
支撑图案107可以将第一层101和第三层103彼此连接。因此，支撑图案107的下表面BSS可以与第一层101直接接触。在图10所示的示例实施方式中，支撑图案107的下表面BSS被示出为设置得低于沟道层153的下表面BSCH并设置在与沟道结构CH的下表面基本上相同的高度。然而，本公开不限于此。支撑图案107的下表面BSS可以与第一层101直接接触，并且其位置可以被各种各样地确定。
在图10所示的示例实施方式中，支撑图案107的上表面USS可以与第三层103的上表面共面。因此，支撑图案107的上表面USS可以与设置在堆叠结构的最下端的绝缘层120直接接触。然而，根据示例实施方式，支撑图案107可以被嵌入在第三层103中从而不暴露于外部实体。例如，第三层103可以存在于支撑图案107和最下面的绝缘层120之间。
参照图10，支撑图案107中的至少一个可以包括具有彼此不同的宽度的第一支撑区域和第二支撑区域。作为示例，第一支撑区域可以与第一层101接触，第二支撑区域可以与第二层102接触。第二支撑区域的一部分可以在制造工艺期间被去除，因此，第二支撑区域可以具有比第一支撑区域窄的宽度。
此外，支撑图案107中的至少一个可以包括形成为与第三层103接触的第三支撑区域。第三支撑区域可以具有比第二支撑区域大的宽度。此外，支撑图案107可以在朝向第一层101的方向上变窄，第三支撑区域可以具有比第一支撑区域大的宽度。
支撑图案107的形状和布置可以被各种各样地改变。根据一些示例实施方式，支撑图案107可以设置在分隔层140下面。当支撑图案107设置在分隔层140下面时，支撑图案107在分隔层140延伸的第三方向(X轴方向)上彼此分隔，以执行形成基板105的第二层102的工艺。
图11是沿着图4中的线II-II'截取的剖视图，图12是沿着图4中的线III-III'截取的剖视图。
参照图11，存储器件100可以进一步包括具有与沟道结构CH基本上相同的结构的虚设沟道结构DCH。类似于沟道结构CH，虚设沟道结构DCH可以包括电极绝缘层151、沟道层153、掩埋绝缘层155和沟道连接层157。然而，虚设沟道结构DCH可以不电连接到位线。因此，由虚设沟道结构DCH和电极层110提供的存储单元可以是在其中不实际执行编程操作或读取操作的虚设存储单元。
参照图12，设置于在第二方向(X轴方向)上的相同位置的支撑图案107可以在第三方向(Y轴方向)上彼此分隔开。支撑图案107可以设置在上分隔层130之一下面。上分隔层130可以在第三方向上延伸，并且提供串选择线的电极层120可以被上分隔层130分为多个区域。
虚设沟道结构DCH可以在第三方向上设置在支撑图案107之间。参照图4的平面图，沟道结构CH可以在第二方向上设置在支撑图案107之间。例如，支撑图案107可以设置为不与沟道结构CH和虚设沟道结构DCH重叠。
然而，根据一些示例实施方式，支撑图案107可以在平面上与虚设沟道结构DCH重叠。在这种情况下，支撑图案107中的至少一个可以与虚设沟道结构DCH接触。支撑图案107中的至少一个可以被虚设沟道结构DCH穿透。设置为与支撑图案107中的至少一个接触的虚设沟道结构DCH的沟道层153可以不与基板105的第二层102接触。
图13和图14分别示出根据示例实施方式的存储器件。
参照图13，存储器件200可以包括外围电路区域P和单元区域C。外围电路区域P和单元区域C可以在第一方向(Z轴方向)上堆叠。作为示例，单元区域C可以设置在外围电路区域P上。单元区域C可以包括多个存储单元以及连接到存储单元的字线和位线，外围电路区域P可以包括用于驱动存储单元的电路。
外围电路区域P可以包括下基板280、形成在下基板280上的多个电路元件290、覆盖下基板280上的电路元件290的下层间绝缘层260等。电路元件290可以提供行解码器、页缓冲器、电力发生器、控制逻辑等。电路元件290可以包括具有栅电极291、电极绝缘层292和有源区293的晶体管。电路元件290可以连接到嵌入在下层间绝缘层260中的金属布线261。
下层间绝缘层260可以由绝缘材料诸如硅氧化物形成，并且可以被提供为用于形成上基板205的基底层。作为示例，上基板205可以在下层间绝缘层260上由多晶硅形成，上基板205可以包括第一层201、第二层202、第三层203等。第三层203可以具有比第一层201和第二层202中的每个的厚度小的厚度。
第一层201和第二层202可以由与基底层的材料不同的材料形成。作为示例，第一层201可以由与基底层的材料不同的第一材料形成，第二层202可以由与基底层的材料不同的第二材料形成。在示例实施方式中，第一材料和第二材料可以是半导体材料，并且可以是掺有导电杂质(例如n型杂质)的多晶硅。第二层202可以包括设置在分隔层240下面并具有相对高的厚度的第一区域202A以及设置在沟道结构CH之间并具有相对小的厚度的第二区域202B。每个分隔层240可以包括侧间隔物241和分隔导电层243。
在金属布线261当中，至少一条金属布线261可以通过源极接触263连接到上基板205。在存储器件200的操作期间，源极电压可以通过源极接触263被输入到上基板205。源极接触263可以电连接到第一层201和第二层202中的至少一个。
包括电极层210、绝缘层220和上层间绝缘层270的堆叠结构可以设置在上基板205上，沟道结构CH可以形成为穿过该堆叠结构连接到上基板205。每个沟道结构CH可以包括电极绝缘层251、沟道层253、掩埋绝缘层255、沟道连接层257等。堆叠结构可以被分隔层240分为单元结构。例如，每个单元结构可以是单个存储块。堆叠结构和沟道结构CH可以参照图5所示的示例实施方式的描述来理解。
沟道结构CH延伸到上基板205的第一层201，沟道层253可以与第二层202直接接触。因此，沟道结构CH的沟道层253可以通过第二层202彼此电连接。第二层202可以包括第一区域202A和第二区域202B，沟道层253可以与第二区域202B直接接触。第一区域202A可以设置在分隔层240下面，并且可以具有比每个第二区域202B相对更大的厚度。
电极层210的提供串选择线的部分可以被上分隔层230分为多个区域。支撑图案207可以分别设置在上分隔层230下面，并且可以在基板205的第一层201和第三层203之间延伸。例如，支撑图案207可以穿过第二层202与第一层201和第三层203接触。支撑图案207可以设置为不与沟道结构CH重叠。
参照图14，存储器件300可以包括具有依次堆叠的第一层301、第二层302和第三层303的基板305。电极层310、绝缘层320、沟道结构CH、上分隔层330、分隔层340、层间绝缘层370等可以提供在基板305上。支撑图案307可以设置在上分隔层330下面。第二层302可以包括设置在分隔层340下面并具有相对高的厚度的第一区域302A以及设置在沟道结构CH之间并具有相对小的厚度的第二区域302B。每个分隔层340可以包括侧间隔物341和分隔导电层343。
在图14所示的示例实施方式中，每个沟道结构CH可以包括下沟道结构LCH和上沟道结构UCH。下沟道结构LCH可以从基板305延伸，上沟道结构UCH可以从下沟道结构LCH延伸到层间绝缘层370。电极绝缘层351和沟道层353可以在上沟道结构UCH和下沟道结构LCH之间的边界上彼此连接。下沟道结构LCH和上沟道结构UCH可以进一步分别包括通过沟道层353分隔开的掩埋绝缘层355，上沟道结构UCH可以进一步包括设置在掩埋绝缘层355上的沟道连接层357。
虚设电极层315可以设置在上沟道结构UCH和下沟道结构LCH之间的边界上。电极绝缘层351和沟道层353的特性可能在上沟道结构UCH和下沟道结构LCH之间的边界上劣化。因此，虚设电极层315可以设置在上沟道结构UCH和下沟道结构LCH之间的边界上，虚设电极层315可以提供连接到虚设存储单元的虚设字线。在虚设存储单元中，可以不执行编程操作、读取操作等。
图15是示出根据一示例实施方式的存储器件的一部分的平面图，图16是沿着图15中的线IV-IV'截取的剖视图，图17是沿着图15中的线V-V'截取的剖视图。
参照图15至图17，根据一示例实施方式的存储器件400可以包括基板405，该基板405包括依次堆叠的第一层401、第二层402和第三层403，基板405可以设置在由绝缘材料形成的基底层上。电极层410和绝缘层420、沟道结构CH、虚设沟道结构DCH、上分隔层430、分隔层440、层间绝缘层470等可以提供在基板405上。每个沟道结构CH可以包括电极绝缘层451、沟道层453、掩埋绝缘层455、沟道连接层457等。
第二层402可以包括设置在分隔层440下面并具有相对高的厚度的第一区域402A以及设置在沟道结构CH之间并具有相对小的厚度的第二区域402B。由于这样的厚度差异，第一层401和第二层402之间的边界可以包括设置于在第一方向(Z轴方向)上彼此不同的位置中的第一边界BD1和第二边界BD2。作为示例，第一边界BD1可以设置在分隔层440周围，并且可以设置为低于沟道结构CH之间的第二边界BD2。
参照图15至图17，存储器件400可以包括用于防止基板405和/或在基板405上的堆叠结构在制造工艺期间倾斜的支撑图案407。支撑图案407可以形成为在第一方向(Z轴方向)上不与沟道结构CH重叠。作为示例，支撑图案407可以在与第二方向(X轴方向)和第三方向(Y轴方向)相交的倾斜方向上延伸，如图15中最佳地可见。
每个支撑图案407可以穿透第二层402。例如，支撑图案407可以与第一层401和第三层403接触。支撑图案407的上表面可以与第三层403的上表面共面，或者可以嵌入在第三层403中以与第三层403接触。
参照图16和图17，分隔层440可以包括侧间隔物441、下分隔导电层442、上分隔导电层443等。下分隔导电层442和上分隔导电层443可以由彼此不同的导电材料形成。作为示例，下分隔导电层442和上分隔导电层443中的一个可以由多晶硅形成，另一个可以由金属(诸如钨)、金属化合物等形成。如图16和图17所示，下分隔导电层442和上分隔导电层443可以由彼此不同的材料形成以防止当分隔导电层由单一材料形成时可能发生的翘曲。
图18是示出根据一示例实施方式的存储器件的一部分的平面图。图19是沿着图18中的线VI-VI'截取的剖视图，图20是沿着图18中的线VII-VII'截取的剖视图。
参照图18至图20，根据一示例实施方式的存储器件500可以包括基板505，该基板505包括依次堆叠的第一层501、第二层502和第三层503，基板505可以设置在由绝缘材料形成的基底层上。电极层510和绝缘层520、沟道结构CH、虚设沟道结构DCH、上分隔层530、分隔层540和层间绝缘层570等可以提供在基板505上。每个沟道结构CH可以包括电极绝缘层551、沟道层553、掩埋绝缘层555、沟道连接层557等。
第二层502可以包括设置在分隔层540下面并具有相对高的厚度的第一区域502A以及设置在沟道结构CH之间并具有相对小的厚度的第二区域502B。由于这样的厚度差异，第一层501和第二层502之间的边界可以包括设置于在第一方向(Z轴方向)上彼此不同的位置中的第一边界BD1和第二边界BD2。作为示例，设置在分隔层540周围的第一边界BD1可以设置为低于沟道结构CH之间的第二边界BD2。
在图18至图20所示的示例实施方式中，可以不设置附加的支撑图案。在图18至图20所示的示例实施方式中，当在基板505的第一层501和第三层503之间形成空的空间时，沟道结构CH可以在制造工艺期间防止电极层510和绝缘层520的变形。可以省略支撑图案以减小基板505(特别是第二层502)的电阻并改善存储器件500的电特性。
图21至图34示出根据一示例实施方式的制造存储器件的方法。
参照图21，根据一示例实施方式的制造存储器件的方法可以从在基底层620上形成用于形成基板的第一层701开始。根据参照图21至图34描述的方法制造的存储器件可以具有外围上单元(COP)结构，其中外围电路区域和单元区域在第一方向(Z轴方向)上堆叠。在示例实施方式中，第一层701可以由与基底层620的材料不同的第一材料形成。作为示例，第一材料可以是半导体材料或掺有n型杂质的多晶硅。在存储器件不具有COP结构的情况下，第一层701可以在没有附加的基底层620的情况下通过将杂质注入到半导体晶片中来形成。
在图21所示的示例实施方式中，基底层620可以是被包括在外围电路区域中的下层间绝缘层，并且可以形成在下基板601上以覆盖电路元件610和金属布线621。每个电路元件610可以包括栅电极611、电极绝缘层612、源极/漏极区613等，并且可以提供驱动存储器件所需的电路。金属布线621的至少一部分可以通过源极接触623电连接到第一层701。
参照图22，可以去除第一层701的一部分以形成沟槽TCH。沟槽TCH可以在第三方向(Y轴方向)上延伸并可以在第二方向(X轴方向)上彼此分隔开。当沟槽TCH被形成时，下牺牲层LSL可以形成在第一层701的上表面上。下牺牲层LSL可以由绝缘材料(例如硅氧化物)形成，并可以共形地形成以覆盖第一层701的上表面以及沟槽TCH的内侧表面和下表面。作为示例，沟槽TCH可以形成为对应于其中将在后续工艺中形成分隔层的区域。
参照图23，可以形成中间牺牲层MSL以填充沟槽TCH。在图23所示的示例实施方式中，中间牺牲层MSL可以由与基底层620的材料不同的第二材料形成。作为示例，第二材料可以是多晶硅，并可以掺有n型杂质。当填充沟槽TCH时，中间牺牲层MSL、上牺牲层USL和停止层703可以连续地形成，如图24所示。在示例实施方式中，停止层703可以由半导体材料形成，并且可以根据示例实施方式掺有n型杂质或可以不掺有n型杂质。停止层703可以具有比第一层701低的杂质浓度。上牺牲层USL可以由与下牺牲层LSL相同的绝缘材料形成。
停止层703可以具有几十纳米的厚度，例如30纳米或更小。停止层703的厚度可以小于上牺牲层USL、下牺牲层LSL和中间牺牲层MSL的厚度之和。在其中没有形成沟槽TCH的区域中，第一层701可以具有几百纳米至1000纳米的厚度。沟槽TCH被形成为使得第一层701没有被完全去除。因此，沟槽TCH的深度可以小于第一层701的厚度。在示例实施方式中，上牺牲层USL和下牺牲层LSL的厚度可以基本上相同。
参照图25，支撑图案707可以形成为穿过停止层703、上牺牲层USL、中间牺牲层MSL、下牺牲层LSL而与第一层701接触。如上所述，支撑图案707可以在第二方向和第三方向上彼此分隔开。在图25所示的示例实施方式中，支撑图案707的上表面可以与停止层703的上表面共面。支撑图案707可以具有渐缩的形状，其中其宽度在朝向基底层620的方向上减小。支撑图案707可以设置于其中在后续工艺中将不形成沟道结构的区域中。
当支撑图案707被形成时，绝缘层720和电极牺牲层725可以交替地堆叠在停止层703上。绝缘层720和电极牺牲层725可以由具有预定蚀刻选择性的材料形成。作为示例，绝缘层720可以由硅氧化物形成，电极牺牲层725可以由硅氮化物形成，并且当通过蚀刻工艺去除电极牺牲层725时，绝缘层720可以不被去除。层间绝缘层770可以形成在绝缘层720和电极牺牲层725上，并可以由与绝缘层720相同的材料形成。在示例实施方式中，在形成层间绝缘层770之前，绝缘层720和电极牺牲层725可以被蚀刻以形成阶梯形的焊盘区域。
当层间绝缘层770被形成时，可以形成上分隔层730以将电极牺牲层725的一部分分成多个区域。上分隔层730可以由与绝缘层720相同的材料形成。在图25所示的示例实施方式中，上分隔层730被示出为分别形成在支撑图案707上方。然而，本公开不限于此。根据支撑图案707的布置，上分隔层730可以不分别设置在支撑图案707上方。
参照图26，可以形成沟道结构CH以穿透绝缘层720、电极牺牲层725和层间绝缘层770。每个沟道结构CH可以包括电极绝缘层751、沟道层753、掩埋绝缘层755和沟道连接层757。电极绝缘层751可以包括多个层，例如阻挡层、电荷存储层、隧穿层等，并且所述多个层的至少一部分可以由彼此不同的材料形成。沟道层753可以由掺有杂质的多晶硅等形成。掩埋绝缘层755可以填充沟道层753的内部空间。沟道连接层757可以由掺杂的多晶硅等形成。作为示例，沟道层753和沟道连接层757可以掺有不同导电类型的杂质。
沟道结构CH可以延伸到基板705的第一层701。因此，如图26所示，电极绝缘层751可以与下牺牲层LSL、中间牺牲层MSL、上牺牲层USL、停止层703和第一层701接触。在图26中，沟道结构CH的下表面被示出为设置在与支撑图案707的下表面基本上相同的高度处。然而，本公开不限于此。沟道结构CH的下表面可以设置为高于或低于支撑图案707的下表面。
如图26所示，形成在第一层701的沟槽TCH中的下牺牲层LSL的下表面可以设置为低于沟道结构CH的下表面。然而，这仅是示例，形成在沟槽TCH中的下牺牲层LSL的下表面可以设置为高于沟道结构CH的下表面，或者可以设置在与沟道结构CH的下表面基本上相同的高度处。
参照图27，可以形成分隔沟槽CT以将绝缘层720和电极牺牲层725划分为多个单元结构。作为示例，每个单元结构可以是存储块。分隔沟槽CT可以形成为以预定深度穿透到中间牺牲层MSL中。作为示例，中间牺牲层MSL可以被分隔沟槽CT暴露。
参照图28，分隔沟槽CT的下表面可以设置在上牺牲层USL和下牺牲层LSL之间。因此，中间牺牲层MSL可以暴露。这可以旨在促进在后续工艺中去除中间牺牲层MSL、上牺牲层USL和下牺牲层LSL。在示例实施方式中，如以上参照图22和图23所述，可以预先在第一层701中形成沟槽TCH，并且可以用中间牺牲层MSL填充沟槽TCH。沟槽TCH可以设置在其中将分别形成分隔沟槽CT的区域下面。因此，可以确保在分隔沟槽CT下面具有相对高的厚度的中间牺牲层MSL，并且可以通过增加蚀刻工艺的余量而容易地执行形成分隔沟槽CT以暴露中间牺牲层MSL的工艺。
参照图28，可以在分隔沟槽CT中形成间隔物层SPC。间隔物层SPC可以共形地形成在分隔沟槽CT中，并且可以由与上牺牲层USL、中间牺牲层MSL和下牺牲层LSL的材料不同的材料形成。作为示例，间隔物层SPC可以由硅氮化物形成。
参照图29，可以进行回蚀刻工艺，使得形成在分隔沟槽CT的下表面上的间隔物层SPC被选择性地去除以再次暴露中间牺牲层MSL。在回蚀刻工艺之后，间隔物层SPC可以保留在分隔沟槽CT的侧表面上，并且间隔物层SPC的下表面可以设置在中间牺牲层MSL中。
参照图30，可以通过分隔沟槽CT进行蚀刻工艺以去除中间牺牲层MSL。如上所述，牺牲层MSL可以由多晶硅形成。因此，在去除中间牺牲层MSL期间可以不去除间隔物层SPC，并且绝缘层720和电极牺牲层725可以被保护而不受蚀刻工艺影响。可以去除中间牺牲层MLS以形成水平沟槽ST。
参照图31，可以通过分隔沟槽CT进行附加的蚀刻工艺。可以通过参照图31描述的蚀刻工艺去除在水平沟槽ST中暴露的上牺牲层USL和下牺牲层LSL。此外，电极绝缘层751和支撑图案707的一部分可以与上牺牲层USL和下牺牲层LSL一起被去除。
参照图30和图31，当上牺牲层USL、中间牺牲层MSL和下牺牲层LSL通过蚀刻工艺被去除时，基板705的第一层701和停止层703可以在第一方向上彼此分隔开。在去除中间牺牲层MSL之后，可以去除上牺牲层USL和下牺牲层LSL。此外，由于绝缘层720、电极牺牲层725和层间绝缘层770堆叠在停止层703上，所以由于施加到停止层703的重量，停止层703可能倾斜。
在示例实施方式中，施加到停止层703的负载可以由沟道结构CH承受。备选地，可以设置支撑图案707以分散施加到停止层703的负载。由于支撑图案707从停止层703延伸到第一层701，所以可以防止由水平沟槽ST引起的停止层703的倾斜。
参照图32，可以填充水平沟槽ST。水平沟槽ST可以用半导体材料填充。填充水平沟槽ST的半导体材料可以是多晶硅，例如掺有n型杂质的多晶硅。如图32所示，水平沟槽ST可以用半导体材料填充以形成基板705。基板705可以包括第一层701、由填充水平沟槽ST的半导体材料提供的第二层702以及由停止层703提供的第三层703。由于沟道结构CH的沟道层753通过先前执行的蚀刻工艺在水平沟槽ST中暴露于外部实体，所以沟道层753可以通过第二层702彼此电连接。
填充水平沟槽ST的半导体材料可以通过分隔沟槽CT引入。因此，分隔沟槽ST的下表面可以具有弯曲的形状，如图32所示。然而，这仅是示例，根据示例实施方式，分隔沟槽ST的下表面可以被改变为具有各种形状。
参照图33，在去除分隔沟槽CT中的间隔物层SPC以及电极牺牲层725之后，可以形成电极层710。如上所述，由于蚀刻选择性，在去除电极牺牲层725时可以不去除绝缘层720。当间隔物层SPC和电极牺牲层725由相同的材料形成时，间隔物层SPC和电极牺牲层725可以通过相同的蚀刻工艺被去除。作为示例，间隔物层SPC和电极牺牲层725可以通过执行一次蚀刻工艺而被去除。
电极层710可以包括导电材料，例如金属、金属化合物等。电极层710可以与沟道结构CH的电极绝缘层751接触，并可以被提供为用于驱动存储单元的字线。
参照图34，可以在分隔沟槽CT中形成侧间隔物741和分隔导电层743。侧间隔物741和分隔导电层743可以提供分隔层740。分隔导电层743可以连接到基板705的第二层702等，并可以减小基板705的电阻。根据示例实施方式，可以省略分隔导电层743，或者分隔导电层743可以包括由彼此不同的导电材料形成的多个层。
图35至图41示出根据一示例实施方式的制造存储器件的方法。
根据参照图35至图41描述的方法制造的存储器件可以具有外围上单元(COP)结构，其中外围电路区域和单元区域在第一方向(Z轴方向)上堆叠。在示例实施方式中，第一层901可以由掺有n型杂质的多晶硅形成。在其中存储器件不具有COP结构的情况下，第一层901可以在没有附加的基底层820的情况下通过将杂质注入到半导体晶片中形成。
基底层820可以是包括在外围电路区域中的下层间绝缘层，并可以形成在下基板801上以覆盖电路元件810和金属布线821。每个电路元件810包括栅电极811、电极绝缘层812、源极/漏极区813等，并可以提供驱动存储器件所需的电路。
下牺牲层LSL、中间牺牲层MSL、上牺牲层USL和停止层903可以依次堆叠在第一层901上。作为示例，可以选择性地去除第一层901的一部分，并且可以用下牺牲层LSL和中间牺牲层MSL填充其中第一层901的该部分被去除的空间。
在图35所示的示例实施方式中，下牺牲层LSL和上牺牲层USL可以由相同的绝缘材料形成，中间牺牲层MSL可以由与下牺牲层LSL和上牺牲层USL的材料不同的材料形成。作为示例，下牺牲层LSL和上牺牲层USL可以由硅氧化物形成，中间牺牲层MSL可以由硅氮化物形成。停止层903可以由多晶硅形成。
参照图36，支撑图案907可以形成为从停止层903延伸到第一层901。支撑图案907可以穿透下牺牲层LSL、中间牺牲层MSL和上牺牲层USL。此外，绝缘层920和电极牺牲层925可以交替地堆叠在停止层903上。绝缘层920和电极牺牲层925可以由具有预定蚀刻选择性的材料形成。层间绝缘层970可以形成在绝缘层920和电极牺牲层925上，并且沟道结构CH可以形成为穿透绝缘层920、电极牺牲层925和层间绝缘层970。
每个沟道结构CH可以包括电极绝缘层951、沟道层953、掩埋绝缘层955、沟道连接层957等。沟道结构CH可以基于参照图26描述的示例实施方式来理解。上分隔层930可以形成在支撑图案907上方，并且电极牺牲层925的一部分可以被上分隔层930分为多个区域。
参照图37，可以形成分隔沟槽CT。分隔沟槽CT可以将绝缘层920和电极牺牲层925分成多个单元结构。在示例实施方式中，单元结构可以是存储块。中间牺牲层MSL可以通过分隔沟槽CT暴露于外部实体。中间牺牲层MSL可以形成为在其中将形成分隔沟槽CT的区域下面具有相对高的厚度，使得可以容易地执行用于形成分隔沟槽CT的蚀刻工艺。
参照图38，可以在分隔沟槽CT中形成间隔物层SPC。在形成间隔物层SPC之后，可以执行回蚀刻工艺以将中间牺牲层MSL再次暴露在分隔沟槽CT的下表面上。在图38所示的示例实施方式中，间隔物层SPC可以由非晶硅、多晶硅等形成。备选地，可以在分隔沟槽CT中共形地形成多晶硅，然后可以氧化多晶硅的一部分以形成具有包括两层或更多层的结构的间隔物层SPC。
参照图39，可以通过分隔沟槽CT去除中间牺牲层MSL以形成水平沟槽ST。当存在水平沟槽ST时，沟道结构CH和支撑图案907可以支撑停止层903和上牺牲层USL的负载。由于中间牺牲层MSL由硅氮化物形成，所以在去除中间牺牲层MSL期间，由非晶硅、多晶硅、氧化物等形成的间隔物层SPC可以不被去除并且绝缘层920和电极牺牲层925可以被保护。
参照图40，可以在水平沟槽ST中执行附加的蚀刻工艺以去除电极绝缘层951的在水平沟槽ST中的部分和支撑图案907的在水平沟槽ST中的部分以及暴露的上牺牲层USL和暴露的下牺牲层LSL。如图41所示，半导体材料可以填充延伸的水平沟槽ST。
因此，如图41所示，可以形成具有第一层901、第二层902和第三层903的基板905。第三层903的厚度可以小于第一层901的厚度和第二层902的厚度。在基板905被形成时，可以去除间隔物层SPC以暴露在分隔沟槽CT的侧表面上的牺牲层925。电极牺牲层925可以被选择性地去除，然后用导电材料填充以形成电极层910。在电极层910被形成时，可以在分隔沟槽CT中形成侧间隔物941和分隔导电层943以形成分隔层940。
图42是根据一示例实施方式的包括存储器件的电子装置的示意性框图。
根据图42所示的示例实施方式的电子装置1000可以包括显示器1010、传感器单元1020、存储器1030、通信单元1040、处理器1050、端口1060等。电子装置1000可以进一步包括电源、输入/输出装置等。在图42所示的部件当中，端口1060可以是被提供用于使电子装置1000与视频卡、声卡、存储卡、通用串行总线(USB)装置等通信的装置。电子装置1000可以是综合概念，包括智能电话、平板个人计算机(PC)、智能可穿戴设备等以及一般桌面PC和膝上型PC。
处理器1050可以执行特定的操作或指令、任务等。处理器1050可以是中央处理单元(CPU)、微处理器单元(MCU)、片上系统(SoC)等，并可以经由总线1070与显示器1010、传感器单元1020、存储器1030、通信单元1040以及连接到端口1060的其它装置通信。
存储器1030可以是配置为存储电子装置1000的操作所需的数据或存储多媒体数据的存储介质。存储器1030可以包括诸如随机存取存储器(RAM)的易失性存储器或诸如快闪存储器的非易失性存储器。此外，存储器1030可以包括固态驱动器(SSD)、硬盘驱动器(HDD)和光盘驱动器(ODD)中的至少一种作为储存装置。在图42所示的示例实施方式中，存储器1030可以包括根据参照图1至图41描述的各个实施方式的存储器件。
如上所述，基板可以包括第一层和第二层，并且第二层可以连接到沟道层的侧表面。此外，第二层可以在分隔层下面具有相对较大的厚度。可以降低用于形成第二层的蚀刻工艺的难度，并且可以提高存储器件的可靠性。
尽管以上已经示出和描述了示例实施方式，但是对于本领域技术人员将是明显的是，在不脱离由权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。
本申请要求于2020年1月20日在韩国知识产权局提交的韩国专利申请第10-2020-0007271号的优先权，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种存储器件，包括：
基板，包括第一层、在所述第一层上的第二层以及在所述第二层上的第三层；
堆叠结构，包括堆叠在所述基板上的多个电极层；
多个沟道层，在垂直于所述基板的上表面的方向上延伸，以穿透所述堆叠结构并在相对于所述基板的所述上表面水平的方向上与所述第二层接触；以及
多个分隔层，将所述堆叠结构分成单元结构，
其中在所述第一层与在所述多个分隔层中的至少一个下面的所述第二层之间的第一边界被设置为低于在所述第一层与位于所述多个沟道层中的相邻的两个沟道层之间的所述第二层之间的第二边界。
2.根据权利要求1所述的存储器件，其中所述第一边界设置为低于所述多个沟道层的下表面。
3.根据权利要求1所述的存储器件，其中在所述多个分隔层中的至少一个下面的所述第一层的厚度小于在所述多个沟道层中的至少一个下面的所述第一层的厚度。
4.根据权利要求1所述的存储器件，进一步包括：
多个支撑图案，设置在所述多个沟道层的至少一部分的相邻沟道层之间，所述多个支撑图案中的每个从所述第三层的上表面延伸到所述第一层。
5.根据权利要求4所述的存储器件，其中所述多个支撑图案中的至少一个包括与所述第一层接触的第一支撑区域以及与所述第二层接触的第二支撑区域，以及
所述第一支撑区域的宽度大于所述第二支撑区域的宽度。
6.根据权利要求5所述的存储器件，其中所述多个支撑图案中的所述至少一个包括与所述第三层接触的第三支撑区域，以及
所述第三支撑区域的宽度大于所述第二支撑区域的宽度。
7.根据权利要求4所述的存储器件，其中所述第一边界设置为低于所述多个支撑图案的下表面。
8.根据权利要求4所述的存储器件，其中所述多个支撑图案分别设置在沿垂直于所述基板的所述上表面的所述方向延伸并划分所述多个电极层的一部分的多个上分隔层下面，以及
所述多个支撑图案在平行于所述基板的所述上表面的第一方向上彼此分隔开。
9.根据权利要求1所述的存储器件，其中所述第一层和所述第二层包括相同导电类型的杂质。
10.根据权利要求1所述的存储器件，其中所述第三层的杂质浓度低于所述第一层的杂质浓度并且低于所述第二层的杂质浓度。
11.根据权利要求1所述的存储器件，其中所述第三层的厚度小于所述第一层的厚度并且小于所述第二层的厚度。
12.根据权利要求1所述的存储器件，进一步包括：
基底层，与所述第一层的下表面接触并包括绝缘材料；
多个电路元件，设置在所述基底层下面；以及
源极接触，穿透所述基底层并将所述多个电路元件中的至少一个电连接到所述第一层。
13.一种存储器件，包括：
基板，包括依次堆叠的第一层、第二层和第三层；
多个沟道层，在垂直于所述基板的上表面的第一方向上延伸，穿过所述第三层和所述第二层延伸到所述第一层，并在平行于所述基板的所述上表面的方向上与所述第二层接触；
多个电极层，堆叠在所述基板的所述上表面上；以及
多个分隔层，在所述多个沟道层之间在所述第一方向上延伸并在平行于所述基板的所述上表面的第二方向上延伸，
其中所述第二层的与所述第一层接触的下表面的一部分设置为低于所述多个沟道层的下表面，并且所述第二层的所述下表面的其余部分设置为高于所述多个沟道层的所述下表面。
14.根据权利要求13所述的存储器件，其中所述第二层的所述下表面的设置在所述多个分隔层中的至少一个下面的第一部分设置为低于所述多个沟道层的所述下表面。
15.根据权利要求13所述的存储器件，其中所述第二层的所述下表面的设置在所述多个分隔层中的至少一个下面的第一部分设置为高于所述多个沟道层的所述下表面。
16.根据权利要求13所述的存储器件，其中所述第三层的厚度小于所述第二层的厚度。
17.根据权利要求13所述的存储器件，其中在所述多个分隔层下面，所述第一层的厚度大于所述第三层的厚度。
18.一种存储器件，包括：
外围电路区域，包括下基板、设置在所述下基板上的多个电路元件以及覆盖所述多个电路元件的下层间绝缘层；和
单元区域，包括设置在所述下层间绝缘层上的上基板、在垂直于所述上基板的上表面的第一方向上堆叠的多个电极层、在所述第一方向上延伸以穿透所述多个电极层并电连接到所述上基板的多个沟道层、以及划分所述多个电极层的分隔层，
其中所述上基板包括第一层、堆叠在所述第一层上并在平行于所述第一层的上表面的方向上与所述多个沟道层接触的第二层、以及堆叠在所述第二层上的第三层，以及
所述第二层包括在所述分隔层下面的第一区域以及在所述多个沟道层之间的第二区域，并且所述第一区域的厚度大于所述第二区域的厚度。
19.根据权利要求18所述的存储器件，其中所述第二层与所述多个沟道层中的设置在所述分隔层的相应侧上的沟道层接触。
20.根据权利要求19所述的存储器件，其中所述分隔层的下表面设置为高于所述第一区域的下表面。
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