KR20210093558A - 메모리 장치 및 그 제조 방법 - Google Patents

메모리 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 제1 층, 상기 제1 층 상부의 제2 층, 및 상기 제2 층 상부의 제3 층을 갖는 기판, 상기 기판 상에 적층되는 전극층들을 갖는 적층 구조체, 상기 기판의 상면에 수직하는 방향에서 상기 제3 층까지 연장되어 상기 적층 구조체를 관통하며, 상기 기판의 상면에 평행한 방향에서 상기 제2 층에 접촉하는 채널층들, 및 상기 적층 구조체를 단위 구조체들로 구분하는 분리층들을 포함하며, 상기 분리층들 중 적어도 하나의 하부에서 상기 제1 층과 상기 제2 층 사이의 제1 경계는, 상기 채널층들 사이에서 상기 제1 층과 상기 제2 층 사이의 제2 경계보다 하부에 위치한다.

Description

메모리 장치 및 그 제조 방법{MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 메모리 장치 및 그 제조 방법에 관한 것이다.
메모리 장치는 데이터를 기록하고 지우거나, 기록된 데이터를 읽어올 수 있는 기능을 제공할 수 있다. 메모리 장치는 비휘발성 메모리 장치 및 휘발성 메모리 장치로 구분할 수 있으며, 비휘발성 메모리 장치는 전원이 차단되어도 기록된 데이터가 그대로 유지될 수 있다. 메모리 장치에 요구되는 데이터 저장 용량은 지속적으로 증가하는 추세이며, 그에 따라 메모리 장치의 집적도를 개선하기 위한 다양한 방안이 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 신뢰성이 개선된 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 층, 상기 제1 층 상부의 제2 층, 및 상기 제2 층 상부의 제3 층을 갖는 기판, 상기 기판 상에 적층되는 전극층들을 갖는 적층 구조체, 상기 기판의 상면에 수직하는 방향에서 상기 제3 층까지 연장되어 상기 적층 구조체를 관통하며, 상기 기판의 상면에 평행한 방향에서 상기 제2 층에 접촉하는 채널층들, 및 상기 적층 구조체를 단위 구조체들로 구분하는 분리층들을 포함하며, 상기 분리층들 중 적어도 하나의 하부에서 상기 제1 층과 상기 제2 층 사이의 제1 경계는, 상기 채널층들 사이에서 상기 제1 층과 상기 제2 층 사이의 제2 경계보다 하부에 위치한다.
본 발명의 일 실시예에 따른 메모리 장치는, 순서대로 적층되는 제1 층, 제2 층, 및 제3 층을 갖는 기판, 상기 기판의 상면에 수직하는 제1 방향으로 연장되며, 상기 제1 층 및 상기 제2 층을 관통하여 상기 제3 층까지 연장되고, 상기 기판의 상면에 평행한 방향에서 상기 제2 층에 접촉하는 채널층들, 상기 기판의 상면 위에 적층되는 전극층들, 및 상기 채널층들 사이에서 상기 제1 방향, 및 상기 기판의 상면에 평행한 제2 방향을 따라 연장되는 분리층들을 포함하며, 상기 제1 층에 접촉하는 상기 제2 층의 하면 중 일부는 상기 채널층들의 하면보다 하부에 위치하고, 상기 제2 층의 하면 중 나머지 일부는 상기 채널층들의 하면보다 상부에 위치한다.
본 발명의 일 실시예에 따른 메모리 장치는, 하부 기판, 상기 하부 기판 상에 배치되는 회로 소자들, 및 상기 회로 소자들을 커버하는 하부 층간 절연층을 포함하는 주변 회로 영역, 및 상기 하부 층간 절연층 상에 배치되는 상부 기판, 상기 상부 기판의 상면에 수직하는 제1 방향을 따라 적층되는 전극층들, 상기 제1 방향으로 연장되어 상기 전극층들을 관통하며 상기 상부 기판과 전기적으로 연결되는 채널층들, 및 상기 전극층들을 분할하는 분리층을 포함하는 셀 영역을 포함하며, 상기 상부 기판은 제1 층, 상기 제1 층 상에 적층되며 상기 제1 층의 상면에 평행한 방향에서 상기 채널층들과 접촉하는 제2 층, 및 상기 제2 층 상에 적층되는 제3 층을 포함하며, 상기 제2 층은 상기 분리층 하부의 제1 영역 및 상기 채널층들 사이의 제2 영역을 포함하며, 상기 제1 영역의 두께는 상기 제2 영역의 두께보다 크다.
본 발명의 일 실시예에 따른 메모리 장치의 제조 방법은, 절연성을 갖는 베이스층 상에 상기 베이스층과 다른 제1 물질로 제1 층을 형성하는 단계, 상기 제1 층의 적어도 일부를 제거하여 트렌치들을 형성하는 단계, 상기 제1 층 상에 하부 희생층, 중간 희생층, 상부 희생층, 및 스토퍼층을 순차적으로 형성하여 상기 트렌치들을 상기 중간 희생층으로 채우는 단계, 상기 스토퍼층 상에 전극 희생층들과 절연층들을 교대로 적층하는 단계, 상기 베이스층의 상면에 수직하는 제1 방향으로 연장되며, 상기 전극 희생층들과 상기 절연층들을 관통하여 상기 제1 층까지 연장되는 채널 구조체들을 형성하는 단계, 상기 트렌치들 상부에서 상기 제1 방향, 및 상기 베이스층의 상면에 평행한 제2 방향으로 연장되는 분리 트렌치들을 형성하여 상기 중간 희생층을 노출시키는 단계, 상기 분리 트렌치들을 통해 상기 하부 희생층, 상기 중간 희생층, 및 상기 상부 희생층을 제거하는 단계, 및 상기 하부 희생층, 상기 중간 희생층, 및 상기 상부 희생층이 제거된 영역을 상기 베이스층과 다른 제2 물질로 채워넣는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 기판이 제1 층 및 제2 층을 포함하며, 제2 층은 채널층들의 측면에 연결될 수 있다. 또한 제2 층은 분리층의 하부에서 상대적으로 더 큰 두께를 가질 수 있다. 제2 층을 형성하기 위한 식각 공정의 난이도를 낮출 수 있으며, 메모리 장치의 신뢰성을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 간단하게 나타낸 회로도이다.
도 4는 본 발명의 일 실시에에 따른 메모리 장치의 일 영역을 나타낸 평면도이다.
도 5는 도 4의 I-I` 방향의 단면을 도시한 단면도이다.
도 6 내지 도 9는 도 5의 A 영역을 확대 도시한 도면들이다.
도 10은 도 5의 B 영역을 확대 도시한 도면이다.
도 11은 도 4의 II-II` 방향의 단면을 도시한 단면도이다.
도 12는 도 4의 III-III` 방향의 단면을 도시한 단면도이다.
도 13 및 도 14는 본 발명의 실시예들에 따른 메모리 장치를 나타낸 도면들이다.
도 15는 본 발명의 일 실시에에 따른 메모리 장치의 일 영역을 나타낸 평면도이다.
도 16은 도 14의 IV-IV` 방향의 단면을 도시한 단면도이다.
도 17은 도 14의 V-V` 방향의 단면을 도시한 단면도이다.
도 18은 본 발명의 일 실시에에 따른 메모리 장치의 일 영역을 나타낸 평면도이다.
도 19는 도 18의 VI-VI` 방향의 단면을 도시한 단면도이다.
도 20은 도 18의 VII-VII` 방향의 단면을 도시한 단면도이다.
도 21 내지 도 34는 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도면들이다.
도 35 내지 도 41은 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도면들이다.
도 42는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
먼저 도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(31), 전압 생성기(32), 페이지 버퍼(33), 입출력 회로(34), 및 컨트롤 로직(35) 등을 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함하며, 복수의 메모리 블록들로 구분될 수 있다. 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드라인들(WL) 및 접지 선택 라인(GSL) 등을 통해 로우 디코더(31)와 연결될 수 있으며, 비트라인들(BL)을 통해 페이지 버퍼(33)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 메모리 셀들은 동일한 워드라인(WL)에 연결되고, 동일한 열을 따라 배열되는 메모리 셀들은 동일한 비트라인(BL)에 연결될 수 있다.
로우 디코더(31)는 컨트롤 로직(35) 등으로부터 입력받은 어드레스 데이터(ADDR)를 디코딩하여, 워드라인(WL)을 구동하기 위한 전압들을 생성하고 전달할 수 있다. 로우 디코더(31)는 컨트롤 로직(35)의 제어에 응답하여 전압 발생기(32)가 생성한 워드라인 전압을, 워드라인들(WL)에 입력할 수 있다. 일례로, 로우 디코더(31)는 패스 소자들을 통해 워드라인들(WL)에 연결되며, 패스 소자들이 턴-온될 때 워드라인들(WL)에 워드라인 전압을 입력할 수 있다.
페이지 버퍼(33)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)와 연결되며, 메모리 셀들에 저장된 정보를 읽어오거나, 메모리 셀들에 데이터를 기록할 수 있다. 페이지 버퍼(33)는 칼럼 디코터 및 감지 증폭기를 포함할 수 있다. 칼럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BL)을 중 적어도 일부를 선택할 수 있으며, 감지 증폭기는 읽기 동작 시에 칼럼 디코더가 선택한 비트 라인에 연결된 메모리 셀의 데이터를 읽어올 수 있다.
입출력 회로(34)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(33)에 전달할 수 있으며, 읽기 동작 시 페이지 버퍼(33)가 메모리 셀 어레이(20)로부터 읽어 온 데이터(DATA)를 외부로 출력할 수 있다. 입출력 회로(34)는 외부의 메모리 컨트롤러로부터 입력받는 어드레스 또는 명령어를 컨트롤 로직(35)에 전달할 수 있다.
컨트롤 로직(35)은 로우 디코더(31), 전압 생성기(32), 및 페이지 버퍼(33) 등의 동작을 제어할 수 있다. 일 실시예에서 컨트롤 로직(35)은 외부의 메모리 컨트롤러 등으로부터 전달되는 제어 신호 및 외부 전압에 따라 동작할 수 있다.
전압 생성기(32)는 외부에서 입력되는 전원 전압을 이용하여 메모리 장치(10)의 동작에 필요한 제어 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압, 패스 전압 등을 생성할 수 있다. 전압 생성기(32)가 출력하는 전압은 주변 회로(30)에 공급되거나, 로우 디코더(31) 등을 통해 메모리 셀 어레이(20)에 입력될 수 있다.
일례로, 프로그램 동작에서 데이터를 기록하고자 하는 선택 메모리 셀에 연결되는 선택 워드라인에는, 프로그램 전압이 입력될 수 있다. 또한, 선택 메모리 셀과 하나의 메모리 셀 스트링에 포함되어 채널층을 공유하는 비선택 메모리 셀들에 연결되는 비선택 워드라인들에는 프로그램 전압보다 작은 패스 전압이 입력될 수 있다.
또한 일 실시예에서, 읽기 동작에서는 데이터를 읽어오고자 하는 선택 메모리 셀에 연결된 선택 워드라인에 읽기 전압이 입력되고, 선택 메모리 셀과 채널층을 공유하는 비선택 메모리 셀들에 연결된 비선택 워드라인들에는 패스 전압이 입력될 수 있다. 메모리 셀들 각각이 복수의 비트들을 갖는 데이터를 저장하는 일 실시예에서, 로우 디코더(31)는 서로 다른 크기를 갖는 복수의 읽기 전압들을 선택 워드라인에 입력할 수도 있다.
다음으로 도 2를 참조하면, 메모리 셀 어레이(20)는 복수 개의 메모리 블록들(BLK1-BLKn)을 포함할 수 있다. 메모리 블록들(BLK1-BLKn) 각각은 제1 방향(Z축 방향)에서 적층된 워드라인들 및 제1 방향으로 연장되는 채널층들을 포함할 수 있다. 워드라인들은 제2 방향(X축 방향) 및 제3 방향(Y축 방향)에 의해 정의되는 평면 상에서 연장될 수 있다.
워드라인들과 채널 구조체들은, 3차원적으로 배열된 메모리 셀들을 제공할 수 있다. 또한, 메모리 블록들(BLK1-BLKn) 각각은 제2 방향 또는 제3 방향으로 연장되며 채널층들과 연결되는 비트라인들을 포함할 수 있다. 일례로 메모리 셀 어레이(20)에서 메모리 블록들(BK1-BKn)은 제2 방향 및 제3 방향을 따라 배열될 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 간단하게 나타낸 회로도이다.
도 3을 참조하면, 하나의 메모리 블록(BLK)은 복수의 메모리 셀 스트링들(S)을 포함할 수 있으며, 적어도 일부의 메모리 셀 스트링들(S)은 워드라인들(WL1-WLn) 및 비트라인들(BL1-BL3)을 공유할 수 있다.
메모리 셀 스트링들(S) 각각은, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST) 사이에 연결되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)은 서로 직렬로 연결되며, 상부에 배치되는 제2 스트링 선택 트랜지스터(SST2)는 비트라인들(BL1-BL2) 중 하나와 연결될 수 있다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
복수의 메모리 셀들(MC)은 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST) 사이에서 서로 직렬로 연결될 수 있다. 실시예들에 따라, 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST)의 개수는 다양하게 변형될 수 있으며, 메모리 셀 스트링들(S) 각각은 적어도 하나의 더미 메모리 셀을 더 포함할 수 있다.
복수의 메모리 셀들(MC)의 게이트 전극들은, 워드라인들(WL1-WLn)에 연결될 수 있다. 또한, 접지 선택 트랜지스터(GST)의 게이트 전극은 접지 선택 라인(GSL)에 연결되며, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극들은 스트링 선택 라인들(SSL11-SSL23)에 연결될 수 있다.
도 4는 본 발명의 일 실시에에 따른 메모리 장치의 일 영역을 나타낸 평면도이다. 한편, 도 5는 도 4의 I-I` 방향의 단면을 도시한 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 기판(105), 기판(105) 상에 교대로 적층되는 전극층들(110)과 절연층들(120)을 갖는 적층 구조체, 기판(105)의 상면에 수직하는 제1 방향(Z축 방향)으로 연장되는 채널 구조체들(CH), 적층 구조체를 단위 구조체들로 구분하는 분리층들(140), 적층 구조체를 커버하는 층간 절연층(170) 등을 포함할 수 있다.
기판(105)은 제1 층(101), 제1 층(101) 상부의 제2 층(102), 제2 층(102) 상부의 제3 층(103) 등을 포함할 수 있다. 제3 층(103)은 제1 층(101) 및 제2 층(102)보다 작은 두께를 가질 수 있다. 일 실시예에서 제1 층(101)과 제2 층(102)은 동일한 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다. 예를 들어 제1 층(101)과 제2 층(102)은 n형 불순물로 도핑된 폴리 실리콘을 포함할 수 있다. 제3 층(103)은 제1 층(101) 및 제2 층(102)과 같은 도전형의 불순물로 도핑되거나, 또는 불순물을 포함하지 않은 반도체 물질로 형성될 수 있다. 제3 층(103)의 불순물 농도는, 제1 층(101) 및/또는 제2 층(102)의 불순물 농도보다 낮을 수 있다.
일 실시예에서, 메모리 장치(100)는 지지 패턴들(107)을 포함할 수 있다. 지지 패턴들(107)은 절연성 물질, 예를 들어 실리콘 산화물 또는 실리콘 질화물 등으로 형성될 수 있다. 지지 패턴들(107)은 제3 층(103)의 상면으로부터 제1 층(101)까지 연장될 수 있다. 도 5를 참조하면, 지지 패턴들(107)은 제3 층(103)의 상면, 다시 말해 적층 구조체와 제3 층(103) 사이의 경계면으로부터 연장될 수 있으며, 지지 패턴들(107)의 하면은 제1 층(101) 내에 매립될 수 있다. 지지 패턴들(107)의 두께는 제2 층(102)과 제3 층(103)의 두께의 합보다 클 수 있다. 실시예들에 따라, 지지 패턴들(107) 중 적어도 일부의 상면이 제3 층(103)의 상면보다 상부에 위치할 수도 있다.
도 4 및 도 5에 도시한 일 실시예에서 지지 패턴들(107)은 제2 방향(X축 방향)과 제3 방향(Y축 방향)을 따라 서로 분리되어 배치될 수 있다. 일례로 지지 패턴들(107)은, 전극층들(110) 중 적어도 하나를 분할하는 상부 분리층들(130)의 하부에 배치될 수 있다. 상부 분리층들(130) 각각은 제2 방향에서 서로 인접한 분리층들(140) 사이에서 전극층들(110) 중 적어도 하나를 분할할 수 있다. 일례로 상부 분리층들(130)에 의해 분할되는 전극층들(110)은 스트링 선택 라인일 수 있다.
상부 분리층들(130) 중 하나의 하부에는 제3 방향에서 분리되는 둘 이상의 지지 패턴들(107)이 배치될 수 있다. 다만 이는 일 실시예이며, 지지 패턴들(107)의 배치와 형상은 다양하게 변형될 수 있다. 일례로 지지 패턴들(107)은 제2 방향과 제3 방향에 의해 정의되는 평면 상에서 채널 구조체들(CH)과 중첩되지 않도록 다양하게 배치될 수 있다.
전극층들(110)은 도전성 물질, 예를 들어 텅스텐과 같은 금속 물질로 형성될 수 있으며, 절연층들(120)은 실리콘 산화물과 같은 절연성 물질로 형성될 수 있다. 채널 구조체들(CH) 각각은 전극 절연층(151), 채널층(153), 매립 절연층(155) 및 채널 연결층(157) 등을 포함할 수 있다. 전극 절연층(151)은 복수의 층들, 예를 들어 터널링층, 전하 저장층, 블록킹층 등을 포함할 수 있다. 채널층(153)은 반도체 물질로 형성될 수 있으며, 일례로 채널층(153)은 p형 불순물로 도핑된 폴리 실리콘으로 형성될 수 있다. 채널 연결층(157)은 반도체 물질, 예를 들어 n형 불순물로 도핑된 폴리 실리콘으로 형성될 수 있다.
전극 절연층(151)은 채널층(153)의 외측면을 둘러싸도록 형성되며, 전극층들(110)과 채널층(153)의 사이에 배치될 수 있다. 전극 절연층(151)은 기판(105)의 제2 층(102)에 인접한 영역에는 존재하지 않을 수 있다. 따라서 도 5에 도시한 바와 같이, 제2 층(102)을 통해 채널층들(153)이 서로 전기적으로 연결될 수 있다. 제2 층(102)은 제2 방향과 제3 방향을 따라 연장되어 채널층들(153)을 서로 연결할 수 있다. 일례로 제2 층(102)은 채널층들(153)에 직접 접촉할 수 있으며, 지지 패턴들(107) 중 적어도 하나의 측면을 파고 들어가도록 형성될 수 있다.
분리층들(140) 각각은 측면 스페이서(141)와 분리 도전층(143) 등을 포함할 수 있다. 분리 도전층(143)은 도전성 물질을 포함하며, 기판(105)에 직접 연결될 수 있다. 일례로 분리 도전층(143)은 제2 층(102)과 접촉할 수 있다. 일 실시예에서 분리층들(140) 중 적어도 하나는 하부에서 굴곡진 영역을 가질 수 있다. 도 5에 도시한 일 실시예에서, 분리 도전층(143)은 제2 층(102)에 가까울수록 폭이 감소하는 테이퍼 형상을 가질 수 있으며, 굴곡진 영역에서 측면 스페이서(141)의 폭이 증가 및 감소하면서 분리 도전층(143)을 둘러쌀 수 있다.
일 실시예에서, 제2 층(102)은 분리층들(140)의 주변에서 상대적으로 더 큰 두께를 가질 수 있다. 도 5를 참조하면, 제2 층(102)은 제1 영역(102A)과 제2 영역(102B)을 포함하며, 분리층들(140)에 연결되는 제1 영역(102A)은, 채널층들(153) 사이의 제2 영역(102B)보다 큰 두께를 가질 수 있다. 제1 영역(102A)과 제2 영역(102B)의 두께 차이로 인해, 분리층들(140)의 하부에서 제1 층(101)의 두께가 채널층들(153)의 하부에서 제1 층(101)의 두께보다 작을 수 있다.
제1 영역(102A)의 두께가 제2 영역(102B)의 두께보다 큰 조건에서, 기판(105)의 제2 층(102)은 다양한 형상을 가질 수 있다. 일례로, 도 5에 도시한 바와 같이, 제1 영역(102A)의 하면이 제2 영역(102B)의 하면보다 아래에 위치하도록 함으로써, 제1 영역(102A)이 제2 영역(102B)보다 큰 두께를 갖도록 형성될 수 있다. 또한, 도 5에 도시한 바와 다르게, 제1 영역(102A)의 상면이 제2 영역(102B)의 상면보다 아래에 위치할 수도 있다. 분리층들(140)의 하부에서 상대적으로 큰 두께를 갖는 제1 영역(102A)에 의해, 분리층들(140) 중 적어도 하나의 양측에 위치한 채널층들(153)이, 제2 층(102)에 접촉할 수 있다.
도 5를 참조하면, 제1 층(101)과 제2 층(102) 사이의 경계는 분리층들(140) 하부의 제1 경계(BD1)와, 채널층들(153) 사이의 제2 경계(BD2)를 포함할 수 있다. 제2 층(102)이 분리층들(140)의 하부에서 상대적으로 큰 두께를 가지므로, 제1 경계(BD1)가 제2 경계(BD2)보다 하부에 위치할 수 있다. 다시 말해, 제1 경계(BD1)가 제2 경계(BD2)보다 제1 층(101)의 하면에 더 가까이 위치할 수 있다. 또한 제1 경계(BD1)는 지지 패턴들(107)의 하면보다 하부에 위치할 수 있다.
도 6 내지 도 9는 도 5의 A 영역을 확대 도시한 도면들이다.
먼저 도 6을 참조하면, 제2 층(102)은 분리층들(140)과 직접 접촉하는 제1 영역(102A), 및 채널층들(153)과 직접 접촉하는 제2 영역(102B)을 포함할 수 있다. 제1 영역(102A)의 제1 두께(T1)는 제2 영역(102B)의 제2 두께(T2)보다 클 수 있다.
따라서 제1 층(101)과 제2 층(102) 사이의 제1 경계(BD1)는, 제1 층(101)과 제2 층(102) 사이의 제2 경계(BD2)보다 제1 방향(Z축 방향)에서 하부에 위치할 수 있다. 제1 경계(BD1)는 제2 경계(BD2)보다 제1 층(101)의 하면에 가까이 위치할 수 있다.
제2 층(102)이 분리층들(140)의 주변에서 상대적으로 큰 두께를 가지기 때문에, 제1 층(101)에서도 두께 차이가 나타날 수 있다. 일례로, 도 6에 도시한 바와 같이 분리층들(140) 하부에서 제1 층(101)은 제3 두께(T3)를 갖고, 채널층들(153) 하부에서 제1 층(101)은 제4 두께(T4)를 가질 수 있으며, 제3 두께(T3)가 제4 두께(T4)보다 작을 수 있다. 또한 일 실시예에서, 제3 두께(T3)는 제3 층(103)의 두께보다 클 수 있다.
앞서 설명한 바와 같이, 제2 층(102)은 채널층들(153)의 측면에 접촉할 수 있다. 따라서 도 6에 도시한 바와 같이, 전극 절연층(151)은 제2 층(102)에 의해 제1 방향에서 상하로 분리되는 영역들을 가질 수 있다. 채널층들(153)의 측면에서 제2 층(102)은 제1 방향을 따라 제1 길이(D1) 및 제2 길이(D2)만큼 연장될 수 있다. 제1 길이(D1)와 제2 길이(D2)는 서로 같거나 다를 수 있다.
도 6에 도시한 일 실시예에서 분리층들(140)의 적어도 일부가 제1 층(102A) 내에 배치되며, 분리 도전층(143)의 하면(BSWC)은 제2 경계(BD2)보다 하부에 위치할 수 있다. 또한 도 6에 도시한 일 실시예에서는 채널층들(153)의 하면(BSCH)이 분리 도전층(143)의 하면(BSWC)과 실질적으로 같은 높이에 위치하는 것으로 도시하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다. 일례로, 분리 도전층(143)의 하면(BSWC)이 채널층들(153)의 하면(BSCH)보다 상부 또는 하부에 위치할 수도 있다.
다음으로 도 7을 참조하면, 분리층들(140)의 하면(BSWC)이 제2 경계(BD2)보다 상부에 위치할 수 있다. 다시 말해, 제1 영역(102A)에 접촉하는 분리층들(140)의 하면(BSWC)이, 제2 영역(102B)의 하면인 제2 경계(BD2)보다 제1 방향(Z축 방향)에서 더 상부에 위치할 수 있다. 따라서 도 7에 도시한 일 실시예에서는, 분리층들(140)의 하면(BSWC)이 채널층들(153)의 하면(BSCH)보다 상부에 위치할 수 있다.
도 8을 참조하면, 제1 영역(102A)의 하면인 제1 경계(BD1)가 제2 경계(BD2)와 채널층들(153)의 하면(BSCH) 사이에 위치할 수도 있다. 도 8에 도시한 일 실시예에서, 제1 경계(BD1)는 채널층들(153)의 하면(BSCH)보다 상부에 위치할 수 있다.
다음으로 도 9를 참조하면, 분리층들(140)과 기판(105)이 접촉하는 영역에서, 분리층들(140)의 측면이 돌출되지 않는 형상을 가질 수 있다. 한편 도 9에 도시한 일 실시예에서 분리층들(140)의 하면(BSWC)이 제2 경계(BD2)보다 하부에 위치하는 것으로 도시되었으나, 반드시 이와 같은 형태로 한정되는 것은 아니다. 일례로 분리층들(140)의 하면(BSWC)은 제1 방향(Z축 방향)에서 제2 경계(BD2)보다 상부에 위치할 수도 있다. 분리층들(140)의 하면(BSWC)이 채널층들(153)의 하면(BSCH)보다 상부 또는 하부에 위치할 수도 있다. 또한 도 9에 도시한 일 실시예에서, 제1 경계(BD1)가 제2 경계(BD2)와 채널층들(153)의 하면(BSCH) 사이에 위치할 수도 있다.
도 10은 도 6의 B 영역을 확대 도시한 도면이다.
도 10을 참조하면, 채널층들(153) 중 적어도 하나는 제2 방향(X축 방향)에서 지지 패턴들(107)과 인접할 수 있다. 지지 패턴들(107)은 메모리 장치(100)의 제조 공정에서 제3 층(103)의 상부에 형성되는 적층 구조체의 무너짐을 방지하기 위한 구조물로서, 절연성 물질로 형성될 수 있다. 본 발명의 일 실시예에서는 메모리 장치(100)의 제조 공정 중에 제1 층(101)과 제3 층(103) 사이에 빈 공간이 존재할 수 있으며, 지지 패턴들(107)은 상기 빈 공간이 발생한 경우 적층 구조체 및/또는 기판(105)의 무너짐을 방지할 수 있다.
지지 패턴들(107)은 제1 층(101)과 제3 층(103)을 연결할 수 있다. 따라서 지지 패턴들(107)의 하면(BSS)은 제1 층(101)과 직접 접촉할 수 있다. 도 10에 도시한 일 실시예에서는 지지 패턴들(107)의 하면(BSS)이 채널층들(153)의 하면(BSCH)보다 하부에 위치하고, 채널 구조체들(CH)의 하면과 실질적으로 같은 높이에 위치하는 것으로 도시되었으나, 반드시 이러한 형태로 한정되는 것은 아니다. 지지 패턴들(107)의 하면(BSS)은 제1 층(101)과 직접 접촉하며, 그 위치는 다양하게 결정될 수 있다.
도 10에 도시한 일 실시예에서 지지 패턴들(107)의 상면(USS)은, 제3 층(103)의 상면과 공면을 형성할 수 있다. 따라서 지지 패턴들(107)의 상면(USS)이 적층 구조체의 최하단에 위치한 절연층(120)과 직접 접촉할 수 있다. 다만, 실시예들에 따라서, 지지 패턴들(107)이 제3 층(103)에 매립되어 외부로 노출되지 않을 수 있다. 다시 말해, 지지 패턴들(107)과 최하단의 절연층(120) 사이에 제3 층(103)이 존재할 수도 있다.
도 10을 참조하면, 지지 패턴들(107) 중 적어도 하나는 서로 다른 폭을 갖는 제1 지지 영역과 제2 지지 영역을 포함할 수 있다. 일례로 제1 지지 영역은 제1 층(101)에 접촉하는 영역일 수 있으며, 제2 지지 영역은 제2 층(102)에 접촉하는 영역일 수 있다. 제2 지지 영역의 일부는 제조 공정 중에 제거될 수 있으며, 따라서 제2 지지 영역은 제1 지지 영역보다 작은 폭을 가질 수 있다.
또한 지지 패턴들(107) 중 적어도 하나는, 제3 층(103)에 접촉하는 제3 지지 영역을 포함할 수 있다. 제3 지지 영역의 폭은 제2 지지 영역의 폭보다 클 수 있다. 또한 제1 층(101)에 가까워질수록 지지 패턴들(107)이 점점 좁아지는 폭을 가질 수 있으며, 제3 지지 영역의 폭은 제1 지지 영역의 폭보다 클 수 있다.
지지 패턴들(107)의 형상과 배치는 다양하게 변형될 수 있다. 실시예들에 따라, 지지 패턴들(107)은 분리층들(140)의 하부에 배치될 수도 있다. 분리층들(140)의 하부에 지지 패턴들(107)이 배치될 경우, 기판(105)의 제2 층(102)을 형성하는 공정을 진행할 수 있도록, 지지 패턴들(107)은 분리층들(140)이 연장되는 제3 방향(Y축 방향)을 따라 서로 분리될 수 있다.
도 11은 도 4의 II-II` 방향의 단면을 도시한 단면도이다. 한편, 도 12는 도 4의 III-III` 방향의 단면을 도시한 단면도이다.
도 11을 참조하면, 메모리 장치(100)는 채널 구조체들(CH)과 실질적으로 같은 구조를 갖는 더미 채널 구조체들(DCH)을 더 포함할 수 있다. 더미 채널 구조체들(DCH)은 채널 구조체들(CH)과 마찬가지로 전극 절연층(151), 채널층(153), 매립 절연층(155) 및 채널 연결층(157) 등을 포함할 수 있다. 다만 더미 채널 구조체들(DCH)은 비트라인들과 전기적으로 연결되지 않을 수 있다. 따라서 더미 채널 구조체들(DCH)과 전극층들(110)이 제공하는 메모리 셀들은, 실제로 프로그램 동작이나 읽기 동작들이 실행되지 않는 더미 메모리 셀들일 수 있다.
도 12를 참조하면, 제2 방향(X축 방향)에서 같은 위치에 배치되는 지지 패턴들(107)이 제3 방향(Y축 방향)을 따라 서로 분리될 수 있다. 지지 패턴들(107)은 상부 분리층들(130) 중 하나의 하부에 배치될 수 있다. 상부 분리층들(130)은 제3 방향으로 연장되며, 상부 분리층들(130)에 의해 스트링 선택 라인을 제공하는 전극층들(130)이 복수의 영역들로 분할될 수 있다.
제3 방향에서 지지 패턴들(107) 사이에는 더미 채널 구조체들(DCH)이 배치될 수 있다. 또한 도 4의 평면도를 함께 참조하면, 제2 방향에서 지지 패턴들(107) 사이에는 채널 구조체들(CH)이 배치될 수 있다. 다시 말해, 지지 패턴들(107)은 채널 구조체들(CH) 및 더미 채널 구조체들(DCH)과 중첩되지 않도록 배치될 수 있다.
다만 실시예들에 따라, 지지 패턴들(107)이 더미 채널 구조체들(DCH)과 평면 상에서 중첩될 수도 있다. 이 경우, 지지 패턴들(107) 중 적어도 하나가 더미 채널 구조체(DCH)와 접촉할 수 있다. 또한, 지지 패턴들(107) 중 적어도 하나가 더미 채널 구조체(DCH)에 의해 관통될 수도 있다. 지지 패턴들(107) 중 적어도 하나에 접촉하는 더미 채널 구조체(DCH)의 채널층(153)은 기판(105)의 제2 층(102)과 접촉하지 않을 수 있다.
도 13 및 도 14는 본 발명의 실시예들에 따른 메모리 장치를 나타낸 도면들이다.
먼저 도 13을 참조하면, 메모리 장치(200)는 주변 회로 영역(P)과 셀 영역(C)을 포함할 수 있다. 주변 회로 영역(P)과 셀 영역(C)은 제1 방향(Z축 방향)으로 적층될 수 있으며, 일례로 셀 영역(C)이 주변 회로 영역(P)의 상부에 배치될 수 있다. 셀 영역(C)은 복수의 메모리 셀들, 메모리 셀들에 연결되는 워드라인들 및 비트라인들 등을 포함할 수 있으며, 주변 회로 영역(P)은 메모리 셀들을 구동하기 위한 회로들이 포함될 수 있다.
주변 회로 영역(P)은 하부 기판(280), 하부 기판(280)에 형성되는 회로 소자들(290), 하부 기판(280) 상에서 회로 소자들(290)을 커버하는 하부 층간 절연층(260) 등을 포함할 수 있다. 회로 소자들(290)은 로우 디코더, 페이지 버퍼, 전원 생성기, 컨트롤 로직 등을 제공할 수 있다. 회로 소자들(290)은 게이트 전극(291), 전극 절연층(292) 및 활성 영역(293)을 갖는 트랜지스터일 수 있다. 회로 소자들(290)은 하부 층간 절연층(260)에 매립되는 메탈 배선들(261)에 연결될 수 있다.
하부 층간 절연층(260)은 실리콘 산화물 등과 같은 절연 물질로 형성되며, 상부 기판(205)을 형성하기 위한 베이스층으로 제공될 수 있다. 일례로, 하부 층간 절연층(260) 상에 폴리 실리콘으로 상부 기판(205)이 형성될 수 있으며, 상부 기판(205)은 순서대로 적층되는 제1 층(201), 제2 층(202), 및 제3 층(203) 등을 포함할 수 있다. 제3 층(203)의 두께는, 제1 층(201) 및 제2 층(202) 각각의 두께보다 작을 수 있다.
제1 층(201)과 제2 층(202)은 같은 베이스층과 다른 물질로 형성될 수 있다. 일례로 제1 층(201)은 베이스층과 다른 제1 물질로, 제2 층(202)은 베이스층과 다른 제2 물질로 형성될 수 있다. 일 실시예에서 제1 물질과 제2 물질은 반도체 물질일 수 있으며, 도전형의 불순물, 예를 들어 n형 불순물로 도핑된 폴리 실리콘일 수 있다. 제2 층(202)은 분리층들(240)의 하부에 배치되며 상대적으로 큰 두께를 갖는 제1 영역(202A)과, 채널 구조체들(CH) 사이에 배치되며 상대적으로 작은 두께를 갖는 제2 영역(202B)을 포함할 수 있다.
메탈 배선들(261) 중 적어도 하나는 소스 컨택(263)에 의해 상부 기판(205)에 연결될 수 있다. 메모리 장치(200)의 동작 시에, 소스 컨택(263)을 통해 상부 기판(205)에 소스 전압이 입력될 수 있다. 소스 컨택(263)은 제1 층(201) 및 제2 층(202) 중 적어도 하나에 전기적으로 연결될 수 있다.
상부 기판(205) 상에는 전극층들(210)과 절연층들(220), 및 상부 층간 절연층(270) 등을 포함하는 적층 구조체가 배치되며, 적층 구조체를 관통하여 상부 기판(205)에 연결되는 채널 구조체들(CH)이 형성될 수 있다. 채널 구조체들(CH) 각각은 전극 절연층(251), 채널층(253), 매립 절연층(255) 및 채널 연결층(257) 등을 포함할 수 있다. 적층 구조체는 분리층들(240)에 의해 단위 구조체들로 분할될 수 있다. 일례로 단위 구조체들 각각은 하나의 메모리 블록일 수 있다. 적층 구조체 및 채널 구조체들(CH)에 대해서는 앞서 도 5에 도시한 일 실시예에 대한 설명을 참조하여 이해될 수 있을 것이다.
채널 구조체들(CH)은 상부 기판(205)의 제1 층(201)까지 연장되며, 채널층들(253)은 제2 층(202)과 직접 접촉할 수 있다. 따라서, 채널 구조체들(CH)의 채널층들(253)이 제2 층(202)을 통해 서로 전기적으로 연결될 수 있다. 제2 층(202)은 제1 영역(202A)과 제2 영역(202B)을 포함하며, 채널층들(253)은 제2 영역(202B)에 직접 접촉할 수 있다. 제1 영역(202A)은 분리층들(240)의 하부에 배치되며, 제2 영역들(202B)에 비해 상대적으로 큰 두께를 가질 수 있다.
전극층들(210) 중에서 스트링 선택 라인을 제공하는 일부는 상부 분리층들(230)에 의해 복수의 영역들로 분할될 수 있다. 상부 분리층들(230)의 하부에는 지지 패턴들(207)이 배치되며, 지지 패턴들(207)은 기판(205)의 제1 층(201)과 제3 층(203) 사이에서 연장될 수 있다. 다시 말해, 지지 패턴들(207)은 제2 층(202)을 관통하며 제1 층(201)과 제3 층(203)에 접촉할 수 있다. 지지 패턴들(207)은 채널 구조체들(CH)과 겹치지 않도록 배치될 수 있다.
다음으로 도 14를 참조하면, 메모리 장치(300)는 순차적으로 적층되는 제1 층(301), 제2 층(302), 및 제3 층(303)을 갖는 기판(305)을 포함할 수 있다. 기판(305) 상에는 전극층들(310)과 절연층들(320), 채널 구조체들(CH), 상부 분리층들(330), 분리층들(340), 및 층간 절연층(370) 등이 형성될 수 있다. 상부 분리층들(330) 하부에는 지지 패턴들(307)이 배치될 수 있다. 제2 층(302)은 분리층들(340)의 하부에 배치되며 상대적으로 큰 두께를 갖는 제1 영역(302A)과, 채널 구조체들(CH) 사이에 배치되며 상대적으로 작은 두께를 갖는 제2 영역(302B)을 포함할 수 있다.
도 14에 도시한 일 실시예에서 채널 구조체들(CH) 각각은 하부 채널 구조체(LCH)와 상부 채널 구조체(UCH)를 포함할 수 있다. 하부 채널 구조체(LCH)는 기판(305)으로부터 연장될 수 있으며, 상부 채널 구조체(UCH)는 하부 채널 구조체(LCH) 상에서 층간 절연층(370)까지 연장될 수 있다. 상부 채널 구조체(UCH)와 하부 채널 구조체(LCH) 사이의 경계에서 전극 절연층들(351) 및 채널층들(353)이 서로 연결될 수 있다.
상부 채널 구조체(UCH)와 하부 채널 구조체(LCH) 사이의 경계에는 더미 전극층(315)이 배치될 수 있다. 상부 채널 구조체(UCH)와 하부 채널 구조체(LCH) 사이의 경계에서는 전극 절연층들(351)과 채널층들(353)의 특성이 열화될 수 있다. 따라서, 상부 채널 구조체(UCH)와 하부 채널 구조체(LCH) 사이의 경계에 더미 전극층(315)가 배치될 수 있으며, 더미 전극층(315)은 더미 메모리 셀에 연결되는 더미 워드라인을 제공할 수 있다. 더미 메모리 셀에서는 프로그램 동작, 읽기 동작 등이 실행되지 않을 수 있다.
도 15는 본 발명의 일 실시에에 따른 메모리 장치의 일 영역을 나타낸 평면도이다. 도 16은 도 15의 IV-IV` 방향의 단면을 도시한 단면도이며, 도 17은 도 15의 V-V` 방향의 단면을 도시한 단면도이다.
도 15 내지 도 17을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(400)는 순서대로 적층되는 제1 층(401), 제2 층(402) 및 제3 층(403)을 갖는 기판(405)을 포함하며, 기판(405)은 절연성 물질로 형성된 베이스층(460) 상에 배치될 수 있다. 기판(405) 상에는 전극층들(410)과 절연층들(420), 채널 구조체들(CH), 더미 채널 구조체들(DCH), 상부 분리층들(430), 분리층들(440), 및 층간 절연층(470) 등이 형성될 수 있다.
제2 층(402)은 분리층들(440)의 하부에 배치되며 상대적으로 큰 두께를 갖는 제1 영역(402A)과, 채널 구조체들(CH) 사이에 배치되며 상대적으로 작은 두께를 갖는 제2 영역(402B)을 포함할 수 있다. 상기와 같은 두께 차이로 인해, 제1 층(401)과 제2 층(402) 사이의 경계는 제1 방향(Z축 방향)에서 서로 다른 위치에 배치되는 제1 경계(BD1)와 제2 경계(BD2)를 포함할 수 있다. 일례로, 분리층들(440)의 주변에 배치되는 제1 경계(BD1)가, 채널 구조체들(CH) 사이의 제2 경계(BD2)보다 하부에 위치할 수 있다.
도 15 내지 도 17을 참조하면, 메모리 장치(400)는 제조 공정 중에 기판(405) 및/또는 기판(405) 상의 적층 구조체의 무너짐을 방지하기 위한 지지 패턴들(407)을 포함할 수 있다. 지지 패턴들(407)은 채널 구조체들(CH)과 중첩되지 않도록 형성될 수 있다. 일례로, 지지 패턴들(407)은 제2 방향(X축 방향) 및 제3 방향(Y축 방향)에 교차하는 방향을 따라 연장될 수 있다.
지지 패턴들(407) 각각은 제2 층(402)을 관통할 수 있다. 다시 말해, 지지 패턴들(407)은 제1 층(401) 및 제3 층(403)에 접촉할 수 있다. 지지 패턴들(407)의 상면은 제3 층(403)의 상면과 공면을 형성하거나, 또는 제3 층(403) 내에 매립되어 제3 층(403)에 접촉할 수 있다.
한편, 도 16 및 도 17을 참조하면, 분리층들(440)은 측면 스페이서(441), 하부 분리 도전층(442) 및 상부 분리 도전층(443) 등을 포함할 수 있다. 하부 분리 도전층(442)과 상부 분리 도전층(443)은 서로 다른 도전성 물질들로 형성될 수 있다. 일례로 하부 분리 도전층(442)과 상부 분리 도전층(443) 중 하나는 폴리 실리콘으로 형성되고, 나머지 하나는 텅스텐 등의 금속, 또는 금속 화합물 등으로 형성될 수 있다. 도 16 및 도 17에 도시한 바와 같이 하부 분리 도전층(442)과 상부 분리 도전층(443)을 서로 다른 물질로 형성함으로써, 하나의 물질로 분리 도전층을 형성하는 경우에 발생할 수 있는 워피지(warpage) 문제를 해결할 수 있다.
도 18은 본 발명의 일 실시에에 따른 메모리 장치의 일 영역을 나타낸 평면도이다. 도 19는 도 18의 VI-VI` 방향의 단면을 도시한 단면도이며, 도 20은 도 18의 VII-VII` 방향의 단면을 도시한 단면도이다.
도 18 내지 도 20을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(500)는 순서대로 적층되는 제1 층(501), 제2 층(502) 및 제3 층(503)을 갖는 기판(505)을 포함하며, 기판(505)은 절연성 물질로 형성된 베이스층(560) 상에 배치될 수 있다. 기판(505) 상에는 전극층들(510)과 절연층들(520), 채널 구조체들(CH), 더미 채널 구조체들(DCH), 상부 분리층들(530), 분리층들(540), 및 층간 절연층(570) 등이 형성될 수 있다.
제2 층(502)은 분리층들(540)의 하부에 배치되며 상대적으로 큰 두께를 갖는 제1 영역(502A)과, 채널 구조체들(CH) 사이에 배치되며 상대적으로 작은 두께를 갖는 제2 영역(502B)을 포함할 수 있다. 상기와 같은 두께 차이로 인해, 제1 층(501)과 제2 층(502) 사이의 경계는 제1 방향(Z축 방향)에서 서로 다른 위치에 배치되는 제1 경계(BD1)와 제2 경계(BD2)를 포함할 수 있다. 일례로, 분리층들(540)의 주변에 배치되는 제1 경계(BD1)가, 채널 구조체들(CH) 사이의 제2 경계(BD2)보다 하부에 위치할 수 있다.
도 18 내지 도 20에 도시한 일 실시예에서는, 별도의 지지 패턴들이 배치되지 않을 수 있다. 도 18 내지 도 20에 도시한 일 실시예에서는 제조 공정 중에 기판(505)의 제1 층(501)과 제3 층(503) 사이에 빈 공간이 생성되는 동안, 채널 구조체들(CH)이 기판(505)과 전극층들(510) 및 절연층들(520)의 변형을 방지할 수 있다. 지지 패턴들을 생략함으로써 기판(505), 특히 제2 층(502)의 저항을 낮추고 메모리 장치(500)의 전기적 특성을 개선할 수 있다.
도 21 내지 도 34는 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도면들이다.
도 21을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법은 베이스층(620) 상에 기판을 형성하기 위한 제1 층(701)을 형성하는 것으로 시작될 수 있다. 도 21 내지 도 34를 참조하여 설명하는 제조 방법에 따라 제조하는 메모리 장치는, 주변 회로 영역과 셀 영역이 제1 방향(Z축 방향)을 따라 적층되는 COP(Cell On Peri) 구조를 가질 수 있다. 일 실시예에서 제1 층(701)은 베이스층(620)과 다른 제1 물질로 형성될 수 있다. 일례로 제1 물질은 반도체 물질일 수 있으며, n형 불순물로 도핑된 폴리 실리콘일 수 있다. 반면, 메모리 장치가 COP 구조를 갖지 않는 경우, 반도체 웨이퍼에 불순물을 주입하여 별도의 베이스층(620) 없이 제1 층(701)이 형성될 수도 있다.
도 21에 도시한 일 실시예에서 베이스층(620)은 주변 회로 영역에 포함되는 하부 층간 절연층일 수 있으며, 하부 기판(601) 상에 형성되어 회로 소자들(610) 및 메탈 배선들(621)을 커버할 수 있다. 회로 소자들(610) 각각은 게이트 전극(611), 전극 절연층(612) 및 소스/드레인 영역(613) 등을 포함하며, 메모리 장치의 구동에 필요한 회로들을 제공할 수 있다. 메탈 배선들(621) 중 적어도 일부는 제1 층(701)과 소스 컨택(623)에 의해 전기적으로 연결될 수 있다.
다음으로 도 22를 참조하면, 제1 층(701)의 일부 영역을 제거하여 트렌치들(TCH)을 형성할 수 있다. 트렌치들(TCH)은 제3 방향(Y축 방향)을 따라 연장될 수 있으며, 제2 방향(X축 방향)에서 서로 분리될 수 있다. 트렌치들(TCH)이 형성되면 제1 층(701)의 상면에 하부 희생층(LSL)이 형성될 수 있다. 하부 희생층(LSL)은 절연성 물질, 예를 들어 실리콘 산화물 등으로 형성되며, 제1 층(701)의 상면과 트렌치들(TCH)의 내측면 및 저면을 커버하도록 컨포멀(conformal)하게 형성될 수 있다. 일례로 트렌치들(TCH)은 이후 공정에서 분리층들이 형성되는 영역에 대응하도록 형성될 수 있다.
다음으로 도 23을 참조하면, 트렌치들(TCH)을 채우는 중간 희생층(MSL)이 형성될 수 있다. 도 23에 도시한 일 실시예에서 중간 희생층(MSL)은 베이스층(620)과 다른 제2 물질로 형성될 수 있다. 일례로 제2 물질은 폴리 실리콘일 수 있으며, n형 불순물로 도핑될 수 있다. 트렌치들(TCH)이 채워지면, 도 24에 도시한 바와 같이 중간 희생층(MSL)과 상부 희생층(USL) 및 스토퍼층(703)이 연속적으로 형성될 수 있다. 일 실시예에서 스토퍼층(703)은 반도체 물질로 형성되며, 실시예들에 따라 n형 불순물로 도핑되거나, 또는 도핑되지 않을 수도 있다. 스토퍼층(703)은 제1 층(701)보다 낮은 불순물 농도를 가질 수 있다. 상부 희생층(USL)은 하부 희생층(LSL)과 같은 절연성 물질로 형성될 수 있다.
스토퍼층(703)의 두께는 수십 나노미터일 수 있으며, 일례로 30 나노미터 이하일 수 있다. 스토퍼층(703)의 두께는, 상부 희생층(USL)과 하부 희생층(LSL) 및 중간 희생층(MSL)의 두께 합보다 작을 수 있다. 한편, 트렌치들(TCH)이 형성되지 않은 영역에서 제1 층(701)의 두께는 수백 내지 1000 나노미터일 수 있다. 트렌치들(TCH)은 제1 층(701)이 완전히 제거되지 않도록 형성되며, 따라서 트렌치들(TCH)의 깊이는 제1 층(701)의 두께보다 작을 수 있다. 또한 일 실시예에서, 상부 희생층(USL)과 하부 희생층(LSL)의 두께는 서로 실질적으로 동일할 수 있다.
다음으로 도 25를 참조하면, 스토퍼층(703), 상부 희생층(USL), 중간 희생층(MSL), 하부 희생층(LSL)을 관통하여 제1 층(701)에 접촉하는 지지 패턴들(707)이 형성될 수 있다. 지지 패턴들(707)은 앞서 설명한 바와 같이 제2 방향 및 제3 방향에서 서로 분리될 수 있다. 도 25에 도시한 일 실시예에서 지지 패턴들(707)의 상면은, 스토퍼층(703)의 상면과 공면을 형성할 수 있다. 지지 패턴들(707)은 베이스층(620)에 가까워질수록 폭이 감소하는 테이퍼(Tapered) 형상을 가질 수 있다. 지지 패턴들(707)은, 이후 공정에서 채널 구조체들이 형성되지 않는 영역에 배치될 수 있다.
지지 패턴들(707)이 형성되면, 스토퍼층(703) 상에 절연층들(720)과 전극 희생층들(725)을 교대로 적층할 수 있다. 절연층들(720)과 전극 희생층들(725)은 소정의 식각 선택비를 갖는 물질로 형성될 수 있다. 일례로, 절연층들(720)은 실리콘 산화물로 형성되고, 전극 희생층들(725)은 실리콘 질화물로 형성될 수 있으며, 식각 공정으로 전극 희생층들(725)을 제거하는 동안 절연층들(720)은 제거되지 않을 수 있다. 절연층들(720)과 전극 희생층들(725) 상에는 층간 절연층(770)이 형성될 수 있으며, 층간 절연층(770)은 절연층들(720)과 같은 물질로 형성될 수 있다. 일 실시예에서, 층간 절연층(770)을 형성하기 전에, 절연층들(720)과 전극 희생층들(725)을 식각하여 계단 형상의 패드 영역들을 형성할 수 있다.
층간 절연층(770)이 형성되면, 전극 희생층들(725) 중 일부를 복수의 영역들로 분할하는 상부 분리층들(730)이 형성될 수 있다. 상부 분리층들(730)은 절연층들(720)과 같은 물질로 형성될 수 있다. 도 25에 도시한 일 실시예에서는 상부 분리층들(730)이 지지 패턴들(707)의 상부에 형성되는 것으로 도시하였으나, 반드시 이러한 형태로 한정되는 것은 아니다. 지지 패턴들(707)의 배치에 따라, 지지 패턴들(707)의 상부에 상부 분리층들(730)이 위치하지 않을 수도 있다.
도 26을 참조하면, 절연층들(720)과 전극 희생층들(725) 및 층간 절연층(770)을 관통하는 채널 구조체들(CH)이 형성될 수 있다. 채널 구조체들(CH) 각각은 전극 절연층(751), 채널층(753), 매립 절연층(755) 및 채널 연결층(757) 등을 포함할 수 있다. 전극 절연층(751)은 복수의 층들, 예를 들어 블록킹층, 전하 저장층, 터널링층 등을 포함할 수 있으며, 상기 복수의 층들 중 적어도 일부는 서로 다른 물질로 형성될 수 있다. 채널층(753)은 불순물로 도핑된 폴리 실리콘 등으로 형성될 수 있다. 매립 절연층(755)은 채널층(753)의 내부 공간을 채울 수 있다. 채널 연결층(757)은 도핑된 폴리 실리콘 등으로 형성될 수 있으며, 일례로 채널층(753)과 채널 연결층(757)은 서로 다른 도전형의 불순물로 도핑될 수 있다.
채널 구조체들(CH)은 기판(705)의 제1 층(701)까지 연장될 수 있다. 따라서 도 26에 도시한 바와 같이, 전극 절연층(751)은 하부 희생층(LSL), 중간 희생층(MSL), 상부 희생층(USL), 스토퍼층(703), 및 제1 층(701)과 접촉할 수 있다. 도 26에는 채널 구조체들(CH)의 하면이 지지 패턴들(707)의 하면과 실질적으로 같은 높이에 위치하는 것으로 도시하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다. 채널 구조체들(CH)의 하면은 지지 패턴들(707)의 하면보다 높거나 낮게 위치할 수도 있다.
또한, 앞서 도 22를 참조하여 설명한 바와 같이 제1 층(701)의 트렌치들(TCH) 내부에 형성된 하부 희생층(LSL)의 하면은 채널 구조체들(CH)의 하면보다 낮게 위치할 수 있다. 다만 이 역시 하나의 실시예일 뿐이며, 트렌치들(TCH) 내부에 형성된 하부 희생층(LSL)의 하면이 채널 구조체들(CH)의 하면보다 높거나, 또는 실질적으로 동일한 높이에 위치할 수도 있다.
도 27을 참조하면, 절연층들(720)과 전극 희생층들(725)을 복수의 단위 구조체들로 나누는 분리 트렌치들(CT)이 형성될 수 있다. 일례로 단위 구조체들 각각은 메모리 블록일 수 있다. 분리 트렌치들(CT)은 기판(705)을 소정의 깊이만큼 파고들어가는 형태로 형성될 수 있으며, 일례로 분리 트렌치들(CT)에 의해 중간 희생층(MSL)이 노출될 수 있다.
도 28을 참조하면, 분리 트렌치들(CT)의 하면은 상부 희생층(USL)과 하부 희생층(LSL) 사이에 위치하며, 따라서 중간 희생층(MSL)이 노출될 수 있다. 이는 이후 공정에서 중간 희생층(MSL)과 상부 희생층(USL) 및 하부 희생층(LSL)을 제거하는 공정을 용이하게 진행하기 위함일 수 있다. 본 발명의 일 실시예에서는, 앞서 도 22 및 도 23을 참조하여 설명한 바와 같이 미리 제1 층(701)에 트렌치들(TCH)을 형성하고 트렌치들(TCH)을 중간 희생층(MSL)으로 채울 수 있다. 트렌치들(TCH)은 분리 트렌치들(CT)이 형성되는 영역의 하부에 위치할 수 있다. 따라서, 분리 트렌치들(CT)의 하부에 상대적으로 큰 두께를 갖는 중간 희생층(MSL)을 확보할 수 있으며, 식각 공정의 마진을 증가시켜 중간 희생층(MSL)을 노출시키는 분리 트렌치들(CT)의 형성 공정을 용이하게 진행할 수 있다.
도 28을 참조하면, 분리 트렌치들(CT) 내부에 스페이서층(SPC)이 형성될 수 있다. 스페이서층(SPC)은 분리 트렌치들(CT) 내부에 컨포멀하게 형성될 수 있으며, 상부 희생층(USL), 중간 희생층(MSL), 및 하부 희생층(LSL)과 다른 물질로 형성될 수 있다. 일례로, 스페이서층(SPC)은 실리콘 질화물로 형성될 수 있다. 다음으로 도 29를 참조하면, 에치 백 공정을 진행하여 분리 트렌치들(CT)의 하면 위에 형성된 스페이서층(SPC)을 선택적으로 제거함으로써, 중간 희생층(MSL)을 다시 노출시킬 수 있다. 에치 백 공정 이후 스페이서층(SPC)은 분리 트렌치들(CT)의 측면에 잔존할 수 있으며, 스페이서층(SPC)의 하면은 중간 희생층(MSL) 내에 위치할 수 있다.
도 30을 참조하면, 분리 트렌치들(CT)을 통해 식각 공정을 진행함으로써 중간 희생층(MSL)을 제거할 수 있다. 앞서 설명한 바와 같이 중간 희생층(MSL)은 폴리 실리콘으로 형성될 수 있다. 따라서, 중간 희생층(MSL)을 제거하는 동안 스페이서층(SPC)은 제거되지 않을 수 있으며, 희생층들(720)과 절연층들(725)이 식각 공정으로부터 보호될 수 있다. 중간 희생층(MSL)을 제거함으로써 수평 트렌치(ST)가 형성될 수 있다.
도 31을 참조하면, 추가적인 식각 공정이 분리 트렌치들(CT)을 통해 진행될 수 있다. 도 31을 참조하여 설명하는 식각 공정에 의해, 수평 트렌치(ST)에서 노출된 상부 희생층(USL)과 하부 희생층(LSL)이 제거될 수 있다. 또한, 상부 희생층(USL) 및 하부 희생층(LSL)과 함께, 전극 절연층(751) 및 지지 패턴(707)의 일부가 제거될 수 있다.
도 30 및 도 31을 참조하면, 식각 공정에 의해 상부 희생층(USL), 중간 희생층(MSL), 하부 희생층(LSL)이 제거됨에 따라, 기판(705)의 제1 층(701)과 스토퍼층(703)이 제1 방향에서 서로 분리될 수 있다. 중간 희생층(MSL)이 먼저 제거되고, 상부 희생층(USL)과 하부 희생층(LSL)이 나중에 제거될 수 있다. 또한 스토퍼층(703)의 상부에는 절연층들(720)과 희생층들(725), 층간 절연층(770)이 적층되므로, 스토퍼층(703)에 가해지는 무게로 인해 스토퍼층(703)이 무너지는 문제가 발생할 수도 있다.
본 발명의 일 실시예에서는 채널 구조체들(CH)로 스토퍼층(703)에 가해지는 하중을 견딜 수 있다. 또는, 지지 패턴들(707)을 배치하여 스토퍼층(703)에 가해지는 하중을 분산시킬 수도 있다. 지지 패턴들(707)은 스토퍼층(703)으로부터 제1 층(701)까지 연장되므로, 수평 트렌치(ST)에 의해 스토퍼층(703)이 무너지는 문제를 방지할 수 있다.
다음으로 도 32를 참조하면, 수평 트렌치(ST)를 채워넣을 수 있다. 수평 트렌치(ST)는 반도체 물질로 채워질 수 있다. 수평 트렌치(ST)를 채우는 반도체 물질은 폴리 실리콘, 예를 들어 n형 불순물로 도핑된 폴리 실리콘일 수 있다. 수평 트렌치(ST)를 반도체 물질로 채워넣음으로써, 도 32에 도시한 바와 같이 기판(705)이 형성될 수 있다. 기판(705)은 제1 층(701), 수평 트렌치(ST)를 채우는 반도체 물질에 의해 제공되는 제2 층(702), 및 스토퍼층(703)에 의해 제공되는 제3 층(703)을 포함할 수 있다. 앞서 진행된 식각 공정에 의해 수평 트렌치(ST)에서 채널 구조체들(CH)의 채널층들(753)이 외부로 노출되므로, 제2 층(702)에 의해 채널층들(753)이 서로 전기적으로 연결될 수 있다.
수평 트렌치(ST)를 채우는 반도체 물질은 분리 트렌치들(CT)을 통해 유입될 수 있다. 따라서 분리 트렌치들(ST)의 하면이 도 32에 도시한 바와 같이 굴곡진 형상을 가질 수 있다. 다만 이는 예시적인 것이며, 분리 트렌치들(ST)의 하면은 실시예들에 따라 다양한 형상들로 변형될 수 있다.
도 33을 참조하면, 분리 트렌치들(CT) 내에서 스페이서층(SPC)과 전극 희생층들(725)을 제거한 후 전극층들(710)을 형성할 수 있다. 앞서 설명한 바와 같이 식각 선택비에 의해 전극 희생층들(725)이 제거되는 동안 절연층들(720)은 제거되지 않을 수 있다. 스페이서층(SPC)과 전극 희생층들(725)이 동일한 물질로 형성되는 경우, 스페이서층(SPC)과 전극 희생층들(725)은 동일한 식각 공정에 의해 제거될 수 있다. 일례로, 한 번의 식각 공정에서 스페이서층(SPC)과 전극 희생층들(725)을 제거할 수도 있다.
전극층들(710)은 도전성 물질, 예를 들어 금속, 금속 화합물 등을 포함할 수 있다. 전극층들(710)은 채널 구조체들(CH)의 전극 절연층(751)과 접촉할 수 있으며, 메모리 셀들을 구동하기 위한 워드라인들로 제공될 수 있다.
도 34를 참조하면, 분리 트렌치들(CT) 내에 측면 스페이서(741)와 분리 도전층(743)을 형성할 수 있다. 측면 스페이서(741)와 분리 도전층(743)은 분리층(740)을 제공할 수 있다. 분리 도전층(743)은 기판(705)의 제2 층(702) 등에 연결될 수 있으며, 기판(705)의 저항을 낮출 수 있다. 실시예들에 따라 분리 도전층(743)이 생략되거나, 또는 분리 도전층(743)이 서로 다른 도전성 물질들로 형성되는 복수의 층들을 포함할 수도 있다.
도 35 내지 도 41은 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도면들이다.
도 35 내지 도 41을 참조하여 설명하는 제조 방법에 따라 제조하는 메모리 장치는, 주변 회로 영역과 셀 영역이 제1 방향(Z축 방향)을 따라 적층되는 COP(Cell On Peri) 구조를 가질 수 있다. 일 실시예에서 제1 층(901)은 n형 불순물로 도핑된 폴리 실리콘 등으로 형성될 수 있다. 반면, 메모리 장치가 COP 구조를 갖지 않는 경우, 반도체 웨이퍼에 불순물을 주입하여 별도의 베이스층(820) 없이 제1 층(901)이 형성될 수도 있다.
베이스층(820)은 주변 회로 영역에 포함되는 하부 층간 절연층일 수 있으며, 하부 기판(801) 상에 형성되어 회로 소자들(810) 및 메탈 배선들(821)을 커버할 수 있다. 회로 소자들(810) 각각은 게이트 전극(811), 전극 절연층(812) 및 소스/드레인 영역(813) 등을 포함하며, 메모리 장치의 구동에 필요한 회로들을 제공할 수 있다.
제1 층(901) 상에는 하부 희생층(LSL), 중간 희생층(MSL), 상부 희생층(USL), 및 스토퍼층(903)이 순차적으로 적층될 수 있다. 일례로 제1 층(901)의 일부 영역은 선택적으로 제거될 수 있으며, 제1 층(901)의 일부 영역이 제거된 공간은 하부 희생층(LSL) 및 중간 희생층(MSL)으로 채워질 수 있다.
도 35에 도시한 일 실시예에서, 하부 희생층(LSL)과 상부 희생층(USL)은 동일한 절연성 물질로 형성될 수 있으며, 중간 희생층(MSL)은 하부 희생층(LSL) 및 상부 희생층(USL)과 다른 절연성 물질로 형성될 수 있다. 일례로, 하부 희생층(LSL)과 상부 희생층(USL)은 실리콘 산화물로 형성되고, 중간 희생층(MSL)은 실리콘 질화물로 형성될 수 있다. 스토퍼층(703)은 폴리 실리콘으로 형성될 수 있다.
도 36을 참조하면, 스토퍼층(703)으로부터 제1 층(901)까지 연장되는 지지 패턴들(907)이 형성될 수 있다. 지지 패턴들(907)은 하부 희생층(LSL), 중간 희생층(MSL) 및 상부 희생층(USL)을 관통할 수 있다. 또한 스토퍼층(903) 상에는 절연층들(920)과 전극 희생층들(925)을 교대로 적층될 수 있다. 절연층들(920)과 전극 희생층들(925)은 소정의 식각 선택비를 갖는 물질로 형성될 수 있다. 절연층들(920)과 전극 희생층들(925) 상에는 층간 절연층(970)이 형성되며, 절연층들(920), 전극 희생층들(925) 및 층간 절연층(970)을 관통하는 채널 구조체들(CH)이 형성될 수 있다.
채널 구조체들(CH) 각각은, 전극 절연층(951), 채널층(953), 매립 절연층(955) 및 채널 연결층(957) 등을 포함할 수 있다. 채널 구조체들(CH)에 대해서는 앞서 도 25를 참조하여 설명한 실시예를 참조하여 이해될 수 있을 것이다. 지지 패턴들(907)의 상부에는 상부 분리층들(930)이 형성되며, 상부 분리층들(930)에 의해 전극 희생층들(925) 중 일부가 복수의 영역들로 분할될 수 있다.
다음으로 도 37을 참조하면, 분리 트렌치들(CT)이 형성될 수 있다. 분리 트렌치들(CT)은 절연층들(920)과 전극 희생층들(925)을 복수의 단위 구조체들로 분할하며, 일 실시예에서 단위 구조체들은 메모리 블록들일 수 있다. 분리 트렌치들(CT)에 의해 중간 희생층(MSL)이 외부로 노출될 수 있다. 분리 트렌치들(CT)이 형성될 영역의 하부에서 중간 희생층(MSL)을 상대적으로 큰 두께로 형성함으로써, 분리 트렌치들(CT)을 형성하기 위한 식각 공정을 용이하게 진행할 수 있다.
도 38을 참조하면, 분리 트렌치들(CT) 내부에 스페이서층(SPC)이 형성될 수 있다. 스페이서층(SPC)을 형성한 후, 에치 백 공정을 진행하여 중간 희생층(MSL)을 분리 트렌치들(CT)의 하면에서 다시 노출시킬 수 있다. 도 38에 도시한 일 실시예에서 스페이서층(SPC)은 비정질 실리콘, 폴리 실리콘 등으로 형성될 수 있다. 또는 분리 트렌치들(CT) 내부에 폴리 실리콘을 컨포멀하게 형성한 후, 폴리 실리콘의 일부를 산화시켜 2층 이상의 구조를 갖는 스페이서층(SPC)을 형성할 수도 있다.
도 39를 참조하면, 분리 트렌치들(CT)을 통해 중간 희생층(MSL)을 제거함으로써 수평 트렌치(ST)를 형성할 수 있다. 수평 트렌치(ST)가 존재하는 동안, 채널 구조체들(CH)과 지지 패턴들(907)이 스토퍼층(903) 및 상부 희생층(USL)의 하중을 지지할 수 있다. 중간 희생층(MSL)이 실리콘 질화물로 형성되므로, 중간 희생층(MSL)을 제거하는 동안 비정질 실리콘, 폴리 실리콘 또는 그 산화물 등으로 형성되는 스페이서층(SPC)이 제거되지 않고, 절연층들(920)과 전극 희생층들(925)이 보호될 수 있다.
도 40을 참조하면, 수평 트렌치(ST)에서 추가적인 식각 공정을 진행할 수 있다. 따라서 수평 트렌치(ST)에서 노출된 상부 희생층(USL) 및 하부 희생층(LSL)과 함께, 전극 절연층(951) 및 지지 패턴(907)의 일부가 제거될 수 있다. 도 40에 도시한 바와 같이 확장된 수평 트렌치(ST)에는 반도체 물질이 채워질 수 있다.
따라서 도 41에 도시한 바와 같이 제1 층(901), 제2 층(902), 제3 층(903)을 갖는 기판(905)이 형성될 수 있다. 제3 층(903)의 두께는 제1 층(901)의 두께 및 제2 층(902)의 두께보다 작을 수 있다. 기판(905)이 형성되면, 스페이서층(SPC)을 제거하여 분리 트렌치들(CT) 측면에서 희생층들(925)을 노출시킬 수 있다. 이후, 전극 희생층들(925)을 선택적으로 제거한 후 도전성 물질을 채워넣음으로써 전극층들(910)을 형성할 수 있다. 전극층들(910)이 형성되면, 분리 트렌치들(CT)에 측면 스페이서(941)와 분리 도전층(943)을 형성하여 분리층(940)을 형성할 수 있다.
도 42는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 42에 도시한 실시예에 따른 전자 기기(1000)는 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040), 프로세서(1050), 및 포트(1060) 등을 포함할 수 있다. 이외에 전자 기기(1000)는 전원 장치, 입출력 장치 등을 더 포함할 수 있다. 도 42에 도시된 구성 요소 가운데, 포트(1060)는 전자 기기(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 전자 기기(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU), 시스템 온 칩(SoC) 등일 수 있으며, 버스(1070)를 통해 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040)는 물론, 포트(1060)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 전자 기기(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 도 42에 도시한 일 실시예에서, 메모리(1030)는 앞서 도 1 내지 도 41을 참조하여 설명한 다양한 실시예들에 따른 메모리 장치를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 제1 층, 상기 제1 층 상부의 제2 층, 및 상기 제2 층 상부의 제3 층을 갖는 기판;
    상기 기판 상에 적층되는 전극층들을 갖는 적층 구조체;
    상기 기판의 상면에 수직하는 방향에서 상기 제3 층까지 연장되어 상기 적층 구조체를 관통하며, 상기 기판의 상면에 평행한 방향에서 상기 제2 층에 접촉하는 채널층들; 및
    상기 적층 구조체를 단위 구조체들로 구분하는 분리층들; 을 포함하며,
    상기 분리층들 중 적어도 하나의 하부에서 상기 제1 층과 상기 제2 층 사이의 제1 경계는, 상기 채널층들 사이에서 상기 제1 층과 상기 제2 층 사이의 제2 경계보다 하부에 위치하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 경계는 상기 채널 층들의 하면보다 하부에 위치하는 메모리 장치.
  3. 제1항에 있어서,
    상기 분리층들 중 적어도 하나의 하부에서 상기 제1 층의 두께는, 상기 채널층들 중 적어도 하나의 하부에서 상기 제1 층의 두께보다 작은 메모리 장치.
  4. 제1항에 있어서,
    상기 채널층들 중 적어도 일부 사이에 배치되며, 상기 제3 층의 상면으로부터 상기 제1 층까지 연장되는 지지 패턴들; 을 더 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 지지 패턴들 중 적어도 하나는, 상기 제1 층에 접촉하는 제1 지지 영역 및 상기 제2 층에 접촉하는 제2 지지 영역을 포함하며,
    상기 제1 지지 영역의 폭은 상기 제2 지지 영역의 폭보다 큰 메모리 장치.
  6. 제5항에 있어서,
    상기 지지 패턴들 중 적어도 하나는, 상기 제3 층에 접촉하는 제3 지지 영역을 포함하며,
    상기 제3 지지 영역의 폭은 상기 제2 지지 영역의 폭보다 큰 메모리 장치.
  7. 제4항에 있어서,
    상기 제1 경계는 상기 지지 패턴들의 하면보다 하부에 위치하는 메모리 장치.
  8. 제4항에 있어서,
    상기 지지 패턴들은 상기 전극층들 중 일부를 분할하는 상부 분리층들의 하부에 배치되며, 상기 상부 분리층들 각각의 하부에서 상기 지지 패턴들은 상기 기판의 상면에 평행한 제1 방향을 따라 서로 분리되는 메모리 장치.
  9. 제1항에 있어서,
    상기 제1 층과 상기 제2 층은 같은 도전형의 불순물을 포함하는 메모리 장치.
  10. 제1항에 있어서,
    상기 제3 층의 불순물 농도는, 상기 제1 층 및 상기 제2 층의 불순물 농도보다 낮은 메모리 장치.
  11. 제1항에 있어서,
    상기 제1 층의 하면에 접촉하며, 절연 물질을 포함하는 베이스층;
    상기 베이스층의 하부에 배치되는 회로 소자들; 및
    상기 베이스층을 관통하며 상기 회로 소자들 중 적어도 하나를 상기 제1 층과 전기적으로 연결하는 소스 컨택; 을 더 포함하는 메모리 장치.
  12. 순서대로 적층되는 제1 층, 제2 층, 및 제3 층을 갖는 기판;
    상기 기판의 상면에 수직하는 제1 방향으로 연장되며, 상기 제1 층 및 상기 제2 층을 관통하여 상기 제3 층까지 연장되고, 상기 기판의 상면에 평행한 방향에서 상기 제2 층에 접촉하는 채널층들;
    상기 기판의 상면 위에 적층되는 전극층들; 및
    상기 채널층들 사이에서 상기 제1 방향, 및 상기 기판의 상면에 평행한 제2 방향을 따라 연장되는 분리층들; 을 포함하며,
    상기 제1 층에 접촉하는 상기 제2 층의 하면 중 일부는 상기 채널층들의 하면보다 하부에 위치하고, 상기 제2 층의 하면 중 나머지 일부는 상기 채널층들의 하면보다 상부에 위치하는 메모리 장치.
  13. 제12항에 있어서,
    상기 분리층들 중 적어도 하나의 하부에서, 상기 제2 층의 하면 중 일부는 상기 채널층들의 하면보다 하부에 위치하는 메모리 장치.
  14. 제12항에 있어서,
    상기 분리층들 중 적어도 하나의 하부에서, 상기 제2 층의 하면 중 일부는 상기 채널층들의 하면보다 상부에 위치하는 메모리 장치.
  15. 제12항에 있어서,
    상기 제3 층의 두께는 상기 제2 층의 두께보다 작은 메모리 장치.
  16. 제12항에 있어서,
    상기 분리층들의 하부에서 상기 제1 층의 두께는, 상기 제3 층의 두께보다 큰 메모리 장치.
  17. 하부 기판, 상기 하부 기판 상에 배치되는 회로 소자들, 및 상기 회로 소자들을 커버하는 하부 층간 절연층을 포함하는 주변 회로 영역; 및
    상기 하부 층간 절연층 상에 배치되는 상부 기판, 상기 상부 기판의 상면에 수직하는 제1 방향을 따라 적층되는 전극층들, 상기 제1 방향으로 연장되어 상기 전극층들을 관통하며 상기 상부 기판과 전기적으로 연결되는 채널층들, 및 상기 전극층들을 분할하는 분리층을 포함하는 셀 영역; 을 포함하며,
    상기 상부 기판은 제1 층, 상기 제1 층 상에 적층되며 상기 제1 층의 상면에 평행한 방향에서 상기 채널층들과 접촉하는 제2 층, 및 상기 제2 층 상에 적층되는 제3 층을 포함하며,
    상기 제2 층은 상기 분리층 하부의 제1 영역 및 상기 채널층들 사이의 제2 영역을 포함하며, 상기 제1 영역의 두께는 상기 제2 영역의 두께보다 큰 메모리 장치.
  18. 제17항에 있어서,
    상기 제2 층은 상기 분리층의 양측에 배치되는 상기 채널층들에 접촉하는 메모리 장치.
  19. 제18항에 있어서,
    상기 분리층의 하면은 상기 제1 영역의 하면보다 상부에 위치하는 메모리 장치.
  20. 절연성을 갖는 베이스층 상에 상기 베이스층과 다른 제1 물질로 제1 층을 형성하는 단계;
    상기 제1 층의 적어도 일부를 제거하여 트렌치들을 형성하는 단계;
    상기 제1 층 상에 하부 희생층, 중간 희생층, 상부 희생층, 및 스토퍼층을 순차적으로 형성하여 상기 트렌치들을 상기 중간 희생층으로 채우는 단계;
    상기 스토퍼층 상에 전극 희생층들과 절연층들을 교대로 적층하는 단계;
    상기 베이스층의 상면에 수직하는 제1 방향으로 연장되며, 상기 전극 희생층들과 상기 절연층들을 관통하여 상기 제1 층까지 연장되는 채널 구조체들을 형성하는 단계;
    상기 트렌치들 상부에서 상기 제1 방향, 및 상기 베이스층의 상면에 평행한 제2 방향으로 연장되는 분리 트렌치들을 형성하여 상기 중간 희생층을 노출시키는 단계;
    상기 분리 트렌치들을 통해 상기 하부 희생층, 상기 중간 희생층, 및 상기 상부 희생층을 제거하는 단계; 및
    상기 하부 희생층, 상기 중간 희생층, 및 상기 상부 희생층이 제거된 영역을 상기 베이스층과 다른 제2 물질로 채워넣는 단계; 를 포함하는 메모리 장치의 제조 방법.
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