KR20230080269A - 비휘발성 메모리 장치 및 스토리지 장치 - Google Patents

비휘발성 메모리 장치 및 스토리지 장치 Download PDF

Info

Publication number
KR20230080269A
KR20230080269A KR1020220014359A KR20220014359A KR20230080269A KR 20230080269 A KR20230080269 A KR 20230080269A KR 1020220014359 A KR1020220014359 A KR 1020220014359A KR 20220014359 A KR20220014359 A KR 20220014359A KR 20230080269 A KR20230080269 A KR 20230080269A
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
page buffer
disposed
region
peripheral circuit
Prior art date
Application number
KR1020220014359A
Other languages
English (en)
Inventor
김민호
최현묵
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US17/895,642 priority Critical patent/US20230169999A1/en
Priority to CN202211433336.8A priority patent/CN116209270A/zh
Publication of KR20230080269A publication Critical patent/KR20230080269A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 실시예에 따른 비휘발성 메모리 장치는, 제1 반도체 기판 및 상기 제1 반도체 기판 상에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 영역, 및 상기 메모리 셀 영역의 하부에 배치되는 제2 반도체 기판 및 상기 제2 반도체 기판 상에 배치되고 페이지 버퍼, 로우 디코더, 및 기타 주변 회로들을 포함하는 주변 회로 영역을 포함하고, 상기 페이지 버퍼는, 상기 제1 반도체 기판의 상면에 수직한 제1 방향에서 상기 주변 회로 영역에 포함된 다른 회로들과 구분되도록 상기 제1 반도체 기판의 하면에 배치된 페이지 버퍼 블록에 포함되고, 상기 제1 반도체 기판을 관통하는 연결부를 통해 상기 메모리 셀 영역과 연결되며, 상기 제1 방향에서 순차적으로 적층된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 복수의 수직 트랜지스터들을 포함할 수 있다. 따라서, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 공간을 최대한 활용하여 페이지 버퍼를 배치함으로써, 저장 용량의 증가에 따른 페이지 버퍼의 크기 증가 문제를 해결할 수 있다.

Description

비휘발성 메모리 장치 및 스토리지 장치{NONVOLATILE MEMORY DEVICE AND STORAGE DEVICE}
본 발명은 비휘발성 메모리 장치 및 스토리지 장치에 관한 것이다.
최근의 비휘발성 메모리 장치는 더 많은 데이터를 짧은 시간 안에 처리하기 위해 높은 수준의 집적도와 함께 높은 속도를 요구하고 있다. 비휘발성 메모리 장치의 집적도를 향상시키고 저장 용량을 증가시키기 위해, 비휘발성 메모리 장치에 포함된 복수의 메모리 블록들 각각에 포함된 채널 구조물들의 개수를 증가시킬 수 있다. 다만, 메모리 셀들을 포함하는 채널 구조물들의 개수가 증가함에 따라, 메모리 셀들에 저장된 값을 센싱하는 페이지 버퍼들의 개수도 증가할 수 있다. 페이지 버퍼들의 개수가 증가하면 비휘발성 메모리 장치의 주변 회로 영역의 크기가 필요 이상으로 커지는 문제가 발생할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 주변 회로 영역에 포함된 페이지 버퍼를 수직 트랜지스터를 이용하여 구현함으로써, 저장 용량의 증가에 따른 페이지 버퍼의 크기 증가 문제를 해결할 수 있는 비휘발성 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 제1 반도체 기판 및 상기 제1 반도체 기판 상에 배치되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들은 서로 이격되어 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하고 상기 제1 반도체 기판에 연결되는 채널 구조물들에 의해 정의되는 메모리 셀 영역, 및 상기 메모리 셀 영역의 하부에 배치되며, 제2 반도체 기판 및 상기 제2 반도체 기판 상에 배치되고, 상기 복수의 메모리 셀들을 제어하는 주변 회로들을 포함하며, 상기 주변 회로들은 페이지 버퍼, 로우 디코더, 및 기타 주변 회로들을 포함하는 주변 회로 영역을 포함하고, 상기 페이지 버퍼는, 상기 제1 반도체 기판의 상면에 수직한 제1 방향에서 상기 주변 회로 영역에 포함된 다른 회로들과 구분되도록 상기 제1 반도체 기판의 하면에 배치된 페이지 버퍼 블록에 포함되고, 상기 제1 반도체 기판을 관통하는 연결부를 통해 상기 메모리 셀 영역과 연결되며, 상기 제1 방향에서 순차적으로 적층된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 복수의 수직 트랜지스터들을 포함한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 제1 반도체 기판 및 상기 제1 반도체 기판 상에 배치되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들은 서로 이격되어 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하고 상기 제1 반도체 기판에 연결되는 채널 구조물들에 의해 정의되는 메모리 셀 영역, 및 상기 메모리 셀 영역의 하부에 배치되며, 제2 반도체 기판 및 상기 제2 반도체 기판 상에 배치되고, 상기 복수의 메모리 셀들을 제어하는 주변 회로들을 포함하며, 상기 주변 회로들은 페이지 버퍼, 로우 디코더, 및 기타 주변 회로들을 포함하는 주변 회로 영역을 포함하고, 상기 페이지 버퍼는 상기 제1 반도체 기판을 관통하는 연결부를 통해 상기 메모리 셀 영역과 연결되고, 상기 제1 반도체 기판의 상면에 수직한 제1 방향에서 순차적으로 적층된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 복수의 수직 트랜지스터들을 포함하며, 상기 제1 방향에 수직한 제2 방향에서 상기 로우 디코더 및 상기 기타 주변 회로들과 구분된다.
본 발명의 일 실시예에 따른 스토리지 장치는, 제1 반도체 기판 및 상기 제1 반도체 기판 상에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 영역, 및 상기 메모리 셀 영역의 상부에 배치되는 제1 메탈 패드를 포함하고, 상기 메모리 셀 영역은 상기 제1 반도체 기판 상에 서로 이격되어 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하고 상기 제1 반도체 기판에 연결되는 채널 구조물들을 포함하는 제1 반도체 구조물, 및 제2 반도체 기판 및 상기 제2 반도체 기판 상에 배치되는 페이지 버퍼를 포함하는 주변 회로 영역, 및 상기 주변 회로 영역의 상부에 배치되는 제2 메탈 패드를 포함하는 제2 반도체 구조물을 포함하고, 상기 페이지 버퍼는 상기 복수의 메모리 셀들에 대한 센싱 동작을 수행하며 상기 제1 반도체 기판의 상면에 수직한 제1 방향에서 순차적으로 적층된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 복수의 수직 트랜지스터들을 포함하고, 상기 제1 메탈 패드와 상기 제2 메탈 패드는 상기 제1 반도체 기판의 상면에 수직한 방향으로 서로 접합된다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 주변 회로 영역에 포함된 페이지 버퍼를 수직 트랜지스터들을 이용하여 구현함으로써 공간을 최대한으로 활용할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 비휘발성 메모리 장치의 구조를 간단히 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 간단히 도시한 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 포함된 수직 트랜지스터를 설명하기 위한 도면들이다.
도 3c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 페이지 버퍼에 포함된 수직 트랜지스터들을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 간단히 도시한 블록도이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 적용될 수 있는 3D VNAND 구조를 설명하기 위한 도면이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 간단히 도시한 단면도들이다.
도 8, 도 9, 도 10a, 도 10b, 도 11, 및 도 12는 본 발명의 일 실시예들에 따른 비휘발성 메모리 장치를 간단히 도시한 단면도들이다.
도 13a 내지 도 13c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 제조하는 과정을 설명하기 위한 도면들이다.
도 14a 내지 14c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 간단히 도시한 단면도이다.
도 15는 본 발명의 일 실시예에 따른 스토리지 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 비휘발성 메모리 장치의 구조를 간단히 도시한 사시도이다.
도 1을 참조하면, 비휘발성 메모리 장치는 COP(Cell On Peri) 구조를 가질 수 있다. 일례로, COP 구조를 갖는 비휘발성 메모리 장치는 3D 구조로 형성되는 복수의 메모리 셀들을 포함하는 메모리 셀 영역(CELL)과 수평(planar) 트랜지스터들로 구현되는 주변 회로들을 포함하는 주변 회로 영역(PERI)을 포함할 수 있다.
주변 회로 영역(PERI)에는 페이지 버퍼(PB), 로우 디코더(XDEC), 및 기타 주변 회로들(OC)이 포함될 수 있다. 로우 디코더(XDEC)는 워드라인을 선택하기 위해 단차가 형성된 계단 구조의 하부에 배치될 수 있고, 로우 디코더(XDEC)의 사이에는 페이지 버퍼(PB) 및 기타 주변 회로들(OC)이 배치될 수 있다.
최근 비휘발성 메모리 장치에 포함된 메모리 셀들의 단수가 높아지고 메모리 셀 당 저장하는 비트 수가 증가하면서 비휘발성 메모리 장치의 저장 용량이 증가하고 있다. 이에 따라, 기존의 페이지 버퍼(PB)를 이용하는 경우 읽기/쓰기 동작에 소요되는 시간이 증가할 수 있고, 비휘발성 메모리 장치의 동작 성능을 보장하기 위해 페이지 버퍼(PB)의 크기를 증가시켜야 할 필요가 있을 수 있다.
또한, 비휘발성 메모리 장치를 포함하는 스토리지 장치의 크기는 집적화로 인해 작아지는 추세이다. 따라서, 주변 회로 영역(PERI)의 공간을 충분히 확보해야 할 필요가 있을 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 페이지 버퍼(PB)에 포함된 래치 구조를 수직 트랜지스터(Vertical Transistor)를 이용하여 구현함으로써 주변 회로 영역(PERI)의 공간을 최대한 활용할 수 있고, 기존의 공간 부족 문제를 해결할 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 간단히 도시한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)는 제1 반도체 기판(101)을 포함하는 메모리 셀 영역(CELL), 및 제2 반도체 기판(151)을 포함하는 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)을 전기적으로 연결하는 연결부(109)를 포함하는 관통 영역(TR)을 포함할 수 있다.
메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 이와 반대로 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다. 연결부(109)는 메모리 셀 영역(CELL)으로부터 주변 회로 영역(PERI)으로 연장되도록 배치될 수 있다.
메모리 셀 영역(CELL)은 제1 영역(A) 및 제2 영역(B)을 갖는 제1 반도체 기판(101), 제1 반도체 기판(101) 상의 제1 및 제2 수평 도전층들(102, 103), 제1 반도체 기판(101)의 일부를 관통하는 기판 절연층(104)을 포함할 수 있다. 한편, 메모리 셀 영역(CELL)은 제1 반도체 기판(101) 상에 제1 방향(예컨대, Z 방향)으로 적층된 게이트 전극들(105), 및 게이트 전극들(105)과 교대로 적층되는 층간 절연층들(106)을 포함할 수 있다.
제1 반도체 기판(101)의 제1 영역(A)은 게이트 전극들(105)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 복수의 메모리 셀들이 배치되는 영역일 수 있다. 일례로, 제1 영역(A)에서 메모리 셀 영역(CELL)은 게이트 전극들(105) 및 층간 절연층들(106)의 적층 구조물을 관통하도록 배치되는 채널 구조물들(CH)을 포함할 수 있다.
한편, 제1 반도체 기판(101)의 제2 영역(B)은 게이트 전극들(105)이 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이루는 영역으로 복수의 메모리 셀들을 주변 회로 영역(PERI)과 전기적으로 연결하기 위한 영역일 수 있다. 제2 영역(B)은 제1 방향에 수직한 적어도 일 방향, 예컨대 제2 방향(X 방향)에서 제1 영역(A)의 적어도 일 단에 배치될 수 있다.
제2 영역(B)에서, 게이트 전극들(105)은 노출된 단부를 통해 게이트 컨택들(108)과 연결될 수 있다. 메모리 셀 영역(CELL)은 게이트 전극들(105) 및 게이트 컨택들(108)을 덮는 제1 셀 영역 절연층(140a), 및 제1 셀 영역 절연층(140a) 상에 배치되는 상부 보호층(145)을 더 포함할 수 있다. 상부 보호층(145) 상에는 게이트 전극들(105) 및 채널 구조물들(CH)과 전기적으로 연결되는 배선 구조물들이 배치될 수 있고, 배선 구조물들은 제2 셀 영역 절연층(140b)에 의해 덮일 수 있다.
제1 및 제2 셀 영역 절연층(140a, 140b; 140)은 절연성 물질로 이루어질 수 있고, 배선 구조물들의 금속 물질로 인한 오염을 방지하기 위한 상부 보호층(145)은 셀 영역 절연층(150)과 다른 절연성 물질로 이루어질 수 있으며, 예컨대, 실리콘 질화물을 포함할 수 있다.
다만, 메모리 셀 영역(CELL)의 구조는 도 2에 도시된 바로 한정되지 않을 수 있다. 일례로, 메모리 셀 영역(CELL)은 제1 반도체 기판(101)의 외측에서, 게이트 전극들(105)이 연장되지 않으면서 메모리 셀 영역(CELL)과 주변 회로 영역(PERI)을 연결하는 다른 연결부가 배치되는 제3 영역을 더 포함할 수 있다.
제1 반도체 기판(101)은 제2 방향(예컨대, X 방향) 및 제3 방향(예컨대, Y 방향)으로 연장되는 상면을 가질 수 있다. 제1 반도체 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ화합물 반도체 또는 Ⅱ-Ⅵ화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제1 반도체 기판(101)은 불순물들을 더 포함할 수 있다. 제1 반도체 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
제1 및 제2 수평 도전층들(102, 103)은 제1 반도체 기판(101)의 상면 상에 적층되어 배치될 수 있다. 제1 및 제2 수평 도전층들(102, 103)은 적어도 일부가 비휘발성 메모리 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제1 반도체 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 제1 및 제2 수평 도전층들(102, 103)은 반도체 물질, 예컨대 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 도핑된 층일 수 있으며, 제2 수평 도전층(103)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다.
기판 절연층(104)은 제1 반도체 기판(101) 및 제1 및 제2 수평 도전층들(102, 103)의 일부를 제거한 영역에 배치되어, 제1 반도체 기판(101) 및 제1 및 제2 수평 도전층들(102, 103)로 둘러싸이도록 배치될 수 있다. 기판 절연층(104)의 하면은 제1 반도체 기판(101)의 하면과 공면이거나 제1 반도체 기판(101)의 하면보다 낮은 레벨에 위치할 수 있다. 일부 실시예들에서, 기판 절연층(104)은 제1 반도체 기판(101)만 제거된 영역에 배치될 수도 있다. 이 경우, 기판 절연층(104)은 제1 반도체 기판(101)의 상면과 실질적으로 공면인 상면을 가질 수 있으며, 상부에는 제1 및 제2 수평 도전층들(102, 103)로 둘러싸이도록 배치되는 별도의 절연층이 더 배치될 수 있다. 기판 절연층(104)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물을 포함할 수 있다.
게이트 전극들(105)은 제1 반도체 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물을 이룰 수 있다. 게이트 전극들(105)은 제1 반도체 기판(101) 상으로부터 순차적으로 접지 선택 트랜지스터, 복수의 메모리 셀들, 및 스트링 선택 트랜지스터를 이루는 전극들을 포함할 수 있다. 비휘발성 메모리 장치(100)의 용량에 따라서 복수의 메모리 셀들을 이루는 게이트 전극들(105)의 개수가 결정될 수 있다.
게이트 전극들(105)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(105)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 일례로, 게이트 전극들(105)은 확산 방지층을 더 포함할 수 있으며, 예컨대, 상기 확산 방지층은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다. 한편, 게이트 전극들(105)의 사이에 배치되는 층간 절연층들(106)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(A) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, X-Y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제1 반도체 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
관통 영역(TR)은 메모리 셀 영역(CELL)의 상부로부터 제1 반도체 기판(101)을 관통하여 제1 방향(예컨대, Z 방향)으로 연장되고 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 서로 전기적으로 연결하는 연결부(109), 및 연결부(109)를 둘러싸는 절연 영역을 포함할 수 있다. 절연 영역은 희생 절연층들(107), 희생 절연층들(107)과 수직하게 배치되는 층간 절연층들(106), 및 기판 절연층(104)을 포함할 수 있다.
일례로, 관통 영역(TR)의 크기, 배치 형태, 및 형상 등은 다양하게 변경될 수 있다. 도 2에서, 관통 영역(TR)은 제2 영역(B)의 중앙에 배치된 것으로 도시되었으나, 이에 한정되지 않으며, 제2 영역(B)의 다른 위치에 배치되거나 제1 영역(A)에 소정의 간격으로 배치될 수도 있다. 연결부(109)는 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질을 포함할 수 있다.
한편, 주변 회로 영역(PERI)은, 제2 반도체 기판(151), 제2 반도체 기판(151) 상에 배치되어 복수의 메모리 셀들을 제어하는 주변 회로들을 포함할 수 있다. 주변 회로들은 주변 영역 절연층(190a, 190b; 190)에 의해 덮일 수 있다. 주변 영역 절연층(190)은 하부 보호층(195)에 의해 제1 주변 영역 절연층(190a)과 제2 주변 영역 절연층(190b)로 구분될 수 있다. 주변 회로들은 하부 보호층(195)의 일 면에 배치되는 하부 배선 구조물들(160)을 통해 메모리 셀 영역(CELL)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)에서, 주변 회로 영역(PERI)에 포함된 주변 회로들은 페이지 버퍼(PB), 로우 디코더(XDEC), 및 기타 주변 회로들(OC)을 포함할 수 있다. 주변 회로들 중 적어도 일부는 제1 방향(예컨대, Z 방향)에서 순차적으로 적층된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 복수의 수직 트랜지스터들(Vertical Transistor)을 포함할 수 있다. 일례로, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)에 포함된 페이지 버퍼(PB)는 복수의 수직 트랜지스터들로 구현될 수 있다.
도 2에 도시된 비휘발성 메모리 장치(100)에서, 페이지 버퍼(PB)는 제1 반도체 기판(101)을 관통하는 연결부(109)를 통해 메모리 셀 영역(CELL)과 연결될 수 있다. 페이지 버퍼(PB)는 제1 방향에 수직한 제2 방향(예컨대, X 방향)에서 로우 디코더(XDEC) 및 기타 주변 회로들과 구분될 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)에서, 페이지 버퍼(PB)는 복수의 메모리 셀들 각각에 대응하는 복수의 페이지 버퍼들을 포함할 수 있다. 일례로, 로우 디코더(XDEC)는 주변 회로 영역(PERI)의 중앙에 배치될 수 있고, 로우 디코더(XDEC)는 페이지 버퍼(PB)에 의해 둘러싸일 수 있다. 한편, 연결부(109)를 통해 로우 디코더(XDEC)에 컨트롤 신호가 인가될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)에서 연결부(109)의 양측에는 복수의 메모리 셀들이 배치될 수 있다. 다만, 주변 회로 영역(PERI)에 포함된 회로 소자들의 구성은 도 2에 도시된 바로 한정되지 않을 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 포함된 수직 트랜지스터를 설명하기 위한 도면들이다. 도 3c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 페이지 버퍼에 포함된 수직 트랜지스터들을 설명하기 위한 도면이다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)의 주변 회로 영역(PERI)에 포함된 주변 회로들 중 적어도 일부는 수직 트랜지스터에 의해 구현될 수 있다. 일례로, 페이지 버퍼(PB)는 복수의 메모리 셀들에 대응하는 복수의 페이지 버퍼들을 포함할 수 있고, 복수의 페이지 버퍼들 각각은 4개의 수직 트랜지스터들로 구현되는 래치 구조를 포함할 수 있다. 일례로, 복수의 페이지 버퍼들은 복수의 메모리 셀들과 1:1로 대응할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않을 수 있다.
도 3a 및 도 3b를 참조하면, 수직 트랜지스터 중 NMOS 트랜지스터는 도 3a에 도시된 바와 같이 구현될 수 있고, PMOS 트랜지스터는 도 3b에 도시된 바와 같이 구현될 수 있다.
수직 트랜지스터는 수직 방향으로 적층된 제1 소스/드레인 영역(SD1), 제1 게이트 전극(G1), 제2 게이트 전극(G2), 및 제3 소스/드레인 영역(SD3)에 의해 구현될 수 있다. 한편, 도 3b를 참조하면, 수직 트랜지스터는 제2 소스/드레인 영역(SD2)에 메탈 구조물이 연결되는 구조를 갖도록 구현될 수도 있다. 수직 트랜지스터에서 제1 게이트 전극(G1), 및/또는 제2 게이트 전극(G2)에 의해 둘러싸인 채널 영역은 나노 와이어로 구성될 수 있다.
도 3c를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)에 포함된 주변 회로 영역(PERI)은 높이가 다른 복수의 층으로 형성된 배선 구조물들(M0, M1, M2, M3, M4)을 포함할 수 있다. 주변 회로 영역(PERI)에 포함된 주변 회로들은 배선 구조물들(M0, M1, M2, M3, M4)과 다른 소자들을 연결함으로써 형성될 수 있다.
일례로, 주변 회로 영역(PERI)에 포함된 페이지 버퍼(PB)에 포함된 래치 구조는 4개의 수직 트랜지스터들로 구현될 수 있다. 수직 트랜지스터들은 수직 방향에서 2개씩 배치될 수 있다. 일례로, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 도 3a에 도시된 NMOS 트랜지스터들일 수 있고, 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)는 도 3b에 도시된 PMOS 트랜지스터들일 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않을 수 있다.
한편, 수직 트랜지스터를 이용하여 인버터, 버퍼 등의 구조를 구현할 수 있으므로, 페이지 버퍼(PB) 외에 로우 디코더(XDEC) 및 기타 주변 회로들(OC) 역시 마찬가지로 수직 트랜지스터들로 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 4를 참조하면, 메모리 시스템(1)은 메모리 장치(10) 및 메모리 컨트롤러(20)를 포함할 수 있다. 메모리 시스템(1)은 복수의 채널들(CH1~CHm)을 지원할 수 있고, 메모리 장치(10)와 메모리 컨트롤러(20)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 메모리 시스템(1)은 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.
메모리 장치(10)는 복수의 비휘발성 메모리 장치들(NVM11~NVMmn)을 포함할 수 있다. 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 비휘발성 메모리 장치들(NVM21~NVM2n)은 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 예시적인 실시 예에서, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(20)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
메모리 컨트롤러(20)는 복수의 채널들(CH1~CHm)을 통해 메모리 장치(10)와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 채널들(CH1~CHm)을 통해 메모리 장치(10)로 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 메모리 장치(10)로 전송하거나, 메모리 장치(10)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
메모리 컨트롤러(20)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리 장치들(NVM11~NVMmn) 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 제1 채널(CH1)에 연결된 비휘발성 메모리 장치들(NVM11~NVM1n) 중 비휘발성 메모리 장치(NVM11)를 선택할 수 있다. 메모리 컨트롤러(20)는 선택된 비휘발성 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 비휘발성 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
메모리 컨트롤러(20)는 서로 다른 채널들을 통해 메모리 장치(10)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 제1 채널(CH1)을 통해 메모리 장치(10)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 메모리 장치(10)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 제1 채널(CH1)을 통해 메모리 장치(10)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 메모리 장치(10)로부터 데이터(DATAb)를 수신할 수 있다.
메모리 컨트롤러(20)는 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(20)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 비휘발성 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 비휘발성 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.
비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(20)의 제어에 따라 동작할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa)에 따라, 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 메모리 컨트롤러(20)로 전송할 수 있다.
도 4에는 메모리 장치(10)가 m개의 채널을 통해 메모리 컨트롤러(20)와 통신하고, 메모리 장치(10)가 각각의 채널에 대응하여 n개의 비휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 비휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 간단히 도시한 블록도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110)를 포함하는 메모리 셀 영역, 및 주변 회로들(120)을 포함하는 주변 회로 영역을 포함할 수 있다.
비휘발성 메모리 장치(100)의 주변 회로 영역에 배치되는 주변 회로들(120)은 로우 디코더(121), 페이지 버퍼(122), 입출력 버퍼(123), 전압 생성기(124), 및 제어 로직 회로(125)를 포함할 수 있다. 도 5에는 도시되지 않았으나, 비휘발성 메모리 장치(100)는 컬럼 로직, 프리-디코더, 온도 센서 등을 더 포함할 수 있다.
제어 로직 회로(125)는 비휘발성 메모리 장치 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(125)는 메모리 컨트롤러로부터 입력된 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 일례로, 제어 로직 회로(125)는 전압 제어 신호(CTRL_VOL), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 페이지 버퍼(122)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(121)에 연결될 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)에서, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들(WL)에 각각 연결된 복수의 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 일례로, 메모리 셀 어레이(110)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼(122)는 복수의 페이지 버퍼들을 포함할 수 있고, 복수의 페이지 버퍼들은 복수의 비트 라인들(BL)을 통해 복수의 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼(122)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼(122)는 동작 모드에 따라 쓰기 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 쓰기 동작 시, 페이지 버퍼(122)는 선택된 비트 라인으로 기록될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 리드 동작 시, 페이지 버퍼(122)는 선택된 비트 라인의 전류 또는 전압을 감지하여 제1 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(124)는 전압 제어 신호(CTRL_VOL)를 기반으로 쓰기, 리드, 쓰기 검증, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(124)는 워드 라인 전압(VWL)으로서 쓰기 전압, 리드 전압, 쓰기 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(121)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 쓰기 동작 시, 로우 디코더(121)는 선택된 워드 라인으로 쓰기 전압 및 쓰기 검증 전압을 인가하고, 리드 동작 시, 선택된 워드 라인으로 리드 전압을 인가할 수 있다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 포함된 메모리 블록의 등가 회로도이다.
도 6에 도시된 메모리 블록(BLKi)은 반도체 기판 상에 3차원 구조로 형성되는 3차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 반도체 기판과 수직한 방향으로 형성될 수 있다.
도 6을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 4에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인들(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 4에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
도 7a 내지 도 7d는 본 발명의 일 실시예들에 따른 비휘발성 메모리 장치를 간단히 도시한 단면도들이다.
도 7a 내지 도 7d에 도시된 본 발명의 일 실시예들에 따른 비휘발성 메모리 장치(200)는 도 2에 도시된 비휘발성 메모리 장치(100)의 구조에 대응할 수 있다. 다만, 도 2에 도시된 비휘발성 메모리 장치(100)와 달리, 본 발명의 일 실시예들에 따른 비휘발성 메모리 장치(200)에 포함된 페이지 버퍼(PB)는 제1 방향에서 주변 회로 영역(PERI)에 포함된 다른 회로들과 구분될 수 있다.
일례로, 도 7a 내지 도 7d를 참조하면, 비휘발성 메모리 장치(200)는 제1 반도체 기판(201) 및 제1 반도체 기판(201) 상에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 영역(CELL), 및 메모리 셀 영역(CELL)의 하부에 배치되며 제2 반도체 기판(251) 및 제2 반도체 기판(251) 상에 배치되어 복수의 메모리 셀들을 제어하는 주변 회로들을 포함하는 주변 회로 영역(PERI)을 포함할 수 있다.
제1 반도체 기판(201) 상에는 제1 및 제2 수평 도전층들(202, 203)이 배치될 수 있고, 제1 반도체 기판(201)은 기판 절연층(204)을 포함할 수 있다. 복수의 메모리 셀들은 교대로 적층되는 게이트 전극들(205)과 층간 절연층들(206), 및 게이트 전극들(205) 및 층간 절연층들(206)을 관통하고 제1 반도체 기판(201)에 연결되는 채널 구조물들(CH)에 의해 정의될 수 있다.
게이트 전극들(205)은 노출된 단부를 통해 게이트 컨택들(208)과 연결될 수 있고, 메모리 셀 영역(CELL)은 게이트 전극들(105)을 덮도록 적층되는 제1 셀 영역 절연층(240a), 상부 보호층(245), 및 제2 셀 영역 절연층(240b)을 포함할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(200)에서, 메모리 셀 영역(CELL)은 관통 영역(TR)에 포함되어 희생 절연층들(207), 층간 절연층들(206), 및 기판 절연층(204)을 관통하는 연결부(209)에 의해 주변 회로 영역(PERI)과 연결될 수 있다. 연결부(209)는 주변 영역 절연층(290)의 적어도 일부를 리세스하여 하부 보호층(295)의 일 면에 배치되는 하부 배선 구조물들(260)과 전기적으로 연결될 수 있다.
한편, 주변 회로 영역(PERI)에 포함된 주변 회로들은, 페이지 버퍼(PB), 로우 디코더(XDEC), 및 기타 주변 회로들(OC)을 포함할 수 있다. 페이지 버퍼(PB)는 제1 방향(예컨대, Z 방향)에서 순차적으로 적층된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 복수의 수직 트랜지스터들을 포함할 수 있다.
페이지 버퍼(PB)는 메모리 셀의 값을 센싱하기 위해 메모리 셀의 연결 부위와 가장 먼저 연결될 수 있다. 즉, 페이지 버퍼(PB)와 복수의 메모리 셀들 사이의 연결 거리는 주변 회로 영역(PERI)에 포함된 다른 회로들과 복수의 메모리 셀들 사이의 연결 거리보다 가까울 수 있다. 일례로, 페이지 버퍼(PB)는 메모리 셀 영역(CELL)의 하단에 배치된 페이지 버퍼 블록에 포함될 수 있고, 관통 영역(TR)에서 메모리 셀 영역(CELL)과 연결될 수 있다.
도 7a를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(200)에서, 페이지 버퍼(PB)를 포함하는 페이지 버퍼 블록의 하부에는 주변 회로 블록이 배치될 수 있다. 주변 회로 블록은 로우 디코어(XDEC)를 포함할 수 있고, 로우 디코더(XDEC)의 하부에 배치되는 기타 주변 회로들(OC)을 포함할 수 있다. 한편, 로우 디코더(XDEC)는 연결부(209)를 통해 제어 신호를 인가받기 위해 페이지 버퍼 블록을 관통하는 비아(219)와 연결될 수 있다.
이 때, 주변 회로 블록에 포함된 로우 디코더(XDEC) 및 기타 주변 회로들(OC)은 페이지 버퍼(PB)와 마찬가지로 제1 방향에서 순차적으로 적층된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 수직 트랜지스터들을 포함할 수 있다. 기타 주변 회로들(OC)은 커맨드(CMD), 어드레스(ADDR), 컨트롤(CTRL) 신호를 전달받으며 외부 호스트와 데이터를 주고받을 수 있다.
도 7b를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(200)에서, 페이지 버퍼(PB)를 포함하는 페이지 버퍼 블록은 로우 디코더(XDEC)를 포함할 수 있다. 페이지 버퍼 블록의 하부에는 기타 주변 회로들(OC)을 포함하는 주변 회로 블록이 배치될 수 있다. 로우 디코더(XDEC)는 제1 방향(예컨대, Z 방향)에서 하부 배선 구조물들(260)을 통해 연결부(209)와 연결될 수 있다. 한편, 로우 디코더(XDEC) 및 기타 주변 회로들(OC)은 페이지 버퍼(PB)와 마찬가지로 제1 방향에서 순차적으로 적층된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 수직 트랜지스터들을 포함할 수 있다.
도 7c 및 도 7d를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(200)는 페이지 버퍼(PB) 및 로우 디코더(XDEC)를 포함하는 페이지 버퍼 블록, 및 기타 주변 회로들(OC)을 포함하고 페이지 버퍼 블록의 하부에 배치되는 주변 회로 블록을 포함할 수 있다. 이 때, 로우 디코더(XDEC)는 주변 회로 영역(PERI)의 중심에 배치되거나 외곽에 배치될 수 있다. 로우 디코더(XDEC)의 위치에 따라 메모리 셀 영역의 구조는 달라질 수 있다.
일례로, 도 7c에 도시된 바와 같이 로우 디코더(XDEC)가 주변 회로 영역(PERI)의 중심에 배치되는 경우, 로우 디코더(XDEC)와 연결되는 연결부(209)는 메모리 셀 영역(CELL)의 중심에 배치될 수 있다. 이에 따라, 복수의 메모리 셀들은 연결부(209)의 양측에 형성될 수 있고, 복수의 메모리 셀들의 하부에는 페이지 버퍼(PB)가 배치될 수 있다.
한편, 도 7d에 도시된 바와 같이 로우 디코더(XDEC)가 주변 회로 영역(PERI)의 외곽에 배치되는 경우, 로우 디코더(XDEC)와 연결되는 연결부(209)는 메모리 셀 영역(CELL)의 외곽에 배치될 수 있다. 이에 따라, 복수의 메모리 셀들은 연결부(209) 사이에 형성될 수 있고, 복수의 메모리 셀들의 하부에는 페이지 버퍼(PB)가 배치될 수 있다.
도 8, 도 9, 도 10a, 도 10b, 도 11, 및 도 12는 본 발명의 일 실시예들에 따른 비휘발성 메모리 장치를 간단히 도시한 단면도들이다.
도 8, 도 9, 도 10a, 도 10b, 도 11, 및 도 12에 도시된 본 발명의 일 실시예들에 따른 비휘발성 메모리 장치들(200, 300, 400, 500, 600, 700) 각각은 도 2에 도시된 비휘발성 메모리 장치(100)의 구조에 대응할 수 있다.
일례로, 도 8을 참조하면, 비휘발성 메모리 장치(300)는 제1 반도체 기판(301) 상에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 영역(CELL), 및 메모리 셀 영역(CELL)의 하부에 배치되며 제2 반도체 기판(351) 상에 배치되어 복수의 메모리 셀들을 제어하는 주변 회로들을 포함하는 주변 회로 영역(PERI)을 포함할 수 있다.
복수의 메모리 셀들은 교대로 적층되는 게이트 전극들(305)과 층간 절연층들(306), 및 게이트 전극들(305) 및 층간 절연층들(306)을 관통하고 제1 반도체 기판(301)에 연결되는 채널 구조물들(CH)에 의해 정의될 수 있다.
한편, 주변 회로 영역(PERI)에 포함된 주변 회로들은, 페이지 버퍼(PB), 로우 디코더(XDEC), 및 기타 주변 회로들(OC)을 포함할 수 있다. 페이지 버퍼(PB)는 제1 방향(예컨대, Z 방향)에서 순차적으로 적층된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 복수의 수직 트랜지스터들을 포함할 수 있다.
전술한 비휘발성 메모리 장치(300)의 특징들은 도 9 내지 도 12에 도시된 나머지 비휘발성 메모리 장치(400, 500, 600, 700)에도 공통적으로 적용될 수 있다. 다만, 도 2에 도시된 비휘발성 메모리 장치(100)와 달리, 본 발명의 일 실시예들에 따른 비휘발성 메모리 장치들(300, 400, 500, 600, 700) 각각에 포함된 페이지 버퍼(PB)는 제1 방향에서 주변 회로 영역(PERI)에 포함된 다른 회로들과 구분될 수 있다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(300)에서, 페이지 버퍼(PB)를 포함하는 페이지 버퍼 블록의 하부에는 주변 회로 블록이 배치될 수 있다. 주변 회로 블록은 로우 디코어(XDEC)를 포함할 수 있고, 로우 디코더(XDEC)의 하부에 배치되는 기타 주변 회로들(OC)을 포함할 수 있다. 한편, 로우 디코더(XDEC)는 연결부(309)를 통해 제어 신호를 인가받기 위해 페이지 버퍼 블록을 관통하는 비아(319)와 연결될 수 있다.
이 때, 주변 회로 블록에 포함된 로우 디코더(XDEC)는 페이지 버퍼(PB)와 마찬가지로 제1 방향에서 순차적으로 적층된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 수직 트랜지스터들을 포함할 수 있다. 다만, 기타 주변 회로들(OC)은 제2 반도체 기판(351) 상에서 제2 방향(예컨대, X 방향)으로 형성된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 수평 트랜지스터들을 포함할 수 있다.
도 9를 참조하면, 페이지 버퍼(PB)의 크기는 비휘발성 메모리 장치(400)의 저장 용량 증가에 의해 가장 많은 영향을 받으므로 가장 넓은 영역에 배열될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(400)에서, 페이지 버퍼(PB)를 포함하는 페이지 버퍼 블록의 하부에는 주변 회로 블록이 배치되고, 주변 회로 블록에 포함된 로우 디코더(XDEC) 및 기타 주변 회로들(OC)은 동일한 높이에 배치된 하나의 블록 내에 형성될 수 있다. 즉, 로우 디코더(XDEC)는 기타 주변 회로들(OC)의 측면에 배치될 수 있고, 로우 디코더(XDEC)는 연결부(409)를 통해 제어 신호를 인가받기 위해 페이지 버퍼 블록을 관통하는 비아(419)와 연결될 수 있다. 비휘발성 메모리 장치(400)는 주변 회로 블록을 하나의 레이어로 형성함에 따라, 도 8의 비휘발성 메모리 장치(200)보다 비휘발성 메모리 장치(400)의 전체 높이를 감소시킬 수 있다.
도 10a, 도 10b, 도 11, 및 도 12를 참조하면, 본 발명의 일 실시예들에 따른 비휘발성 메모리 장치들(500, 600, 700)에서 주변 회로 영역(PERI)은 페이지 버퍼(PB)를 포함하는 페이지 버퍼 블록의 하부에 배치되는 주변 회로 블록을 포함하고, 로우 디코더(XDEC) 및 기타 주변 회로들(OC)을 포함하는 주변 회로 블록의 상부 또는 하부에 배치되는 추가 회로 블록을 더 포함할 수 있다. 일례로, 도 10a, 도 10b, 및 도 11을 참조하면, 비휘발성 메모리 장치들(500, 600)은 주변 회로 블록의 하부에 배치되는 추가 회로 블록을 더 포함할 수 있다. 이 때, 로우 디코더(XDEC)는 페이지 버퍼 블록을 관통하는 비아(519, 619)를 통해 연결부(509, 609)와 연결될 수 있다. 도 12를 참조하면, 비휘발성 메모리 장치(700)는 주변 회로 블록의 상부에 배치되는 추가 회로 블록을 더 포함할 수 있다. 이 때, 로우 디코더(XDEC)는 페이지 버퍼 블록 및 추가 회로 블록을 관통하는 비아(719)를 통해 연결부(709)와 연결될 수 있다.
추가 회로 블록은 인공지능(AI) 기능 회로 및/또는 오류 정정 코드(ECC) 기능 회로 등의 추가 회로(AC)를 포함할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 추가 회로 블록에 포함되는 추가 회로는 다양한 기능을 수행하도록 설계될 수 있다.
본 발명의 일 실시예들에 따른 비휘발성 메모리 장치들(500, 600, 700)은 주변 회로 영역(PERI)에 추가 회로 블록을 추가로 배치함에 따라 면적에 제한되지 않고 새로운 기능을 자유롭게 추가할 수 있다. 특히, 메모리 컨트롤러에 의해 수행되던 기능을 주변 회로 영역(PERI)에서 수행함으로써 비휘발성 메모리 장치들(500, 600, 700) 자체의 성능을 향상시킬 수 있다.
도 10a 및 도 10b를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(500)에서, 추가 회로 블록에 포함된 추가 회로(AC)는 페이지 버퍼(PB)에 저장된 값에 대한 오류 정정 코드(ECC)의 연산을 수행하는 회로일 수 있다. 추가 회로(AC)는 페이지 버퍼(PB)보다 입출력단에 가깝게 배치되어, 리드 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다.
보다 구체적으로, 추가 회로(AC)는 비휘발성 메모리 장치(500)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 기입 데이터와 함께 저장될 수 있다. 비휘발성 메모리 장치(500)에서의 데이터 리드 동작 시, 추가 회로(AC)는 리드 데이터와 함께 리드되는 패리티 비트들을 이용하여 리드 데이터의 에러를 정정하고, 에러가 정정된 리드 데이터를 출력할 수 있다.
한편, 비휘발성 메모리 장치(500)의 구조는 실시예에 따라 달라질 수 있다. 일례로, 도 10a를 참조하면, 페이지 버퍼 블록을 관통하는 비아(519)를 통해 로우 디코더(XDEC)와 연결되는 연결부(509)는 복수의 메모리 셀들이 형성되는 채널 구조물들(CH) 사이에 배치될 수 있다. 이에 따라, 로우 디코더(XDEC)는 복수의 메모리 셀들의 하부에 형성될 수 있다.
반면, 도 10b를 참조하면, 페이지 버퍼 블록을 관통하는 비아(519)를 통해 로우 디코더(XDEC)와 연결되는 연결부(509)는 복수의 메모리 셀들이 형성되는 채널 구조물들(CH)의 일 측에 배치될 수 있다. 도 10b에 도시되어 있지 않으나 연결부(509)의 일 측에는 패드 구조물들이 배치될 수 있다. 다만, 이에 한정되지 않을 수 있다. 이에 따라, 로우 디코더(XDEC)는 주변 회로 영역(PERI)의 외곽에 형성될 수 있다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(600)의 주변 회로 영역(PERI)은 순차적으로 적층된 추가 회로 블록, 주변 회로 블록, 및 페이지 버퍼 블록을 포함할 수 있다. 이 때, 주변 회로 블록에 포함된 로우 디코더(XDEC)는 주변 회로 블록의 중앙에 배치될 수 있다. 이에 따라, 로우 디코더(XDEC)는 기타 주변 회로들(OC)에 의해 둘러싸이도록 배치될 수 있고, 로우 디코더(XDEC)의 상부에는 적어도 하나의 연결부(609)가 배치될 수 있다. 연결부(609)의 양측에는 복수의 메모리 셀들이 형성될 수 있다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(700)의 주변 회로 영역(PERI)은 순차적으로 적층된 주변 회로 블록, 추가 회로 블록, 및 페이지 버퍼 블록을 포함할 수 있다. 즉, 비휘발성 메모리 장치(700)에서 추가 회로 블록은 주변 회로 블록과 페이지 버퍼 블록 사이에 배치될 수 있다.
추가 회로 블록에 포함된 추가 회로(AC)는 페이지 버퍼(PB)에 저장된 값에 대한 MAC(Multiply and Accumulate) 연산을 수행하는 회로일 수 있다. 추가 회로(AC)는 비휘발성 메모리 장치(700)를 포함하는 스토리지 장치에 인공지능 기술을 적용하기 위한 회로로써, 페이지 버퍼(PB)에서 나온 값을 바로 계산하므로 페이지 버퍼(PB)에 가깝게 배치될 수 있다.
도 13a 내지 도 13c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 제조하는 과정을 설명하기 위한 도면들이다.
도 13a 내지 도 13c는 도 7a에 도시된 비휘발성 메모리 장치(200)의 제조 과정을 간단히 나타낸 도면들일 수 있다. 도 13a 내지 도 13c의 제조 과정은 다른 실시예들에 따른 비휘발성 메모리 장치들(100, 300, 400, 500, 600, 700)에도 유사하게 적용될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않을 수 있다.
도 13a를 참조하면, 제2 반도체 기판(251) 상에는 페이지 버퍼(PB), 로우 디코더(XDEC), 및 기타 주변 회로들(OC)을 포함하는 주변 회로 영역(PERI)이 형성될 수 있다. 페이지 버퍼(PB)를 포함하는 페이지 버퍼 블록의 상부에는 하부 보호층(295)이 형성될 수 있고, 페이지 버퍼(PB)는 하부 보호층(295)의 일 면에 배치된 하부 배선 구조물(260)과 전기적으로 연결될 수 있다. 한편, 하부 보호층(295)의 상부에는 하부 배선 구조물(260)을 덮는 주변 영역 절연층(290)이 형성될 수 있다.
이 때, 페이지 버퍼(PB)는 제1 방향(예컨대, Z 방향)에서 순차적으로 적층된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 복수의 수직 트랜지스터들을 포함할 수 있다. 한편, 로우 디코더(XDEC) 및 기타 주변 회로들(OC) 중 적어도 일부도 복수의 수직 트랜지스터들을 포함할 수 있다.
도 13b 및 도 13c를 참조하면, 주변 회로 영역(PERI)의 상부에 배치되는 제1 반도체 기판(201) 상에는 게이트 전극들(230) 및 채널 구조물들(CH)을 포함하는 메모리 셀 영역(CELL)이 형성될 수 있다. 주변 영역 절연층(290) 상에는 기판 절연층(204)을 포함하는 제1 반도체 기판(201)이 배치될 수 있다.
제1 반도체 기판(201)에는 제1 및 제2 수평 도전층들(202, 203)이 배치될 수 있고, 게이트 전극들(205) 및 층간 절연층들(206)이 교대로 적층될 수 있다. 게이트 전극들(205)이 연장되는 부분 중 제1 방향(예컨대, Z 방향)에서 기판 절연층(204)의 적어도 일부와 중첩되는 부분은 희생 절연층들(207)이 형성될 수 있다. 제1 방향으로 적층된 기판 절연층(204), 층간 절연층들(206), 및 희생 절연층들(207)은 관통 영역(TR)을 형성할 수 있다.
게이트 전극들(205) 및 층간 절연층들(206)을 관통하는 채널 구조물들(CH)이 형성된 뒤, 메모리 셀 영역(CELL)에는 게이트 전극들(205)의 노출된 단부를 통해 연결되는 게이트 컨택들(208), 및 메모리 셀 영역(CELL)과 주변 회로 영역(PERI)을 전기적으로 연결하는 연결부(209)가 형성될 수 있다. 한편, 연결부(209)는 페이지 버퍼 블록을 관통하는 비아(219)를 통해 페이지 버퍼 블록 하부에 배치된 로우 디코더(XDEC)와 연결될 수 있다. 상기 과정을 거쳐 도 7a에 도시된 비휘발성 메모리 장치(200)가 제조될 수 있다.
도 14a 내지 14c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 간단히 도시한 단면도이다.
도 14a를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(1000)는 웨이퍼 본딩(wafer bonding) 방식을 이용하여 C2C(chip to chip) 구조를 갖도록 제조될 수 있다. C2C 구조는 제1 반도체 기판(1810) 상에 메모리 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 반도체 기판(1810)과 다른 제2 반도체 기판(1710) 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈, 예컨대 제1 메탈 패드와 하부 칩의 최상부 메탈층에 형성된 본딩 메탈, 예컨대 제2 메탈 패드를 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(1000)는 제1 방향(예컨대, Z 방향)으로 적층된 구조를 갖는 반도체 구조물들을 포함할 수 있다. 비휘발성 메모리 장치(1000)의 제1 반도체 기판(1810) 상에 배치된 제1 반도체 구조물은 메모리 셀 영역(CELL)에 대응할 수 있고, 제2 반도체 기판(1710) 상에 배치된 제2 반도체 구조물은 주변 회로 영역(PERI)에 대응할 수 있다.
웨이퍼 본딩 방식은 메모리 셀 영역(CELL)과 주변 회로 영역(PERI) 사이에 짧은 연결 길이를 갖는 직접적인 접속 통로를 형성할 수 있다. 이에 따라, 웨이퍼 본딩 방식은 칩 인터페이스에 의한 지연을 제거하고 전력 소비를 줄이면서 데이터 및 제어 신호의 입출력 속도를 개선할 수 있다.
비휘발성 메모리 장치(1000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제2 반도체 기판(1710), 제2 반도체 기판(1710)에 형성되는 주변 회로들을 포함할 수 있다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(1000)에서 주변 회로들은 복수의 메탈층 상에 형성될 수 있고, 수직 트랜지스터들로 구현될 수 있다. 일례로, 복수의 메모리 셀들에 대한 센싱 동작을 수행하는 페이지 버퍼(PB)는 제1 반도체 기판(1810)의 상면에 수직한 제1 방향에서 순차적으로 적층된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 복수의 수직 트랜지스터들을 포함할 수 있다.
이 때, 주변 회로 영역의 최상부에는 페이지 버퍼(PB)를 포함하는 페이지 버퍼 블록이 형성될 수 있다. 즉, 페이지 버퍼 블록은 제1 반도체 기판(1810)과 기타 주변 회로들(OC) 사이에 배치될 수 있다.
워드라인 본딩 영역(WLBA)의 페이지 버퍼 블록 상에 하부 본딩 메탈(1772b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1772b)은 셀 영역(CELL)의 상부 본딩 메탈(1871b, 1872b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1772b)과 상부 본딩 메탈(1871b, 1872b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
메모리 셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 메모리 셀 영역(CELL)은 제1 반도체 기판(1810)과 공통 소스 라인(1820)을 포함할 수 있다. 제1 반도체 기판(1810) 상에는, 제1 반도체 기판(1810)의 상면에 수직한 제1 방향(예컨대, Z 방향)을 따라 복수의 워드라인들(1831-1838; 1830)이 적층될 수 있다. 워드라인들(1830)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1830)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조물들(CH)은 제1 반도체 기판(1810)의 상면에 수직하는 방향(Z축 방향)으로 연장되어 워드라인들(1830), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조물들(CH)은 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1850c) 및 제2 메탈층(1860c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1850c)은 비트라인 컨택일 수 있고, 제2 메탈층(1860c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(1860c)은 제1 반도체 기판(1810)의 상면에 평행한 제3 방향(예컨대, Y 방향)을 따라 연장될 수 있다.
도 14a에 도시한 일 실시예에서, 채널 구조물들(CH)과 비트라인(1860c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(1860c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(PB)를 제공하는 회로 소자들과 전기적으로 연결될 수 있다. 일례로, 비트라인(1860c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1871c, 1872c)과 연결되며, 상부 본딩 메탈(1871c, 1872c)은 페이지 버퍼(1893)의 회로 소자들(1720c)에 연결되는 하부 본딩 메탈(1771c, 1772c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(1830)은 제3 방향에 수직하면서 제1 반도체 기판(1810)의 상면에 평행한 제2 방향(예컨대, X 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1841-1847; 1840)와 연결될 수 있다. 워드라인들(1830)과 셀 컨택 플러그들(1840)은, 제2 방향을 따라 워드라인들(1830) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(1830)에 연결되는 셀 컨택 플러그들(1840)의 상부에는 제1 메탈층(1850b)과 제2 메탈층(1860b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1840)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1871b, 1872b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(1772b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1840)은 주변 회로 영역(PERI)에서 로우 디코더(XDEC)를 형성하는 회로 소자들과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(XDEC)를 형성하는 회로 소자들의 동작 전압은, 페이지 버퍼(PB)를 형성하는 회로 소자들의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(PB)를 형성하는 회로 소자들의 동작 전압이 로우 디코더(XDEC)를 형성하는 회로 소자들의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1880)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1880)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(1820)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1880) 상부에는 제1 메탈층(1850a)과 제2 메탈층(1860a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1880), 제1 메탈층(1850a), 및 제2 메탈층(1860a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(1705, 1805)이 배치될 수 있다. 도 14a를 참조하면, 제2 반도체 기판(1710)의 하부에는 제2 반도체 기판(1710)의 하면을 덮는 하부 절연막(1701) 이 형성될 수 있으며, 하부 절연막(1701) 상에 제2 입출력 패드(1705)가 형성될 수 있다. 제2 입출력 패드(1705)는 제2 입출력 컨택 플러그(1703)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들 중 적어도 하나와 연결되며, 하부 절연막(1701)에 의해 제2 반도체 기판(1710)과 분리될 수 있다. 또한, 제2 입출력 컨택 플러그(1703)와 제2 반도체 기판(1710) 사이에는 측면 절연막이 배치되어 제2 입출력 컨택 플러그(1703)와 제2 반도체 기판(1710)을 전기적으로 분리할 수 있다.
도 14a를 참조하면, 제1 반도체 기판(1810)의 상부에는 제1 반도체 기판(1810)의 상면을 덮는 상부 절연막(1801)이 형성될 수 있으며, 상부 절연막(1801) 상에 제1 입출력 패드(1805)가 배치될 수 있다. 제1 입출력 패드(1805)는 제1 입출력 컨택 플러그(1803)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1720a, 1720b, 1720c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제1 입출력 패드(1805)는 회로 소자(1720a)와 전기적으로 연결될 수 있다.
실시예들에 따라, 제1 입출력 컨택 플러그(1803)가 배치되는 영역에는 제1 반도체 기판(1810) 및 공통 소스 라인(1820) 등이 배치되지 않을 수 있다. 또한, 제1 입출력 패드(1805)는 제1 방향(예컨대, Z 방향)에서 워드라인들(1880)과 오버랩되지 않을 수 있다. 도 5를 참조하면, 제1 입출력 컨택 플러그(1803)는 제1 반도체 기판(1810)의 상면에 평행한 방향에서 제1 반도체 기판(1810)과 분리되며, 셀 영역(CELL)의 층간 절연층(1815)을 관통하여 제1 입출력 패드(1805)에 연결될 수 있다.
실시예들에 따라, 제2 입출력 패드(1705)와 제1 입출력 패드(1805)는 선택적으로 형성될 수 있다. 일례로, 비휘발성 메모리 장치(1000)는 하부 절연막(1701)의 상부에 배치되는 제2 입출력 패드(1705)만을 포함하거나, 또는 상부 절연막(1801)의 상부에 배치되는 제1 입출력 패드(1805)만을 포함할 수 있다. 또는, 비휘발성 메모리 장치(1000)가 제2 입출력 패드(1705)와 제1 입출력 패드(1805)를 모두 포함할 수도 있다.
메모리 셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
비휘발성 메모리 장치(1000)는 외부 패드 본딩 영역(PA)에서, 메모리 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1872a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 메모리 셀 영역(CELL)의 상부 메탈 패턴(1872a)과 동일한 형태의 하부 메탈 패턴(1771a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1771a)은 주변 회로 영역(PERI)에서 별도의 컨택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1773a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1773a)과 동일한 형태의 상부 메탈 패턴(1872a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 페이지 버퍼 블록 상에는 하부 본딩 메탈(1772b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1772b)은 메모리 셀 영역(CELL)의 상부 본딩 메탈(1871b, 1872b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1752)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1752)과 동일한 형태의 상부 메탈 패턴(1892)을 형성할 수 있다. 메모리 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1892) 상에는 컨택을 형성하지 않을 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(1000)에서, 제1 반도체 기판(1810)의 일부 영역에는 로우 디코더(XDEC)가 형성될 수 있다. 로우 디코더(XDEC)는 워드라인 본딩 영역(WLBA) 및 외부 패드 본딩 영역(PA) 내에 형성될 수 있다. 로우 디코더(XDEC)는 적어도 하나의 컨택 플러그를 통해 제어 신호를 인가 받아 워드라인을 선택하도록 동작할 수 있다.
다만, 도 14a에 도시된 비휘발성 메모리 장치(1000)는 웨이퍼 본딩 방식을 설명하기 위한 예시일 뿐 웨이퍼 본딩 방식에 따른 비휘발성 메모리 장치(1000)의 구조는 도 14a에 도시된 바로 한정되지 않을 수 있다. 일례로, 로우 디코더(XDEC)는 제1 반도체 기판(1810)에 형성되는 것으로 도시되어 있으나, 제2 반도체 기판(1710) 상에 형성될 수 있다.
도 14b를 참조하면, 비휘발성 메모리 장치(1000)는 로우 디코더(XDEC)가 외곽에 형성될 수 있다. 이 때, 비휘발성 메모리 장치(1000)의 중앙은 비트라인 본딩 영역(BLBA)에 해당할 수 있다. 반면, 도 14c를 참조하면, 비휘발성 메모리 장치(1000)는 로우 디코더(XDEC)가 중심에 형성될 수 있다. 이 때, 비휘발성 메모리 장치(1000)의 중앙은 외부 패드 본딩 영역(PA)에 해당할 수 있다.
도 15는 본 발명의 일 실시예에 따른 스토리지 장치를 설명하기 위한 단면도이다.
도 15에 도시된 본 발명의 일 실시예에 따른 스토리지 장치(2000)는 도 14a에 도시된 비휘발성 메모리 장치(1000)에 메모리 컨트롤러(2100)를 포함하는 제3 반도체 구조물(CONT)이 3-stack 구조로 결합된 경우일 수 있다. 즉, 스토리지 장치(2000)에 포함된 페이지 버퍼(PB)는 수직 트랜지스터들을 포함할 수 있다.
제3 반도체 구조물(CONT)은 제3 반도체 기판(2001), 제3 반도체 기판(2001) 상에 형성되는 메모리 컨트롤러(2100), 및 연결 구조물(2200)을 포함할 수 있다.
일례로, 메모리 컨트롤러(2100)는 호스트(30)로부터 인가되는 신호에 기초하여, 연결 구조물(2200)을 통해 전기적으로 연결된 비휘발성 메모리 장치(1000)와 신호들을 주고받을 수 있다. 메모리 컨트롤러(2100)는 비휘발성 메모리 장치(1000)와 주고받는 신호들에 기초하여 비휘발성 메모리 장치(1000)의 전반적인 동작을 제어할 수 있다.
한편, 제3 반도체 기판(2001)의 하면에는 제3 메탈 패드(2300)가 배치될 수 있다. 제3 메탈 패드(2300)는 제3 반도체 기판(2001)을 관통하는 연결 비아를 통해 메모리 컨트롤러(2100)와 전기적으로 연결될 수 있다.
메모리 컨트롤러(2100)는 제3 메탈 패드(2300)를 통해 호스트(30)로부터 제어 커맨드를 인가 받고 데이터를 주고받을 수 있다. 메모리 컨트롤러(2100)는 호스트(30)로부터 전달된 제어 커맨드를 제어 신호로 변환하고, 제어 신호를 비휘발성 메모리 장치(1000)로 전달할 수 있다.
웨이퍼 본딩 방식과 유사하게, 연결 구조물(2200)은 비휘발성 메모리 장치(1000)와 메모리 컨트롤러(2100) 사이에 짧은 연결 길이를 갖는 직접적인 접속 통로를 형성할 수 있다. 이에 따라, 연결 구조물(2200)은 칩 인터페이스에 의한 지연을 제거하고 전력 소비를 줄이면서 데이터 및 제어 신호의 입출력 속도를 개선할 수 있다.
본 발명의 일 실시예에 따른 스토리지 장치(2000)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함하는 비휘발성 메모리 장치(1000), 및 메모리 컨트롤러(2100)를 수직으로 적층함으로써 칩 크기를 축소시키고 각 구성들을 직접적으로 연결할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CELL: 메모리 셀 영역 PERI: 주변 회로 영역
PB, 122: 페이지 버퍼 XDEC, 121: 로우 디코더
OC: 기타 주변 회로들 AC: 추가 회로들
100, 200, 300, 400, 500, 600, 700, 1000: 비휘발성 메모리 장치
1: 메모리 시스템 10: 메모리 장치
20, 2100: 메모리 컨트롤러 30: 호스트
101: 제1 반도체 기판 151: 제2 반도체 기판
102, 103: 수평 도전층들 104: 기판 절연층
105: 게이트 전극층들 106: 층간 절연층들
107: 희생 절연층들 108: 게이트 컨택들
109: 연결부 110: 메모리 셀 어레이
120: 주변 회로 123: 입출력 버퍼
124: 전압 발생기 125: 제어 로직

Claims (10)

  1. 제1 반도체 기판 및 상기 제1 반도체 기판 상에 배치되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들은 서로 이격되어 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하고 상기 제1 반도체 기판에 연결되는 채널 구조물들에 의해 정의되는 메모리 셀 영역; 및
    상기 메모리 셀 영역의 하부에 배치되며, 제2 반도체 기판 및 상기 제2 반도체 기판 상에 배치되고, 상기 복수의 메모리 셀들을 제어하는 주변 회로들을 포함하며, 상기 주변 회로들은 페이지 버퍼, 로우 디코더, 및 기타 주변 회로들을 포함하는 주변 회로 영역; 을 포함하고,
    상기 페이지 버퍼는, 상기 제1 반도체 기판의 상면에 수직한 제1 방향에서 상기 주변 회로 영역에 포함된 다른 회로들과 구분되도록 상기 제1 반도체 기판의 하면에 배치된 페이지 버퍼 블록에 포함되고, 상기 제1 반도체 기판을 관통하는 연결부를 통해 상기 메모리 셀 영역과 연결되며, 상기 제1 방향에서 순차적으로 적층된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 복수의 수직 트랜지스터들을 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 페이지 버퍼 블록의 하부에는 주변 회로 블록이 배치되고, 상기 주변 회로 블록은 상기 로우 디코더, 및 상기 로우 디코더의 하부에 배치되는 상기 기타 주변 회로들을 포함하는 비휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 주변 회로 블록에 포함된 복수의 트랜지스터들은 상기 제1 방향에서 순차적으로 적층된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 비휘발성 메모리 장치.
  4. 제2항에 있어서,
    상기 로우 디코더를 구성하는 복수의 트랜지스터들은 상기 제1 방향에서 순차적으로 적층된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되고, 상기 기타 주변 회로들을 구성하는 복수의 트랜지스터들은 상기 제2 반도체 기판 상에서 상기 제1 방향과 수직한 제2 방향으로 형성된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 페이지 버퍼 블록의 하부에는 주변 회로 블록이 배치되고, 상기 주변 회로 블록은 상기 로우 디코더, 및 상기 로우 디코더의 측면에 배치되는 상기 기타 주변 회로들을 포함하는 비휘발성 메모리 장치.
  6. 제5항에 있어서,
    상기 주변 회로 영역은 상기 주변 회로 블록의 하부에 배치되는 추가 회로 블록을 더 포함하고, 상기 추가 회로 블록은 상기 페이지 버퍼에 저장된 값에 대한 오류 정정 코드(Error Correction Code, ECC)의 연산을 수행하는 회로를 포함하는 비휘발성 메모리 장치.
  7. 제5항에 있어서,
    상기 로우 디코더는 상기 기타 주변 회로들에 의해 둘러싸이도록 상기 주변 회로 블록의 중앙에 배치되는 비휘발성 메모리 장치.
  8. 제5항에 있어서,
    상기 주변 회로 영역은 상기 페이지 버퍼 블록과 상기 주변 회로 블록의 사이에 배치되는 추가 회로 블록을 더 포함하고, 상기 추가 회로 블록은 상기 페이지 버퍼에 저장된 값에 대한 MAC(Multiply and Accumulate) 연산을 수행하는 회로를 포함하는 비휘발성 메모리 장치.
  9. 제1 반도체 기판 및 상기 제1 반도체 기판 상에 배치되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들은 서로 이격되어 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하고 상기 제1 반도체 기판에 연결되는 채널 구조물들에 의해 정의되는 메모리 셀 영역; 및
    상기 메모리 셀 영역의 하부에 배치되며, 제2 반도체 기판 및 상기 제2 반도체 기판 상에 배치되고, 상기 복수의 메모리 셀들을 제어하는 주변 회로들을 포함하며, 상기 주변 회로들은 페이지 버퍼, 로우 디코더, 및 기타 주변 회로들을 포함하는 주변 회로 영역; 을 포함하고,
    상기 페이지 버퍼는 상기 제1 반도체 기판을 관통하는 연결부를 통해 상기 메모리 셀 영역과 연결되고, 상기 제1 반도체 기판의 상면에 수직한 제1 방향에서 순차적으로 적층된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 복수의 수직 트랜지스터들을 포함하며, 상기 제1 방향에 수직한 제2 방향에서 상기 로우 디코더 및 상기 기타 주변 회로들과 구분되는 비휘발성 메모리 장치.
  10. 제1 반도체 기판 및 상기 제1 반도체 기판 상에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 영역, 및 상기 메모리 셀 영역의 상부에 배치되는 제1 메탈 패드를 포함하고, 상기 메모리 셀 영역은 상기 제1 반도체 기판 상에 서로 이격되어 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하고 상기 제1 반도체 기판에 연결되는 채널 구조물들을 포함하는 제1 반도체 구조물; 및
    제2 반도체 기판 및 상기 제2 반도체 기판 상에 배치되는 페이지 버퍼를 포함하는 주변 회로 영역, 및 상기 주변 회로 영역의 상부에 배치되는 제2 메탈 패드를 포함하는 제2 반도체 구조물; 을 포함하고,
    상기 페이지 버퍼는 상기 복수의 메모리 셀들에 대한 센싱 동작을 수행하며 상기 제1 반도체 기판의 상면에 수직한 제1 방향에서 순차적으로 적층된 소오스 영역, 채널 영역, 및 드레인 영역에 의해 정의되는 복수의 수직 트랜지스터들을 포함하고, 상기 제1 메탈 패드와 상기 제2 메탈 패드는 상기 제1 반도체 기판의 상면에 수직한 방향으로 서로 접합되는 스토리지 장치.
KR1020220014359A 2021-11-29 2022-02-03 비휘발성 메모리 장치 및 스토리지 장치 KR20230080269A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US17/895,642 US20230169999A1 (en) 2021-11-29 2022-08-25 Nonvolatile memory device and storage device
CN202211433336.8A CN116209270A (zh) 2021-11-29 2022-11-16 非易失性存储器装置和存储装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20210167174 2021-11-29
KR1020210167174 2021-11-29

Publications (1)

Publication Number Publication Date
KR20230080269A true KR20230080269A (ko) 2023-06-07

Family

ID=86761530

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220014359A KR20230080269A (ko) 2021-11-29 2022-02-03 비휘발성 메모리 장치 및 스토리지 장치

Country Status (1)

Country Link
KR (1) KR20230080269A (ko)

Similar Documents

Publication Publication Date Title
JP7187281B2 (ja) 不揮発性メモリ装置
US10680004B2 (en) Semiconductor memory device of three-dimensional structure
US11211403B2 (en) Nonvolatile memory device having a vertical structure and a memory system including the same
CN109979944B (zh) 补偿目标栅极线的电压降的非易失性存储器装置
KR20180113227A (ko) 3차원 반도체 메모리 장치
US11348910B2 (en) Non-volatile memory device
US11087844B2 (en) Non-volatile memory device
KR102654488B1 (ko) 반도체 메모리 장치
CN111106120A (zh) 存储器件、垂直nand闪速存储器件及固态硬盘
CN114361178A (zh) 具有外围结构上单元的非易失性存储器装置
EP4319531A1 (en) Three dimensional non-volatile memory device
US20230171964A1 (en) Nonvolatile memory device
KR20230080269A (ko) 비휘발성 메모리 장치 및 스토리지 장치
US20230169999A1 (en) Nonvolatile memory device and storage device
KR20230081555A (ko) 비휘발성 메모리 장치
US20230147765A1 (en) Memory device having row decoder array architecture
US20230267975A1 (en) Non-volatile memory device
US11894055B2 (en) Semiconductor device
US20240105267A1 (en) Non-volatile memory device
US11437088B2 (en) Memory device including row decoders
EP4395494A1 (en) Non-volatile memory device
US20230253044A1 (en) Three-dimensional non-volatile memory device
KR20230011747A (ko) 비휘발성 메모리 장치
CN118284057A (zh) 非易失性存储器装置
CN117596884A (zh) 非易失性存储器件