CN114361178A - 具有外围结构上单元的非易失性存储器装置 - Google Patents

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Abstract

具有外围上单元(COP)结构的非易失性存储器装置包括第一子存储器平面和在行方向上与第一子存储器平面相邻设置的第二子存储器平面。第一竖直接触区域设置在第一子存储器平面的单元区域中，第二竖直接触区域设置在第二子存储器平面的单元区域中。第一开销区域设置在第一子存储器平面的单元区域中，并且在行方向上与第二竖直接触区域相邻，第二开销区域设置在第二子存储器平面的单元区域中，并且在行方向上与第一竖直接触区域相邻。单元沟道结构设置在单元区域的主区域中。

Description

具有外围结构上单元的非易失性存储器装置
相关申请的交叉引用
本申请要求于2020年10月14日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2020-0132567的优先权，该申请的公开内容以引用方式全部并入本文中。
技术领域
本发明构思整体涉及一种半导体集成电路，更具体地，涉及一种具有外围上单元(COP)结构的非易失性存储器装置。
背景技术
近来，需要具有大存储器容量、更小尺寸和更高集成度的存储器装置。竖直存储器装置或三维存储器装置可以包括多个竖直堆叠的存储器单元，以实现高度集成。在竖直存储器装置中，沟道可以从衬底的表面突出或竖直地延伸，并且可以重复地堆叠围绕竖直沟道的栅极线和绝缘层。
虽然采用这样的竖直结构，但是由于用于连接存储器单元阵列和诸如页缓冲器、行解码器等的外围电路的竖直接触件，竖直存储器装置的尺寸减小受限。尽管使用竖直结构来提高集成度，但是由于使用用于连接存储器单元阵列和诸如页缓冲器、行解码器等的外围电路的竖直接触件，在存储器装置的尺寸减小方面存在限制。
发明内容
本公开涉及一种具有有效COP结构的非易失性存储器装置。
根据示例实施例，一种具有外围上单元(COP)结构的非易失性存储器装置，在外围上单元(COP)结构中，外围电路设置在外围区域中，并且存储器单元阵列设置在外围区域上方的单元区域中，所述非易失性存储器装置包括：第一子存储器平面；第二子存储器平面，其在行方向上与第一子存储器平面相邻设置；第一竖直接触区域，其设置在第一子存储器平面的单元区域中，并且被设置为更靠近单元区域在列方向上的第一端部；第二竖直接触区域，其设置在第二子存储器平面的单元区域中，并且被设置为更靠近第二端部，其中，第二端部在列方向上与第一端部相对；第一开销区域，其设置在第一子存储器平面的单元区域中，并且在行方向上与第二竖直接触区域相邻；第二开销区域，其设置在第二子存储器平面的单元区域中，并且在行方向上与第一竖直接触区域相邻；竖直接触件，其设置在第一竖直接触区域和第二竖直接触区域中，并且在竖直方向上延伸以穿透单元区域；单元沟道结构，其设置在主区域单元区域中，每个单元沟道结构包括串选择晶体管、存储器单元和接地选择晶体管。
根据示例实施例，一种具有COP结构的非易失性存储器装置，在COP结构中，外围电路设置在外围区域中，并且储器单元阵列设置在外围区域上方的单元区域中，所述非易失性存储器装置包括：第一子存储器平面；第二子存储器平面，其在行方向上与第一子存储器平面相邻设置；第一竖直接触区域，其设置在第一子存储器平面的单元区域中，并且被设置为更靠近单元区域在列方向上的第一端部；第二竖直接触区域，其设置在第二子存储器平面的单元区域中，并且被设置为更靠近第二端部，其中，第二端部在列方向上与第一端部相对；第一开销区域，其设置在第一子存储器平面的单元区域中，并且在行方向上与第二竖直接触区域相邻；第二开销区域，其设置在第二子存储器平面的单元区域中，并且在行方向上与第一竖直接触区域相邻；位线，其设置在单元区域在竖直方向上的顶部，在行方向上布置，并且在列方向上延伸；源极线，其设置在单元区域在竖直方向上的底部，并且在列方向上延伸；第一页缓冲器区域，其设置在第一竖直接触区域之下；第二页缓冲器区域，其设置在第二竖直接触区域之下；页缓冲器，其设置在第一页缓冲器区域和第二页缓冲器区域中；位线竖直接触件，其设置在第一竖直接触区域和第二竖直接触区域中，并且在竖直方向上延伸以分别连接位线和页缓冲器；单元沟道结构，其设置在除第一竖直接触区域和第二竖直接触区域以外的单元区域中，每个单元沟道结构包括串选择晶体管、存储器单元和接地选择晶体管；半存储器块，其设置在第一开销区域和第二开销区域中，每个半存储器块包括与页的一半对应的单元沟道结构，其中，页为读取操作和写入操作的单位；以及存储器块，其设置在除第一竖直接触区域、第二竖直接触区域、第一开销区域和第二开销区域以外的单元区域中，每个存储器块包括与页对应的单元沟道结构。
根据示例实施例，非易失性存储器装置包括：第一金属焊盘，其设置在单元区域中；第二金属焊盘，其设置在单元区域之下的外围区域中，其中，外围区域通过第一金属焊盘和第二金属焊盘竖直地连接到单元区域；第一子存储器平面；第二子存储器平面，其在行方向上与第一子存储器平面相邻设置；第一竖直接触区域，其设置在第一子存储器平面的单元区域中，并且被设置为更靠近单元区域在列方向上的第一端部；第二竖直接触区域，其设置在第二子存储器平面的单元区域中，并且被设置为更靠近第二端部，其中，第二端部在列方向上与第一端部相对；第一开销区域，其设置在第一子存储器平面的单元区域中，并且在行方向上与第二竖直接触区域相邻；第二开销区域，其设置在第二子存储器平面的单元区域中，并且在行方向上与第一竖直接触区域相邻；竖直接触件，其设置在第一竖直接触区域和第二竖直接触区域中，并且在竖直方向上延伸以穿透单元区域；以及单元沟道结构，其设置在单元区域的主区域中，每个单元沟道结构包括串选择晶体管、存储器单元和接地选择晶体管。
根据示例实施例的非易失性存储器装置可以通过采用COP结构而具有减小的尺寸，在COP结构中，外围电路形成在半导体衬底上，并且存储器单元阵列堆叠在外围电路上。
此外，根据示例实施例的非易失性存储器装置可以通过在与竖直接触件相邻创建的开销区域中形成半存储器块来增大每单位面积的存储器容量。
附图说明
通过参照附图详细地描述本公开的示例实施例，本公开的以上和其它方面和特征将变得更加显而易见，在附图中：
图1是示出根据示例实施例的非易失性存储器装置的立体图。
图2是示出根据示例实施例的非易失性存储器装置的布局的平面图。
图3是示出设置在图2中的单元区域中的存储器块和半存储器块的图。
图4是示出根据示例实施例的非易失性存储器装置的框图。
图5是示出包括在图4的非易失性存储器装置中的存储器单元阵列的框图。
图6是示出包括在图5的存储器单元阵列中的存储器块的等效电路的电路图。
图7是示出根据示例实施例的非易失性存储器装置的平面图。
图8和图9分别是沿图7中的线I-I’和线II-II’截取的截面图。
图10和图11是示出包括在具有外围上单元(COP)结构的非易失性存储器装置中的外围电路的布局的平面图。
图12是示出根据示例实施例的包括在非易失性存储器装置中的单元区域的布局的平面图。
图13是示出根据示例实施例的包括在非易失性存储器装置中的单元区域的布局的平面图。
图14是示出具有图13的布局的非易失性存储器装置的竖直结构的截面图。
图15是包括在图14的非易失性存储器装置中的单元沟道结构的端部的放大截面图。
图16是描述根据示例实施例的操作非易失性存储器装置的方法的图。
图17是描述根据示例实施例的包括在非易失性存储器装置中的位线竖直接触件的尺寸的图。
图18和图19是示出根据示例实施例的包括在非易失性存储器装置中的竖直接触区域的图。
图20是示出根据示例实施例的包括在非易失性存储器装置中的单元区域的布局的平面图。
图21是示出根据示例实施例的包括在非易失性存储器装置中的单元区域的布局的平面图。
图22是示出具有图21的布局的非易失性存储器装置的竖直结构的截面图。
图23是示出根据示例实施例的包括在非易失性存储器装置中的单元区域的布局的平面图。
图24和图25是示出根据示例实施例的非易失性存储器装置的截面图。
图26是用于描述根据示例实施例的堆叠半导体装置的制造工艺的概念图。
图27是示出根据示例实施例的固态硬盘或固态驱动器(SSD)的框图。
具体实施方式
在下文中，将参照附图详细地描述各种示例实施例。附图中的同样的附图标记可以表示同样的元件，并且在某种程度下已经省略了元件的描述，可以理解，该元件至少与说明书中其它地方描述的对应的元件相似。另外，除非描述的上下文或引用附图另外指出，否则单个元件的描述可以应用到多个相同元件。
在本公开中，竖直方向D3指示垂直于半导体衬底的上表面的方向，第一水平方向D1和第二水平方向D2指示平行于半导体衬底的上表面的两个方向。第一水平方向D1和第二水平方向D2可以基本垂直。第一水平方向D1可以被称作行方向或第一方向，第二水平方向D2可以被称作列方向或第二方向，竖直方向D3可以被称作第三方向。例如，第一方向D1可以为行沿其延伸和列沿其布置的方向，第二方向D2可以为列沿其延伸和行沿其布置的方向。由附图中的箭头指示的方向和相反方向可以被认为是相同的方向。
图1是根据示例实施例的非易失性存储器装置的立体图，图2是根据示例实施例的非易失性存储器装置的布局的平面图。
参照图1和图2，非易失性存储器装置NVM具有外围上单元(COP)结构，在外围上单元(COP)结构中，外围电路设置在外围区域PREG中，储器单元阵列设置在外围区域PREG上方的单元区域CREG中。
为了便于说明和描述，图1和图2示出了包括单个存储器平面或单个垫的非易失性存储器装置NVM。在一些示例实施例中，非易失性存储器装置NVM可以包括在行方向D1和/或列方向D2上布置的多个存储器平面。
非易失性存储器装置NVM的每个存储器平面可以包括第一子存储器平面SPL1和在行方向D1上与第一子存储器平面SPL1相邻设置的第二子存储器平面SPL2。
第一竖直接触区域VCR1可以设置在第一子存储器平面SPL1的单元区域CREG中，第二竖直接触区域VCR2可以设置在第二子存储器平面SPL2的单元区域CREG中。第一竖直接触区域VCR1可以设置在单元区域CREG在列方向D2上的第一端部EY1附近，第二竖直接触区域VCR2可以设置在单元区域CREG在列方向D2上的第二端部EY2附近。例如，第一竖直接触区域VCR1相比于第二端部EY2更靠近第一端部EY1，第二竖直接触区域VCR2相比于第一端部EY1更靠近第二端部EY2。
单元区域可以包括如上所述的第一竖直接触区域VCR1和第二竖直接触区域VCR2，并且还可以包括主区域，其中，主区域构成单元区域的除第一竖直接触区域VCR1和第二竖直接触区域VCR2以外的剩余部分。
第一开销区域OHR1可以设置在第一子存储器平面SPL1的单元区域CREG中，第二开销区域OHR2可以设置在第二子存储器平面SPL2的单元区域CREG中。第一开销区域OHR1可以在行方向D1上与第二竖直接触区域VCR2相邻，第二开销区域OHR2可以在行方向D1上与第一竖直接触区域VCR1相邻。
如以下将描述的，竖直接触件可以设置在第一竖直接触区域VCR1和第二竖直接触区域VCR2中，使得竖直接触件可以在竖直方向D3上延伸以穿透单元区域CREG。在一些示例实施例中，如将参照图12至图19描述的，竖直接触件可以包括连接位线和页缓冲器的位线竖直接触件。在一些示例实施例中，竖直接触件可以包括提供电压的电压竖直接触件。例如，如以下将参照图20至图22描述的，竖直接触件可以包括将源极电压提供到源极线的源极线竖直接触件。如以下将描述的，与第一开销区域OHR1和第二开销区域OHR2相邻的竖直接触区域VCR1和VCR2中的竖直接触件的布置可以允许每单位面积的增大的存储器容量。
单元沟道结构可以设置在单元区域CREG的不包括第一竖直接触区域VCR1和第二竖直接触区域VCR2的区域中。例如，可以在第一竖直接触区域VCR1和第二竖直接触区域VCR2中的单元沟道结构中存在间隙，同时单元沟道结构设置在单元区域CREG的主区域中。每个单元沟道结构可以包括串选择晶体管、存储器单元和地选择晶体管。每个单元沟道结构可以连接在对应的位线与源极线之间。
如图2中所示，第一开销区域OHR1可以包括一个或多个第一半存储器块HMB1，第二开销区域OHR2可以包括一个或多个第二半存储器块HMB2。如以下将参照图3描述的，半存储器块HMB1中的每一个可以包括与页的第一半对应的单元沟道结构，所述页为读取操作和写入操作的单位，第二半存储器块HMB2中的每一个可以包括与页的第二半对应的单元沟道结构。
除第一竖直接触区域VCR1、第二竖直接触区域VCR2、第一开销区域OHR1和第二开销区域OHR2以外的单元区域可以包括存储器块。例如，“存储器块”可以指整个存储器块，其对应于全页，其中，全页指读取操作和写入操作的单位。存储器块中的每一个可以包括与所述页对应的单元沟道结构。
如以下将参照图16描述的，可以基于同一行地址同时选择第一半存储器块HMB1之一和第二半存储器块HMB2之一。通过地址映射，同时选择的第一半存储器块HMB1和第二半存储器块HMB2可以对应于所述页。
第一竖直接触区域VCR1的行方向长度和列方向长度可以分别等于第二竖直接触区域VCR2的行方向长度和列方向长度。此外，第一半存储器块HMB1的数量可以等于第二半存储器块HMB2的数量。例如，第一子存储器平面SPL1可以在列方向D2上与第二子存储器平面SPL2对称。因为该对称结构，第一子存储器平面SPL1和第二子存储器平面SPL2的操作特性可以是均匀的。
图2示出了第一开销区域OHR1中的三个第一半存储器块HMB1和第二开销区域OHR2中的三个第二半存储器块HMB2。然而，可以根据非易失性存储器装置NVM的配置来不同地确定每个开销区域中的半存储器块的数量。
在一些示例实施例中，第一半存储器块HMB1和第二半存储器块HMB2可以被设定为被配置为测试非易失性存储器装置的操作特性的测试块。当存储器块存储数据时，例如，可以使用测试块以测试非易失性存储器装置NVM的电压特性。测试块可以仅用于测试操作中，并且随后在非易失性存储器装置NVM的正常操作期间被无视。
在一些示例实施例中，第一半存储器块HMB1和第二半存储器块HMB2可以用作被配置为替换单元区域CREG中的失效存储器单元的备用块。可以通过本领域技术人员已知的各种方案来执行修复操作中的失效存储器单元的替换。
在一些示例实施例中，第一半存储器块HMB1和第二半存储器块HMB2可以用作被配置为存储用于控制非易失性存储器装置NVM的元数据的特定块。元数据可以包括关于用于控制非易失性存储器装置NVM的方法和规则的信息。例如，元数据可以包括被分配到非易失性存储器装置NVM的逻辑地址与非易失性存储器装置NVM的物理地址之间的映射关系。存储器控制器可以通过参照元数据将从主机装置提供的逻辑地址转换为非易失性存储器装置NVM的物理地址来执行非易失性存储器装置NVM的基于物理地址的写入操作、读取操作、擦除操作和背景操作。
图3是设置在图2中的单元区域中的存储器块和半存储器块的图。在某一程度下，已经省略元件的描述，可以假设该元件至少与本说明书中其它地方已经描述的对应的元件相似。
参照图3，单元区域CREG可以包括第一开销区域OHR1中的第一半存储器块HMB1、第二开销区域OHR2中的第二半存储器块HMB2以及不包括第一竖直接触区域VCR1、第二竖直接触区域VCR2、第一开销区域OHR1和第二开销区域OHR2的区域中的存储器块。
图3示出了一个第一半存储器块HMB1、一个第二半存储器块HMB2和一个存储器块MB。此外，图3示出了包括在一个第一半存储器块HMB1、一个第二半存储器块HMB2和一个存储器块MB中的每一个中的字线之中的一条字线。然而，每个部件的数量可以在实施例之间变化。
第一子存储器平面SPL1可以包括与页尺寸2n的第一半对应的n条位线BL1至BLn，第二子存储器平面SPL2可以包括与页尺寸2n的第二半对应的n条位线BLn+1至BL2n。例如，页尺寸2n可以为4KB、8KB、16KB、32KB等。
在存储器块MB中，与页尺寸2n对应的单元沟道结构CH可以共同地连接到每条字线WLb。连接到每条字线WLb的2n个单元沟道结构CH可以各自连接到2n条位线BL1至BL2n。换言之，存储器块MB可以包括与每个页对应的单元沟道结构CH。
在第一半存储器块HMB1中，与页尺寸2n的第一半对应的单元沟道结构CH可以共同地连接到每条字线WLa。连接到每条字线WLa的n个单元沟道结构CH可以各自连接到n条位线BL1至BLn。例如，第一半存储器块HMB1可以包括与每个页的第一半对应的单元沟道结构CH。
在第二半存储器块HMB2中，与页尺寸2n的第二半对应的单元沟道结构CH可以共同地连接到每条字线WLc。连接到每条字线WLc的n个单元沟道结构CH可以各自连接到n条位线BLn+1至BL2n。例如，第二半存储器块HMB2可以包括与每个页的第二半对应的单元沟道结构CH。
在下文中，参照图4至图6描述根据示例实施例的非易失性存储器装置的示例配置和操作，参照图7至图9描述根据示例实施例的非易失性存储器装置的示例COP结构。
图4是根据示例实施例的非易失性存储器装置的框图。
参照图4，非易失性存储器装置1000可以包括存储器单元阵列500、页缓冲器电路510、数据输入/输(I/O)电路520、地址解码器530、控制电路550和电压生成器560。存储器单元阵列500可以设置在图1中的单元区域CREG中，页缓冲器电路510、数据I/O电路520、地址解码器530、控制电路550和电压生成器560可以设置在图1中的外围区域PREG中。
存储器单元阵列500可以通过串选择线SSL、字线WL和地选择线GSL耦接到地址解码器530。此外，存储器单元阵列500可以通过位线BL耦接到页缓冲器电路510。存储器单元阵列500可以包括耦接到字线WL和位线BL的存储器单元。在一些示例实施例中，存储器单元阵列500可以为形成在三维结构(例如，竖直结构)中的衬底上的三维存储器单元阵列。在此情况下，存储器单元阵列500可以包括竖直地取向的单元串(例如，NAND串)，使得至少一个存储器单元与另一存储器单元竖直地叠置。
控制电路550可以从存储器控制器接收命令(信号)CMD和地址(信号)ADDR。因此，控制电路550可以响应于(或基于)命令信号CMD和地址信号ADDR中的至少一个来控制非易失性存储器装置1000的擦除操作、编程操作和读取操作。擦除操作可以包括执行擦除循环的序列，编程操作可以包括执行编程循环的序列。每个编程循环可以包括编程操作和编程验证操作。每个擦除循环可以包括擦除操作和擦除验证操作。读取操作可以包括正常读取操作和数据恢复读取操作。
例如，控制电路550可以生成用于控制电压生成器560的操作的控制信号CTL，可以基于命令信号CMD生成用于控制页缓冲器电路510的页缓冲器控制信号PBC，并且基于地址信号ADDR生成行地址R_ADDR和列地址C_ADDR。控制电路550可以将行地址R_ADDR提供到地址解码器530，并且将列地址C_ADDR提供到数据I/O电路520。
地址解码器530可以通过串选择线SSL、字线WL和接地选择线GSL耦接到存储器单元阵列500。在编程操作或读取操作期间，地址解码器530可以基于行地址R_ADDR确定或选择字线WL之一作为所选字线，并且将除所选字线以外的剩余字线WL确定为未选字线。
在编程操作或读取操作期间，地址解码器530可以基于行地址R_ADDR将串选择线SSL之一确定为所选串选择线，并且将除所选串选择线以外的其余串选择线SSL确定为未选串选择线。
电压生成器560可以基于控制信号CTL生成非易失性存储器装置1000的存储器单元阵列500的操作所需的字线电压VWL。电压生成器560可以从存储器控制器接收电力PWR。字线电压VWL可以通过地址解码器530施加到字线WL。
例如，在擦除操作期间，电压生成器560可以将擦除电压施加到阱和/或存储器块的公共源极线，并且基于擦除地址将擦除允许电压(例如，接地电压)施加到存储器块的所有或一部分字线。在擦除验证操作期间，电压生成器560可以将擦除验证电压同时施加到存储器块的所有字线或者顺序地(例如，逐一地)施加到字线。
例如，在编程操作期间，电压生成器560可以将编程电压施加到所选字线，并且可以将编程绕过(pass)电压施加到未选字线。此外，在编程验证操作期间，电压生成器560可以将编程验证电压施加到第一字线，并且可以将验证绕过电压施加到未选字线。
在正常读取操作期间，电压生成器560可以将读取电压施加到未选字线，并且可以将读取饶过电压施加到未选字线。在数据恢复读取操作期间，电压生成器560可以将读取电压施加到与所选字线相邻的字线，并且可以将恢复读取电压施加到所选字线。
页缓冲器电路510可以通过位线BL耦接到存储器单元阵列500。页缓冲器电路510可以包括多个缓冲器。在一些示例实施例中，每个缓冲器可以连接到单条位线。在其它示例实施例中，每个缓冲器可以连接到两条或更多条位线。页缓冲器电路510可以临时存储在所选页中待编程的数据或者从存储器单元阵列500的所选页读出的数据。
数据I/O电路520可以通过数据线DL耦接到页缓冲器电路510。在编程操作期间，数据I/O电路520可以基于从控制电路550接收到的列地址C_ADDR来接收从存储器控制器接收到的编程数据DATA，并且将编程数据DATA提供到页缓冲器电路510。在读取操作期间，数据I/O电路520可以基于从控制电路550接收到的列地址C_ADDR将已从存储器单元阵列500读取并且存储在页缓冲器电路510中的读取数据DATA提供到存储器控制器。
此外，页缓冲器电路510和数据I/O电路520可以从存储器单元阵列500的第一区域读取数据，并且将读取数据写入存储器单元阵列500的第二区域(例如，而不将数据传输到诸如存储器控制器的非易失性存储器装置1000外部的源)。例如，页缓冲器电路510和数据I/O电路520可以执行回拷操作。
图5是包括在图4的非易失性存储器装置中的存储器单元阵列的框图，图6是包括在图5的存储器单元阵列中的存储器块的等效电路的电路图。
参照图5，存储器单元阵列500可以包括存储器块BLK1至BLKz。在一些示例实施例中，可以由图4的地址解码器530选择存储器块BLK1至BLKz。例如，地址解码器530可以选择存储器块BLK1至BLKz之中的与块地址对应的特定存储器块BLK。
图6的存储器块BLKi可以形成在三维结构(例如，竖直结构)中的衬底上。例如，包括在存储器块BLKi中的NAND串或单元串可以在垂直于衬底的上表面的竖直方向D3上设置。
参照图6，存储器块BLKi可以包括耦接在位线BL1、BL2和BL3与公共源极线CSL之间的NAND串NS11至NS33。NAND串NS11至NS33中的每一个可以包括串选择晶体管SST、存储器单元MC1至MC8和地选择晶体管GST。在图6中，NAND串NS11至NS33中的每一个被示出为包括八个存储器单元MC1至MC8。然而，实施例不限于此。在一些实施例中，NAND串NS11至NS33中的每一个可以包括任意数量的存储器单元。
每个串选择晶体管SST可以连接到对应的串选择线(例如，SSL1至SSL3之一)。存储器单元MC1至MC8可以分别连接到对应的栅极线GTL1至GTL8。栅极线GTL1至GTL8可以为字线，栅极线GTL1至GTL8中的一些可以为虚设字线。每个地选择晶体管GST可以连接到对应的地选择线(例如，GSL1至GSL3之一)。每个串选择晶体管SST可以连接到对应的位线(例如，BL1、BL2和BL3之一)，每个地选择晶体管GST可以连接到公共源极线CSL。
可以共同地连接具有相同高度的字线WL，可以分离接地选择线GSL1至GSL3和串选择线SSL1至SSL3。在图6中，存储器块BLKi被示出为耦接到八条栅极线GTL1至GTL8和三条位线BL1至BL3。然而，示例实施例不限于此。存储器单元阵列500中的每个存储器块可以耦接到任意数量的字线和任意数量的位线。
图7是根据示例实施例的非易失性存储器装置的平面图，图8和图9分别是沿图7中的线I-I’和线II-II’截取的截面图。
图7至图9中所示的非易失性存储器装置可以具有外围上单元(COP)结构，在外围上单元(COP)结构中，存储器单元结构堆叠在外围电路上。存储器单元结构可以具有竖直NAND闪速存储器装置结构，其中，竖直地(即，在垂直于衬底的顶表面的竖直方向D3上)形成多个NAND闪速存储器单元。
为了清楚和简洁的描述，可以不在图7中示出存储器装置的一些元件。例如，图7示出了基体层图案201a、201b和201c、分离层图案206、第二杂质区域266、焊盘240、模保护层212、第一连接接触件248a和第二连接接触件248b，并且省略上述其它元件。
参照图7至图9，存储器装置可以包括包含外围电路结构的外围区域PREG和包含存储器单元结构的单元区域CREG。
外围电路结构可以包括例如包含形成在衬底100上的栅极结构130和源极/漏极区域103的晶体管、下绝缘层140和160、下接触件145和下布线150。
衬底100可以包括半导体材料，例如，单晶硅或单晶锗。栅极结构130可以包括堆叠在衬底100上的栅极绝缘层图案110和栅电极120。包括栅极结构130和源极/漏极区域103的晶体管可以设置和限定在衬底100上。
栅极绝缘层图案110可以包括例如氧化硅或金属氧化物。栅电极120可以包括例如金属、金属氮化物或掺杂的多晶硅。源极/漏极区域103可以包括n型或p型杂质。
第一下绝缘层140可以形成在衬底100上，并且覆盖晶体管，下接触件145可以延伸穿过第一下绝缘层140以电连接到源极/漏极区域103。
下布线150可以设置在第一下绝缘层140上，并且可以分别电连接到下接触件145和衬底通孔。第二下绝缘层160可以形成在第一下绝缘层140上，并且覆盖下布线150。图8示出了下布线150设置在同一层中但下布线可以分布在不同的布线层中的非限制性示例。
第一下绝缘层140和第二下绝缘层160可以包括例如氧化硅的绝缘材料。下接触件145和下布线150可以包括导电材料，例如，金属、金属氮化物或掺杂多晶硅。
存储器单元结构可以包括第一基体层图案至第三基体层图案201a、201b和201c、沟道225、栅极线260、位线BL和连接布线296。
分离层图案206可以在行方向D1上延伸，多个分离层图案206可以在列方向D2上布置。因此，基体层可以被物理地划分为第一基体层图案至第三基体层图案201a、201b和201c。图7至图9示出了三个基体层图案201a、201b和201c，然而，基体层图案的数量不必限于此。
基体层图案201a、201b和201c可以包括多晶硅或单晶硅。在一些实施例中，基体层图案201a、201b和201c还可以包括诸如硼(B)的p型杂质。在此情况下，基体层图案201a、201b和201c可以用作p型阱。
分离层图案206可以在行方向D1上线性地延伸。可以通过分离层图案206物理地分开基体层图案201a、201b和201c。分离层图案206可以包括例如氧化硅图案的绝缘层图案。
沟道225可以设置在基体层图案201a、201b和201c上，并且可以从基体层图案201a、201b和201c的顶表面在竖直方向D3上延伸。沟道225可以具有空心圆柱形或杯形。沟道225可以包括多晶硅或单晶硅，并且可以包括掺杂有例如p型杂质(诸如硼)的杂质区域。
多个沟道225可以在行方向D1上布置以形成沟道行，多个沟道行可以在列方向D2上布置。在一些示例实施例中，包括在相邻的沟道行中的沟道225可以以之字形布置来布置。因此，可以增加单位面积的基体层图案201a、201b和201c中的沟道225的数量，因此，可以提高沟道密度。
填充层图案230可以设置在沟道225的内部空间中。填充层图案230可以具有柱形或实心圆柱形。填充层图案230可以包括例如氧化硅的绝缘层图案。
根据实施例，可以省略填充层图案230，沟道225可以具有柱形或实心圆柱形。
介电层结构220可以形成在沟道225的外侧壁上。介电层结构220可以具有其中暴露出底部的杯形或者空心圆柱形。
介电层结构220可以包括可以从沟道225的外侧壁顺序地堆叠的隧穿绝缘层、电荷存储层和阻挡层。阻挡层可以包括氧化硅或者诸如氧化铪或氧化铝的金属氧化物。电荷存储层可以包括诸如氮化硅的氮化物或金属氧化物，隧穿绝缘层可以包括诸如氧化硅的氧化物。例如，介电层结构220可以具有氧化物-氮化物-氧化物(ONO)堆叠层结构。
焊盘240可以形成在填充层图案230、沟道225和介电层结构220上。例如，填充层图案230、沟道225和介电层结构220可以被焊盘240盖住或至少部分地覆盖。焊盘240可以包括多晶硅或单晶硅。焊盘240还可以包括n型杂质，例如，磷(P)或砷(As)。
如图7中所示，多个焊盘240可以在行方向D1上布置，以形成与沟道行图案基本相似的焊盘行图案。多个焊盘行可以在列方向D2上布置。
栅极线260(例如，260a至260f)可以设置在介电层结构220的外侧壁上，并且可以在第三方向上彼此竖直地间隔开。在示例实施例中，每条栅极线260可以围绕至少一个沟道行的沟道225，并且可以在第二方向上延伸。
例如，如图7至图9中所示，每条栅极线260可以围绕六个沟道行，然而，被每条栅极线260围绕的沟道行的数量不必受限。
栅极线260可以包括具有低电阻的金属和/或其氮化物。例如，栅极线260可以包括钨(W)、氮化钨、钛(Ti)、氮化钛、钽(Ta)、氮化钽、铂(Pt)等。在一些实施例中，栅极线260可以具有包括由金属氮化物和金属层形成的势垒层的多层结构。
例如，最下面的栅极线260a可以用作地选择线(GSL)。GSL上的四条栅极线260b、260c、260d和260e可以用作字线。字线上的最上面的栅极线260f可以用作串选择线(SSL)。
在此情况下，GSL可以形成在单个水平高度处，字线可以形成在四个水平高度处，SSL可以形成在单个水平高度处。然而，GSL、字线和SSL的水平高度中的每一个不必受限。根据一些实施例，GSL和SSL可以分别形成在两个水平高度处，字线可以形成在2^n个水平高度(诸如4个、8个或16个水平高度)处。可以考虑到半导体装置的电路设计和集成度来不同地确定栅极线260的堆叠数量。
绝缘中间层202(例如，202a至202g)可以设置在沿着竖直方向D3相邻的栅极线260之间。绝缘中间层202可以包括氧化硅基材料，例如，二氧化硅(SiO2)、碳氧化硅(SiOC)、氟氧化硅(SiOF)。栅极线260可以通过绝缘中间层202沿着竖直方向D3彼此绝缘。
字线切割图案270或字线切割区域WC可以形成为沿着竖直方向D3穿过栅极线260和绝缘中间层202。字线切割区域WC可以具有在行方向D1上延伸的沟槽形或沟形。
在竖直方向D3上延伸的字线切割图案270可以设置在第二杂质区域266上。多个第二杂质区域266和字线切割图案270可以沿着列方向D2布置。在一些实施例中，第二杂质区域266可以包括n型杂质，例如，磷(P)或砷(As)。字线切割图案270可以包括例如氧化硅的绝缘层图案。诸如硅化钴图案和/或硅化镍图案的金属硅化物图案还可以形成在第二杂质区域266上。
在一些示例实施例中，共享栅极线260的存储器块可以被字线切割图案270限定。存储器块可以通过分离层图案206被划分为子存储器块。因此，可以减小单个的块的尺寸，并且可以实现的分段操作控制。
在一些实施例中，可以对每组基体层图案201a、201b和201c提供第二杂质区域266之一和字线切割图案270之一。如图9中所示，例如，第二杂质区域266可以形成在第二基体层图案201b的中心区域，字线切割图案270可以设置在第二杂质区域266上。
可以对每组基体层图案201a、201b和201c提供连接接触件或竖直接触件以及连接布线以传输来自外围电路的电信号和/或电压。
在示例实施例中，模保护层212可以形成在基体层图案201a、201b和201c的侧向部分以及分离层图案206上。第一连接接触件248a可以延伸穿过模保护层212以与形成在基体层图案201a、201b和201c的侧向部分的第一杂质区域248接触。第二连接接触件248b可以延伸穿过模保护层212、基体层图案201a、201b和201c以及第二下绝缘层160以与下布线150接触。第一绝缘层图案241a和第二绝缘层图案241b可以分别形成在第一连接接触件248a和第二连接接触件248b的侧壁上。
第一插塞291和第二插塞293可以延伸穿过上绝缘层275，以分别与第一连接接触件248a和第二连接接触件248b接触。连接布线296可以设置在上绝缘层上，以分别电连接第一插塞291和第二插塞293。
串选择线切割图案250可以设置在串选择线切割区域SC中。串选择线切割图案250可以包括例如氧化硅的绝缘材料。
在示例实施例中，串选择线切割区域SC或串选择线切割图案250可以提供每个存储器块中的SSL的分离。在此情况下，串选择线切割区域SC或串选择线切割图案250可以延伸穿过最上面的绝缘中间层202g和SSL 260f，并且可以部分地延伸穿过直接位于SSL 260f之下的绝缘中间层202f。
上绝缘层275可以形成在最上面的绝缘中间层202g、焊盘240、串选择线切割图案250、字线切割图案270、第一连接接触件244a和第二连接接触件244b上。
沟道接触插塞HCP可以形成为穿过上绝缘层275，以与焊盘240接触。沟道接触插塞HCP可以限定与沟道225或焊盘240的布置相当的布置。
位线BL可以设置在上绝缘层275上，以电连接到沟道接触插塞HCP。例如，位线BL可以在第一方向上延伸，以电连接到多个沟道接触插塞HCP。位线BL和分离层图案205可以在基本相同的方向上延伸。
根据上述示例实施例，可以通过分离层图案206物理地分离基体层。因此，第一基体层图案至第三基体层图案201a、201b和201c可以能够独立地或单独地操作。
存储器块还可以被分离层图案206分段或划分，因此，可以减少由于存储器块的大尺寸而导致的信号干扰或扰动。因此，可以提高半导体装置的可靠性。
图10和图11是包括具有外围上单元(COP)结构的非易失性存储器装置的外围电路的布局的平面图。
图10和图11示出了与一个存储器平面对应的外围区域的布局。图10的外围区域PREGc对应于行解码器XDEC不设置在存储器单元阵列之下的上结构，图11的外围区域PREGp对应于第一行解码器XDEC1和第二行解码器XDEC2设置在存储器单元阵列之下的埋置结构。
如图10中所示，上结构的外围区域PREGc具有与存储器单元阵列的行方向长度SZPG和行解码器XDEC的行方向长度LD之和对应的行方向长度LXc。竖直接触区域VCR设置在页缓冲器区域PBREG上方的单元区域CREG中。外围区域PREGc的列方向长度LYc可以增加竖直接触区域VCR的列方向长度。
如图11中所示，在埋置结构的外围区域PREGp中，第一页缓冲器区域PBREG1和第二页缓冲器区域PBREG2可以设置于在列方向D2上的两个端部，第一行解码器XDEC1和第二行解码器XDEC2可以设置于在行方向D1上的两个端部，以覆盖设置在外围区域PREGp上方的存储器单元阵列中的所有的存储器行和存储器列。图11中的结构可以被称作风车结构。
外围区域PREGp的行方向长度LXp可以等于存储器单元阵列的行方向长度SZPG。与图10的外围区域PREGc比较，可以减小外围区域PREGp的行方向长度LXp。第一竖直接触区域VCR1可以形成在第一页缓冲器区域PBRER1上方，第二竖直接触区域VCR2可以形成在第二页缓冲器区域PBRER2上方。在此情况下，与图10的外围区域PREGc比较，可以增大外围区域PREGp的列方向长度LYp。
如上所述，半存储器块可以设置在未设置竖直接触件的开销区域中，因此，可以增大每单位面积的存储器容量。
图12是根据示例实施例的包括在非易失性存储器装置中的单元区域的布局的示例实施例的平面图。
参照图12，单元区域CREG可以被划分为第一子存储器平面SPL1和第二子存储器平面SPL2。如参照图11描述的，与第一子存储器平面SPL1对应的第一页缓冲器区域PBRER1和与第二子存储器平面SPL2对应的第二页缓冲器区域PBRER2可以设置于在列方向D2上的两个端部。
第一竖直接触区域VCR1可以设置在第一页缓冲器区域PBRER1上方的单元区域CREG中，第二竖直接触区域VCR2可以设置在第二页缓冲器区域PBRER2上方的单元区域CREG中。如上所述，第一半存储器块HMB1可以设置于在行方向D1上与第二竖直接触区域VCR2相邻的第一开销区域OHR1中，第二半存储器块HMB2可以设置于在行方向D1上与第一竖直接触区域VCR1相邻的第二开销区域OHR2中。
位线竖直接触件BLVC可以设置在第一竖直接触区域VCR1和第二竖直接触区域VCR2中。位线竖直接触件BLVC可以将设置在单元区域CREG的顶部的位线连接到设置在第一页缓冲器区域PBRER1和第二页缓冲器区域PBRER2中的页缓冲器。
图13是根据示例实施例的包括在非易失性存储器装置中的单元区域的布局的平面图，图14是具有图13的布局的非易失性存储器装置的竖直结构的截面图。图15是包括在图14的非易失性存储器装置中的单元沟道结构的端部的放大截面图。在下文中，在某一程度下，已经省略元件的描述，可以假设该元件至少与本说明书中其它地方已经描述的对应的元件相似。
参照图13至图15，包括栅极线或栅电极SSL、WL和GSL的栅电极结构可以设置在半导体衬底100上方。栅极线SSL、WL和GSL可以被如以上参照图9描述的串选择线切割区域SC和/或字线切割区域WC切割。
栅电极结构SSL、WL和GSL可以包括缓冲器氧化物层212以及交替且重复地堆叠在缓冲器氧化物层212上的栅电极260和绝缘图案202。栅电极260可以包括至少一个地选择栅电极GSL、单元栅电极WL和至少一个串选择栅电极SSL。地选择栅电极GSL可以为栅电极260中的最下面的电极，串选择栅电极SSL可以为栅电极260中的最上面的电极。单元栅电极WL可以设置在地选择栅电极GSL与串选择栅电极SSL之间。栅电极260可以由例如，掺杂的硅、金属(例如，钨)、金属氮化物、金属硅化物或它们的任意组合中的至少一种形成，或者可以包括例如掺杂的硅、金属(例如，钨)、金属氮化物、金属硅化物或它们的任意组合中的至少一种。
参照图14，非易失性存储器装置1001可以在竖直方向D3上被划分为如上所述的单元区域CREG和外围区域PREG，并且可以在第二水平方向D2上被划分为单元串区域CLAR和接触区域VCR。接触区域VCR对应于图13中的第一竖直接触区域VCR1和第二竖直接触区域VCR2之一。
单元沟道结构CH可以穿透栅电极结构SSL、WL和GSL。每个单元沟道结构CH可以包括竖直沟道部分225和围绕竖直沟道部分225的电荷存储结构220。此外，每个单元沟道结构CH可以包括设置在竖直沟道部分225中的内部空间和被所述内部空间围绕的间隙填充层230。每个单元沟道结构CH可以包括设置在其上部中的焊盘240。单元沟道结构CH可以以之字形或线形布置，如平面图中所看到的。竖直沟道部分225可以电连接到衬底100。竖直沟道部分225可以包括单层或多层。竖直沟道部分225可以包括例如单晶硅层、有机半导体层和碳纳米结构中的至少一种。
电荷存储结构220可以沿着竖直沟道部分225的外侧壁并且在竖直方向D3上延伸。例如，电荷存储结构220可以具有围绕竖直沟道部分225的外侧壁的形状。电荷存储结构220可以包括例如氧化硅层、氮化硅层、氮氧化硅层和高k介电层中的至少一个，并且可以具有单层或多层结构。
图15示出了包括地选择晶体管GST的单元沟道结构CH的端部。如图15中所示，电荷存储结构220中的每一个可以包括隧穿绝缘层TL、阻挡绝缘层BLL和电荷存储层CTL。隧穿绝缘层TL可以与竖直沟道部分225中的每一个相邻设置，以包围或至少部分地覆盖竖直沟道部分225的外侧壁。阻挡绝缘层BLL可以与栅电极260相邻设置。电荷存储层CTL可以设置在隧穿绝缘层TL与阻挡绝缘层BLL之间。隧穿绝缘层TL可以包括例如氧化硅层或高k介电层(例如，氧化铝(Al2O3)或氧化铪(HfO2))。阻挡绝缘层BLL可以包括例如氧化硅层或高k介电层(例如，氧化铝(Al2O3)或氧化铪(HfO2))。电荷存储层CTL可以包括例如氮化硅层。间隙填充层230可以包括例如氧化硅层、氮化硅层或氮氧化硅层。
焊盘240可以设置在每个单元沟道结构CH的上部中。焊盘240可以横向延伸以覆盖竖直沟道部分225的顶表面和电荷存储结构220的顶表面。焊盘240可以至少部分地覆盖或盖住隧穿绝缘层TL的顶表面、电荷存储层CTL的顶表面和阻挡绝缘层BLL的顶表面中的至少一个。例如，如图14中所示，焊盘240可以覆盖隧穿绝缘层TL、电荷存储层CTL和阻挡绝缘层BLL的所有的顶表面。焊盘240可以包括掺杂有第一导电类型的杂质的半导体材料。作为示例，焊盘240可以为高掺杂的n型区域。
竖直沟道部分225和焊盘240可以由半导体材料(例如，硅)形成。作为示例，竖直沟道部分225和焊盘240可以包括多晶硅。竖直沟道部分225和焊盘240可以具有彼此不同的晶体结构。
第一层间绝缘层275a可以设置在栅电极结构SSL、WL和GSL上。第一层间绝缘层275a可以至少部分地覆盖最上面的绝缘图案202的顶表面和焊盘240的顶表面。第一层间绝缘层275a可以包括例如氧化硅层。
第二层间绝缘层275b可以设置在第一层间绝缘层275a上。第二层间绝缘层275b可以至少部分地覆盖第一层间绝缘层275a的顶表面。第二层间绝缘层275b可以包括例如氧化硅层。
沟道接触插塞HCP可以设置在每个单元沟道结构CH上。沟道接触插塞HCP可以穿透第一层间绝缘层275a和第二层间绝缘层275b，并且可以与焊盘240直接接触。沟道接触插塞HCP可以包括例如金属材料(例如，铜或钨)和金属氮化物(例如，TiN、TaN或WIN)中的至少一种。
位线BL可以设置在第二层间绝缘层275b上。位线BL可以在单元串区域CLAR和接触区域VCR中在列方向D2上延伸。位线BL可以在行方向D1上彼此间隔开。每条位线BL可以电连接到沿着列方向D2布置的单元沟道结构CH。位线BL可以包括例如金属材料。
电荷存储结构220可以包围竖直沟道部分225的侧表面，并且可以插设在竖直沟道部分225的底表面与衬底100之间。例如，竖直沟道部分225可以与衬底100分离。
源极导电图案SCP可以设置在衬底100与缓冲器氧化物层212之间。源极导电图案SCP可以包括第一源极导电图案SCP1和第二源极导电图案SCP2。第二源极导电图案SCP2可以设置在第一源极导电图案SCP1的顶表面上。第一源极导电图案SCP1可以从衬底100与第二源极导电图案SCP2之间的区域延伸到例如第二源极导电图案SCP2与竖直沟道部分225之间以及衬底100与竖直沟道部分225之间的其它区域。如图15中所示，电荷存储结构220可以被划分为放置在第一源极导电图案SCP1上的上电荷存储结构220a以及放置在第一源极导电图案SCP1下方的下电荷存储结构220b。
在一些示例实施例中，第一源极导电图案SCP1可以包括水平部分PP和竖直部分VP。第一源极导电图案SCP1的水平部分PP可以设置在衬底100与第二源极导电图案SCP2之间。竖直部分VP可以从竖直沟道部分225与水平部分PP之间的区域延伸到例如第二源极导电图案SCP2与竖直沟道部分225之间以及衬底100与竖直沟道部分225之间的其它区域。竖直部分VP可以与电荷存储结构220接触。竖直部分VP的顶表面可以设置在水平部分PP的顶表面与第二源极导电图案SCP2的顶表面之间的竖直高度处。竖直部分VP的底表面可以设置在比衬底100的顶表面更低的竖直高度处。第一源极导电图案SCP1和第二源极导电图案SCP2可以由掺杂有第一导电类型的杂质的多晶硅层形成，并且掺杂到第二源极导电图案SCP2中的杂质的浓度可以高于第一源极导电图案SCP1中的杂质的浓度。源极导电图案SCP可以用作上述源极线CSL。
在一些示例实施例中，图13中的第一竖直接触区域VCR1和第二竖直接触区域VCR2可以包括位线竖直接触件BLVC。如图14中所示，每个位线竖直接触件BLVC可以将设置在单元区域CREG的顶部中的位线BL连接到设置在外围区域PREG中的第一页缓冲器区域PBRER1和第二页缓冲器区域PBRER2中的每个页缓冲器PB。
图16是示出根据示例实施例的操作非易失性存储器装置的方法的图。
参照图16，第一行解码器XDEC1可以从存储器控制器选择具有与存储器平面的一半对应的行地址RA1至RAm的存储器块MB1至MBm之中的与访问地址对应的一个存储器块，第二行解码器XDEC2可以选择具有与存储器平面的另一半对应的行地址RAm+1至RA2m的存储器块MBm+1至MB2m之中的与访问地址对应的一个存储器块。
第一页缓冲器区域PBRER1可以包括页缓冲器，其连接到与第一子存储器平面SPL1对应的位线BL1至BLn，第二页缓冲器区域PBRER2可以包括页缓冲器，其连接到与第二子存储器平面SPL2对应的位线BLn+1至BL2n。
可以实施地址映射，使得第一半存储器块HMB1的行地址RAh等于第二半存储器块HMB2的行地址RAh。可以通过物理映射和/或逻辑映射来实施地址映射。例如，物理映射可以包括改变地址解码器的配置，逻辑映射可以包括改变闪速转换层(FTL)以将来自存储器控制器的逻辑地址转换为非易失性存储器装置的物理地址。
当访问地址对应于行地址RAh时，第一行解码器XDEC1可以选择第一半存储器块HMB1中的一条字线，并且同时选择第二半存储器块HMB2中的一条字线。
如此，可以基于同一行地址同时选择第一开销区域OHR1中的第一半存储器块HMB1之一和第二开销区域OHR2中的第二半存储器块HMB2之一。
图17是根据示例实施例的描述包括在非易失性存储器装置中的位线竖直接触件的尺寸的图。
参照图17，可以根据非易失性存储器装置的操作模式和/或特性来形成位线竖直接触件BLVC的水平截面的尺寸(例如，水平截面面积)。
在一些示例实施例中，单元串区域CLAR中的单元沟道结构CH的水平截面的尺寸SZ可以等于接触区域VCR中的位线竖直接触件BLVC的水平截面的尺寸SZ。在同一或其它示例实施例中，单元串区域CLAR中的单元沟道结构CH的水平截面的尺寸SZ可以与接触区域VCR中的位线竖直接触件BLVC的水平截面的尺寸SZ不同。如图17中所示，可以根据各种实施例实施具有各种尺寸SZ、SZa和SZb的位线竖直接触件BLVC、BLVCa和BLVCb。
页缓冲器与位线之间的电阻可以随着位线竖直接触件的截面的尺寸增大而减小。因此，可以通过位线竖直接触件的水平截面面积来调整页缓冲器与位线之间流动的电流。
图18和图19是根据示例实施例的包括在非易失性存储器装置中的竖直接触区域的图。
参照图18和图19，接触区域VCR可以包括q个子竖直接触区域，其中，q为大于一的自然数。接触区域VCR对应于如上所述的第一竖直接触区域VCR1和第二竖直接触区域VCR2。在此情况下，位线之中的在行方向D1上相邻的q条位线可以各自顺序地连接到分别包括在q个子竖直接触区域中的q个位线竖直接触件。
在一些示例实施例中，如图18中所示，接触区域VCR可以包括在列方向D2上布置的两个子竖直接触区域SVCR1和SVCR2。在此情况下，在行方向D1上相邻的两条位线可以各自顺序地连接到分别包括在两个子竖直接触区域SVCR1和SVCR2中的两个位线竖直接触件BLVC。结果，奇数编号的位线BL1、BL3、BL5、BL7、BL9和BL11可以连接到第一子竖直接触区域SVCR1，偶数编号的位线BL2、BL4、BL6、BL8、BL10和BL12可以连接到第二子竖直接触区域SVCR2。
在一些示例实施例中，如图19中所示，接触区域VCR可以包括在列方向D2上布置的四个子竖直接触区域SVCR1至SVCR4。在此情况下，在行方向D1上相邻的四条位线可以各自顺序地连接到分别包括在四个子竖直接触区域SVCR1至SVCR4中的四个位线竖直接触件BLVC。例如，三条位线BL1、BL5和BL9可以连接到第一子竖直接触区域SVCR1。
图20是根据示例实施例的包括在非易失性存储器装置中的外围区域的布局的平面图。同样部件的以上描述可以应用于图20中所示的实施例。
参照图20，单元区域CREG可以被划分为第一子存储器平面SPL1和第二子存储器平面SPL2。如参照图11描述的，与第一子存储器平面SPL1对应的第一页缓冲器区域PBRER1和与第二子存储器平面SPL2对应的第二页缓冲器区域PBRER2可以设置于在列方向D2上的两个端部。
第一竖直接触区域VCR1可以设置在第一页缓冲器区域PBRER1上方的单元区域CREG中，第二竖直接触区域VCR2可以设置在第二页缓冲器区域PBRER2上方的单元区域CREG中。如上所述，第一半存储器块HMB1可以设置于在行方向D1上与第二竖直接触区域VCR2相邻的第一开销区域OHR1中，第二半存储器块HMB2可以设置于在行方向D1上与第一竖直接触区域VCR1相邻的第二开销区域OHR2中。
源极线竖直接触件SVVC可以设置在第一竖直接触区域VCR1和第二竖直接触区域VCR2中。源极线竖直接触件SVVC可以连接到设置在单元区域CREG的顶部或底部中的源极线以将源极电压提供到源极线。
图21是根据示例实施例的包括在非易失性存储器装置中的单元区域的布局的平面图，图22是具有图21的布局的非易失性存储器装置的竖直结构的截面图。除了第一竖直接触区域VCR1和第二竖直接触区域VCR2之外，图21和图22的布局和竖直结构与图13和图14基本相同，因此，省略同样部件的重复描述。
在一些示例实施例中，图21中的第一竖直接触区域VCR1和第二竖直接触区域VCR2可以包括源极线竖直接触件SVVC。如图22中所示，每个源极线竖直接触件SVVC可以连接在连接布线296与源极线(例如，源极导电图案SCP)之间。施加到连接布线296的源极电压可以通过源极线竖直接触件SVVC被提供到源极线。
图23是根据示例实施例的包括在非易失性存储器装置中的单元区域的布局的平面图。
参照图23，单元区域CREG可以被划分为第一子存储器平面SPL1和第二子存储器平面SPL2。如参照图11描述的，与第一子存储器平面SPL1对应的第一页缓冲器区域PBRER1和与第二子存储器平面SPL2对应的第二页缓冲器区域PBRER2可以设置于在列方向D2上的两个端部。
第一竖直接触区域VCR1可以设置在第一页缓冲器区域PBRER1上方的单元区域CREG中，第二竖直接触区域VCR2可以设置在第二页缓冲器区域PBRER2上方的单元区域CREG中。如上所述，第一半存储器块HMB1可以设置于在行方向D1上与第二竖直接触区域VCR2相邻的第一开销区域OHR11中，第二半存储器块HMB2可以设置于在行方向D1上与第一竖直接触区域VCR1相邻的第二开销区域OHR21中。
位线竖直接触件BLVC可以设置在第一竖直接触区域VCR1和第二竖直接触区域VCR2中。位线竖直接触件BLVC可以将设置在单元区域CREG的顶部的位线连接到页缓冲器。
如图23中所示，单元区域CREG还可以包括第一测试区域TSR1、第二测试区域TSR2、第三开销区域OHR12和第四开销区域OHR22。
第一测试区域TSR1可以设置在第一子存储器平面SPL1的单元区域CREG中，并且设置在单元区域CREG在列方向D2上的第一端部附近。第二测试区域TSR2可以设置在第二子存储器平面SPL2的单元区域CREG中，并且设置在单元区域CREG在列方向D2上的第二端部附近。第一端部和第二端部可以位于在列方向D2上彼此相对的侧上。
第三开销区域OHR12可以设置在第一子存储器平面SPL1的单元区域CREG中，并且在行方向D1上与第二测试区域TSR2相邻。第四开销区域OHR22可以设置在第二子存储器平面SPL2的单元区域CREG中，并且在行方向D1上与第一测试区域TSR1相邻。
测试块(RMON)可以设置在第一测试区域TSR1和第二测试区域TSR2中，并且可以被配置为测试非易失性存储器装置的操作特性。以与第一开销区域OHR1和第二开销区域OHR2相同的方式，第三半存储器块HMB3可以设置于在行方向D1上与第二测试区域TSR2相邻的第三开销区域OHR12中，第四半存储器块HMB4可以设置于在行方向D1上与第一测试区域TSR1相邻的第四开销区域OHR22中。
第一开销区域至第四开销区域OHR11、OHR21、OHR12和OHR22中的每一个可以包括与页的一半对应的一个或多个半存储器块，其中，页为读取操作和写入操作的单位。
图24和图25是根据示例实施例的非易失性存储器装置的截面图。
参照图24，非易失性存储器装置或存储器装置2000可以具有芯片到芯片(C2C)结构。这里，术语“C2C结构”表示这样的结构：上芯片包括第一晶圆上的存储器单元区域(例如，单元区域CREG)，下芯片包括第二晶圆上的外围电路区域(例如，外围区域PREG)，其中，上芯片和下芯片在键合表面I-I’键合(或安装)在一起。键合工艺可以包括电连接形成在上芯片的最上面的金属层上的键合金属和形成在下芯片的最上面的金属层上的键合金属的方法。例如，在两个芯片显影之后，芯片之一可以被颠倒，并且电连接到另一芯片。例如，键合金属可以包括使用铜(Cu)到Cu键合的Cu。然而，示例实施例不必限于此。例如，键合金属还可以由铝(Al)或钨(W)形成。
存储器装置2000的外围区域PREG和单元区域CREG中的每一个可以包括外部焊盘键合区域PA、字线键合区域WLBA和位线键合区域BLBA。
例如，外围区域PREG可以包括第一衬底2210、层间绝缘层2215、形成在第一衬底2210上的电路元件2220a、2220b和2220c、分别连接到电路元件2220a、2220b和2220c的第一金属层2230a、2230b和2230c以及形成在第一金属层2230a、2230b和2230c上的第二金属层2240a、2240b和2240c。在一些实施例中，第一金属层2230a、2230b和2230c可以包括具有相对高的电阻率的钨，第二金属层2240a、2240b和2240c可以包括具有相对低的电阻率的铜。
在与图24中所示的实施例一样的一些实施例中，尽管示出和描述了第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c，但是示例实施例不必限于此，一个或多个附加金属层还可以形成在第二金属层2240a、2240b和2240c上。形成在第二金属层2240a、2240b和2240c上的一个或多个附加金属层的至少一部分可以包括具有比形成第二金属层2240a、2240b和2240c的铜的电阻率更低的电阻率的铝等。
层间绝缘层2215可以设置在第一衬底2210上，并且至少部分地覆盖电路元件2220a、2220b和2220c、第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c。层间绝缘层2215可以包括诸如氧化硅、氮化硅等的绝缘材料。
下键合金属2271b和2272b可以形成在字线键合区域WLBA中的第二金属层2240b上。在字线键合区域WLBA中，外围区域PREG中的下键合金属2271b和2272b可以电键合到单元区域CREG的上键合金属2371b和2372b。下键合金属2271b和2272b以及上键合金属2371b和2372b可以包括铝、铜、钨等。另外，单元区域CREG中的上键合金属2371b和2372b可以被称作第一金属焊盘，外围区域PREG中的下键合金属2271b和2272b可以被称作第二金属焊盘。
单元区域CREG可以包括至少一个存储器块。单元区域CREG可以包括第二衬底2310和公共源极线2320。在第二衬底2310上，字线2331、2332、2333、2334、2335、2336、2337和2338(即，2330)可以垂直于第二衬底2310的上表面竖直地堆叠(在方向D3或Z轴上)。至少一条串选择线和至少一条地选择线可以分别布置在字线2330上和下方，字线2330可以设置在至少一条串选择线与至少一条地选择线之间。
在位线键合区域BLBA中，沟道结构CH可以垂直于第二衬底2310的上表面竖直地延伸。沟道结构CH可以穿过字线2330、至少一条串选择线和至少一条地选择线。沟道结构CH可以包括数据存储层、沟道层、埋置绝缘层等，沟道层可以电连接到第一金属层2350c和第二金属层2360c。例如，第一金属层2350c可以为位线接触件，第二金属层2360c可以为位线。在示例实施例中，位线2360c可以在平行于第二衬底2310的上表面的第二水平方向D2(例如，Y轴方向)上延伸。
在图24中所示的示例中，设置有沟道结构CH、位线2360c等的区域可以被定义为位线键合区域BLBA。在位线键合区域BLBA中，位线2360c可以电连接到电路元件2220c，从而将页缓冲器2393设置在外围区域PREG中。位线2360c可以连接到单元区域CREG中的上键合金属2371c和2372c，上键合金属2371c和2372c可以连接到与页缓冲器2393的电路元件2220c连接的下键合金属2271c和2272c。
在字线键合区域WLBA中，字线2330可以在平行于第二衬底2310的上表面并且垂直于第二水平方向D2的第一水平方向D1(例如，X轴方向)上延伸，并且可以连接到单元接触插塞2341、2342、2343、2344、2345、2346和2347(即，2340)。字线2330和单元接触插塞2340可以通过由在第一水平方向D1上以不同长度延伸的字线2330的至少一部分提供的焊盘彼此连接。第一金属层2350b和第二金属层2360b可以连接到顺序地连接到字线2330的单元接触插塞2340的上部。单元接触插塞2340可以通过字线键合区域WLBA中的单元区域CREG的上键合金属2371b和2372b和外围区域PREG的下键合金属2271b和2272b连接到外围区域PREG。
单元接触插塞2340可以电连接到形成外围区域PREG中的行解码器2394的电路元件2220b。在示例实施例中，形成行解码器2394的电路元件2220b的操作电压可以与形成页缓冲器2393的电路元件2220c的操作电压不同。例如，形成页缓冲器2393的电路元件2220c的操作电压可以大于形成行解码器2394的电路元件2220b的操作电压。
公共源极线接触插塞2380可以设置在外部焊盘键合区域PA中。公共源极线接触插塞2380可以包括诸如金属、金属化合物、多晶硅等的导电材料，并且可以电连接到公共源极线2320。第一金属层2350a和第二金属层2360a可以顺序地堆叠在公共源极线接触插塞2380的上部上。例如，设置有公共源极线接触插塞2380、第一金属层2350a和第二金属层2360a的区域可以被定义为外部焊盘键合区域PA。
I/O焊盘2205和2305可以设置在外部焊盘键合区域PA中。至少部分地覆盖第一衬底2210的下表面的下绝缘膜2201可以设置在第一衬底2210下方，第一I/O焊盘2205可以设置在下绝缘膜2201上。第一I/O焊盘2205可以通过第一I/O接触插塞2203连接到设置在外围区域PREG中的电路元件2220a、2220b和2220c中的至少一个，并且可以通过下绝缘膜2201与第一衬底2210分离。此外，侧绝缘膜可以设置在第一I/O接触插塞2203与第一衬底2210之间，以将第一I/O接触插塞2203与第一衬底2210电分离。
至少部分地覆盖第二衬底2310的上表面的上绝缘膜2301可以形成在第二衬底2310上，第二I/O焊盘2305可以设置在上绝缘层2301上。第二I/O焊盘2305可以通过第二I/O接触插塞2303连接到设置在外围区域PREG中的电路元件2220a、2220b和2220c中的至少一个。在一些实施例中，第二I/O焊盘2305可以电连接到电路元件2220a。
在一些实施例中，第二衬底2310和公共源极线2320可以不设置在设置有第二I/O接触插塞2303的区域中。另外地或可替换地，第二I/O焊盘2305可以在竖直方向D3(例如，Z轴方向)上不与字线2330叠置。第二I/O接触插塞2303可以在平行于第二衬底2310的上表面的第一方向上与第二衬底2310分离，并且可以穿过单元区域CREG的层间绝缘层2315以连接到第二I/O焊盘2305。
可以在不同的实施例中选择性地形成第一I/O焊盘2205和第二I/O焊盘2305。例如，存储器装置2000可以仅包括设置在第一衬底2210上的第一I/O焊盘2205或设置在第二衬底2310上的第二I/O焊盘2305。可替换地，存储器装置200可以包括第一I/O焊盘2205和第二I/O焊盘2305两者。
在分别包括在单元区域CREG和外围区域PREG中的外部焊盘键合区域PA和位线键合区域BLBA中的每一个中，最上面的金属层上的金属图案可以被设置为虚设图案或者可以不存在最上面的金属层。
在外部焊盘键合区域PA中，存储器装置2000可以包括与设置在单元区域CREG的最上面的金属层中的上金属图案2372a对应的下金属图案2273a。下金属图案2273a可以在外围区域PREG的最上面的金属层中与单元区域CREG的上金属图案2372a具有相同的截面形状，并且连接到单元区域CREG的上金属图案2372a。在外围区域PREG中，设置在外围区域PREG的最上面的金属层中的下金属图案2273a可以不连接到接触件。以相似的方式，在外部焊盘键合区域PA中，与设置在外围区域PREG的最上面的金属层中的下金属图案2273a对应并且与外围区域PREG的下金属图案2273a具有相同形状的上金属图案2372a可以设置在单元区域CREG的最上面的金属层中。
下键合金属2271b和2272b可以设置在字线键合区域WLBA中的第二金属层2240b上。在字线键合区域WLBA中，外围区域PREG的下键合金属2271b和2272b可以通过Cu到Cu键合电连接到单元区域CREG的上键合金属2371b和2372b。
在位线键合区域BLBA中，与设置在外围区域PREG的最上面的金属层中的下金属图案2252对应并且与外围区域PREG的下金属图案2252具有相同截面的上金属图案2392可以设置在单元区域CREG的最上面的金属层中。接触件可以不形成在设置在单元区域CREG的最上面的金属层中的上金属图案2392上。
如图25中所示，根据本发明构思的某些实施例，非易失性存储器装置2000可以包括设置在接触区域VCR中的源极线竖直接触件SVVC。接触区域VCR可以对应于如上所述的第一竖直接触区域VCR1和第二竖直接触区域VCR2之一。每个源极线竖直接触件SVVC可以连接到设置在单元区域CREG的顶部中的源极线2320，以将源极电压提供到源极线2320。
图26是用于描述根据示例实施例的堆叠半导体装置的制造工艺的概念图。
参照图26，可以在第一晶圆WF1和第二晶圆WF2上形成各个集成电路。可以在第一晶圆WF1中形成上述存储器单元阵列CH以及竖直接触件BLVC和SVVC，并且可以在第二晶圆WF2中形成外围电路。
在各种集成电路已经分别形成在第一晶圆WF1和第二晶圆WF2上之后，可以将第一晶圆WF1和第二晶圆WF2键合在一起。可以随后将键合的晶圆WF1和WF2切割(或分割)为各个芯片，其中，每个芯片对应于图24和图25的存储器装置2000，存储器装置2000包括与第二半导体管芯SD2竖直地堆叠的第一半导体管芯SD1(例如，第一半导体管芯SD1堆叠在第二半导体管芯SD2上等)。第一晶圆WF1的每个切割部分可以对应于第一半导体管芯SD1，第二晶圆WF2的每个切割部分可以对应于第二半导体管芯SD2。
图27是示出根据示例实施例的固态硬盘或固态驱动器(SSD)的框图。
参照图27，SSD 5000可以大体包括非易失性存储器装置5100和SSD控制器5200。
非易失性存储器装置5100可以(可选地)被配置为接收高电压VPP。非易失性存储器装置5100中的一个或多个可以被设置为与本发明构思的实施例一致的存储器装置。因此，非易失性存储器装置5100可以包括与竖直接触区域相邻的开销区域，半存储器块可以设置在开销区域中。可以通过在与竖直接触件相邻创建的开销区域中形成半存储器块来增大每单位面积的存储器容量。
SSD控制器5200经由多个沟道CH1至CHi连接到非易失性存储器装置5100。SSD控制器5200包括一个或多个处理器5210、缓冲器存储器5220、纠错码(ECC)电路5230、主机接口5250和非易失性存储器接口5260。缓冲器存储器5220存储用于驱动SSD控制器5200的数据。缓冲器存储器5220包括各自存储数据或命令的多个存储器线。ECC电路5230计算在写入操作时要被编程的数据的纠错码值，并且在读取操作时利用纠错码值校正读取数据的错误。在数据恢复操作中，ECC电路5230校正从非易失性存储器装置5100恢复的数据的错误。
本文中描述的发明构思可以被不同地应用到非易失性存储器装置和包括本公开的示例非易失性存储器装置的系统。例如，本发明构思可以应用到诸如存储器卡、固态驱动器(SSD)、嵌入式多媒体卡(eMMC)、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏机、导航系统、可穿戴装置、物联网(IoT)装置、万物联网(IoE)装置、电子书、虚拟现实(VR)装置、增强现实(AR)装置等的系统。
前述实施例是本发明构思的说明，其不必限于所示出的实施例。尽管以上已经描述了多个实施例，但是本领域技术人员将容易理解，在实质上不脱离本发明构思的范围的情况下，许多修改在这些实施例中是可能的。

Claims (20)

1.一种具有外围上单元结构的非易失性存储器装置，在所述外围上单元结构中，外围电路设置在外围区域中，并且存储器单元阵列设置在所述外围区域上方的单元区域中，所述非易失性存储器装置包括：
第一子存储器平面；
第二子存储器平面，其在行方向上与所述第一子存储器平面相邻设置；
第一竖直接触区域，其设置在所述第一子存储器平面的单元区域中，其中，所述第一竖直接触区域被设置为在列方向上相比于到所述单元区域的第二端部更靠近所述单元区域的第一端部；
第二竖直接触区域，其设置在所述第二子存储器平面的单元区域中，其中，所述第二竖直接触区域被设置为相比于到所述单元区域的第一端部更靠近所述第二端部，其中，所述第二端部在所述列方向上与所述第一端部相对；
第一开销区域，其设置在所述第一子存储器平面的单元区域中，其中，所述第一开销区域在所述行方向上与所述第二竖直接触区域相邻；
第二开销区域，其设置在所述第二子存储器平面的单元区域中，其中，所述第二开销区域在所述行方向上与所述第一竖直接触区域相邻；
竖直接触件，其设置在所述第一竖直接触区域和所述第二竖直接触区域中，并且在竖直方向上延伸；以及
单元沟道结构，其设置在所述单元区域的主区域中，每个单元沟道结构包括串选择晶体管、存储器单元和地选择晶体管。
2.根据权利要求1的所述非易失性存储器装置，其中，所述第一开销区域包括一个或多个第一半存储器块，每个第一半存储器块包括与页的第一半对应的单元沟道结构，其中，所述页为读取操作和写入操作的单位，并且
其中，所述第二开销区域包括一个或多个第二半存储器块，每个第二半存储器块包括与所述页的第二半对应的单元沟道结构。
3.根据权利要求2所述的非易失性存储器装置，其中，基于同一行地址同时选择所述第一半存储器块之一和所述第二半存储器块之一。
4.根据权利要求2所述的非易失性存储器装置，其中，所述单元区域的主区域包括存储器块，每个存储器块包括对应于所述页的单元沟道结构。
5.根据权利要求4所述的非易失性存储器装置，其中，针对所述存储器块，与页尺寸对应的所述单元沟道结构连接到每条字线，并且
其中，针对所述第一半存储器块和所述第二半存储器块，与所述页尺寸的一半对应的所述单元沟道结构连接到每条字线。
6.根据权利要求2所述的非易失性存储器装置，其中，所述第一竖直接触区域的行方向长度和列方向长度分别等于所述第二竖直接触区域的行方向长度和列方向长度，并且所述第一半存储器块的数量等于所述第二半存储器块的数量。
7.根据权利要求2所述的非易失性存储器装置，其中，所述第一半存储器块和所述第二半存储器块被配置为测试块，以测试所述非易失性存储器装置的操作特性。
8.根据所权利要求2述的非易失性存储器装置，其中，所述第一半存储器块和所述第二半存储器块被配置为备用块，以替换所述单元区域中的失效存储器单元。
9.根据权利要求2所述的非易失性存储器装置，其中，所述第一半存储器块和所述第二半存储器块被配置为特定块，以存储用于控制所述非易失性存储器装置的元数据。
10.根据权利要求1所述的非易失性存储器装置，其中，所述单元区域还包括：
位线，其设置在所述单元区域在所述竖直方向上的顶部、在所述行方向上布置、并且在所述列方向上延伸；以及
源极线，其设置在所述单元区域在所述竖直方向上的底部，并且在所述列方向上延伸，并且
其中，所述单元沟道结构连接在所述位线与所述源极线之间。
11.根据权利要求10所述的非易失性存储器装置，其中，所述外围区域包括：
第一页缓冲器区域，其设置在所述第一竖直接触区域之下；
第二页缓冲器区域，其设置在所述第二竖直接触区域之下；以及
页缓冲器，其设置在所述第一页缓冲器区域和所述第二页缓冲器区域中。
12.根据权利要求11所述的非易失性存储器装置，其中，所述竖直接触件包括位线竖直接触件，其将所述位线连接到所述页缓冲器。
13.根据权利要求12所述的非易失性存储器装置，其中，所述第一竖直接触区域和所述第二竖直接触区域中的每一个包括q个子竖直接触区域，其中，q为大于一的整数，并且
其中，所述位线之中的在所述行方向上相邻的q条位线顺序地连接到分别包括在所述q个子竖直接触区域中的q个位线竖直接触件。
14.根据权利要求10所述的非易失性存储器装置，其中，所述竖直接触件包括被配置为将源极电压提供到所述源极线的一个或多个源极线竖直接触件。
15.根据权利要求1所述的非易失性存储器装置，还包括：
第一测试区域，其设置在所述第一子存储器平面的单元区域中，并且被设置为在所述单元区域的列方向上相比于到所述第二端部更靠近所述第一端部；
第二测试区域，其设置在所述第二子存储器平面的单元区域中，并且被设置为在所述单元区域的列方向上相比于到所述第一端部更靠近所述第二端部；
第三开销区域，其设置在所述第一子存储器平面的单元区域中，并且在行方向上与所述第二测试区域相邻；
第四开销区域，其设置在所述第二子存储器平面的单元区域中，并且在所述行方向上与所述第一测试区域相邻；以及
测试块，其设置在所述第一测试区域和所述第二测试区域中，并且被配置为测试所述非易失性存储器装置的操作特性。
16.根据权利要求15所述的非易失性存储器装置，其中，所述第一开销区域至所述第四开销区域中的每一个包括一个或多个半存储器块，每个半存储器块包括与页的一半对应的所述单元沟道结构，其中，全页为读取操作和写入操作的单位。
17.一种具有外围上单元结构的非易失性存储器装置，在外围上单元结构中，外围电路设置在外围区域中，并且存储器单元阵列设置在所述外围区域上方的单元区域中，所述非易失性存储器装置包括：
第一子存储器平面；
第二子存储器平面，其在行方向上与所述第一子存储器平面相邻设置；
第一竖直接触区域，其设置在所述第一子存储器平面的单元区域中，并且被设置为在列方向上相比于到所述单元区域的第二端部更靠近第一端部；
第二竖直接触区域，其设置在所述第二子存储器平面的单元区域中，并且被设置为更靠近所述第二端部，其中，所述第二端部在所述列方向上与所述第一端部相对；
第一开销区域，其设置在所述第一子存储器平面的单元区域中，并且在所述行方向上与所述第二竖直接触区域相邻；
第二开销区域，其设置在所述第二子存储器平面的单元区域中，并且在所述行方向上与所述第一竖直接触区域相邻；
位线，其设置在所述单元区域在竖直方向上的顶部、在所述行方向上布置、并且在所述列方向上延伸；
源极线，其设置在所述单元区域在所述竖直方向上的底部，并且在所述列方向上延伸；
第一页缓冲器区域，其设置在所述第一竖直接触区域之下；
第二页缓冲器区域，其设置在所述第二竖直接触区域之下；
页缓冲器，其设置在所述第一页缓冲器区域和所述第二页缓冲器区域中；
位线竖直接触件，其设置在所述第一竖直接触区域和所述第二竖直接触区域中，并且在所述竖直方向上延伸以分别连接所述位线和所述页缓冲器；
单元沟道结构，其设置在所述单元区域的主区域中，每个单元沟道结构包括串选择晶体管、存储器单元和地选择晶体管；
半存储器块，其设置在所述第一开销区域和所述第二开销区域中，每个半存储器块包括对应于页的一半的所述单元沟道结构，其中，所述页为读取操作和写入操作的单位；以及
存储器块，其设置在所述第一竖直接触区域、所述第二竖直接触区域、所述第一开销区域和所述第二开销区域以外的所述单元区域中，每个存储器块包括与所述页对应的所述单元沟道结构。
18.根据权利要求17所述的非易失性存储器装置，其中，基于同一行地址同时选择所述第一开销区域中的所述半存储器块之一以及所述第二开销区域中的所述半存储器块之一。
19.一种非易失性存储器装置，包括：
第一金属焊盘，其设置在单元区域中；
第二金属焊盘，其设置在所述单元区域之下的外围区域中，其中，所述外围区域通过所述第一金属焊盘和所述第二金属焊盘竖直地连接到所述单元区域；
第一子存储器平面；
第二子存储器平面，其在行方向上与所述第一子存储器平面相邻设置；
第一竖直接触区域，其设置在所述第一子存储器平面的单元区域中，其中，所述第一竖直接触区域被设置为在列方向上相比于到所述单元区域的第二端部更靠近所述单元区域的第一端部；
第二竖直接触区域，其设置在所述第二子存储器平面的单元区域中，其中，所述第二竖直接触区域被设置为相比于到所述单元区域的第一端部更靠近所述第二端部，其中，所述第二端部在列方向上与所述第一端部相对；
第一开销区域，其设置在所述第一子存储器平面的单元区域中，并且在所述行方向上与所述第二竖直接触区域相邻；
第二开销区域，其设置在所述第二子存储器平面的单元区域中，并且在所述行方向上与所述第一竖直接触区域相邻；
竖直接触件，其设置在所述第一竖直接触区域和所述第二竖直接触区域中，并且在竖直方向上延伸；以及
单元沟道结构，其设置在所述单元区域的主区域中，每个单元沟道结构包括串选择晶体管、存储器单元和地选择晶体管。
20.根据权利要求19所述的非易失性存储器装置，其中，所述第一开销区域包括一个或多个第一半存储器块，每个第一半存储器块包括与页的第一半对应的所述单元沟道结构，其中，所述页为读取操作和写入操作的单位，并且
其中，所述第二开销区域包括一个或多个第二半存储器块，每个第二半存储器块包括与所述页的第二半对应的所述单元沟道结构。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220049214A (ko) * 2020-10-14 2022-04-21 삼성전자주식회사 씨오피 구조를 갖는 비휘발성 메모리 장치
KR20220136734A (ko) * 2021-04-01 2022-10-11 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2023176909A (ja) * 2022-06-01 2023-12-13 キオクシア株式会社 半導体記憶装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7707472B1 (en) 2004-05-17 2010-04-27 Altera Corporation Method and apparatus for routing efficient built-in self test for on-chip circuit blocks
KR20110131208A (ko) 2009-02-09 2011-12-06 램버스 인코포레이티드 동기화된 제어를 갖는 다중 플레인의 비휘발성 메모리
KR101751506B1 (ko) 2011-03-28 2017-06-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 배드 영역 관리 방법
KR102316267B1 (ko) 2015-04-15 2021-10-22 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치, 이를 포함하는 메모리 패키지 및 그 제조 방법
US9818759B2 (en) 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR102601214B1 (ko) 2016-05-16 2023-11-10 삼성전자주식회사 수직형 구조를 가지는 메모리 장치 및 이를 포함하는 메모리 시스템
CN106910746B (zh) 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
KR102472339B1 (ko) 2017-08-07 2022-12-01 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
KR102587973B1 (ko) 2017-11-07 2023-10-12 삼성전자주식회사 3차원 반도체 메모리 장치
KR102462503B1 (ko) 2017-11-27 2022-11-02 삼성전자주식회사 수직형 구조를 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR20200132567A (ko) 2019-05-17 2020-11-25 한화에어로스페이스 주식회사 레이크 장치
KR20220049214A (ko) * 2020-10-14 2022-04-21 삼성전자주식회사 씨오피 구조를 갖는 비휘발성 메모리 장치
US20230154527A1 (en) * 2021-11-16 2023-05-18 Samsung Electronics Co., Ltd. Data transfer circuits in nonvolatile memory devices and nonvolatile memory devices including the same
US20230171964A1 (en) * 2021-11-30 2023-06-01 Samsung Electronics Co., Ltd. Nonvolatile memory device

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