DE102021115148A1 - Nichtflüchtige speichervorrichtung mit einer cell-on-periphery-struktur - Google Patents

Nichtflüchtige speichervorrichtung mit einer cell-on-periphery-struktur Download PDF

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Abstract

Eine nichtflüchtige Speichervorrichtung mit einer Cell-Over-Periphery(COP)-Struktur enthält eine erste Teilspeicherebene und eine zweite Teilspeicherebene, die benachbart zu der ersten Teilspeicherebene in einer Zeilenrichtung angeordnet ist. Ein erster vertikaler Kontaktbereich ist im Zellenbereich der ersten Teilspeicherebene angeordnet und ein zweiter vertikaler Kontaktbereich ist im Zellenbereich der zweiten Teilspeicherebene angeordnet. Ein erster Overhead-Bereich ist im Zellenbereich der ersten Teilspeicherebene angeordnet und benachbart zum zweiten vertikalen Kontaktbereich in der Zeilenrichtung und ein zweiter Overhead-Bereich ist im Zellenbereich der zweiten Teilspeicherebene angeordnet und benachbart zum ersten vertikalen Kontaktbereich in der Zeilenrichtung. Zellkanalstrukturen sind in einem Hauptbereich des Zellenbereichs angeordnet.

Description

  • Querverweis auf ähnliche Anmeldungen
  • Diese nicht vorläufige U.S.-Anmeldung beansprucht die Priorität unter 35 USC § 119 der am 14. Oktober 2020 beim Koreanischen Amt für Geistiges Eigentum (KIPO) eingereichten koreanischen Patentanmeldung Nr. 10-2020-0132567 , deren Offenbarung durch Verweis in ihrer Gesamtheit hierin aufgenommen ist.
  • Technisches Gebiet
  • Die vorliegenden erfinderischen Konzepte beziehen sich im Allgemeinen auf integrierte Halbleiterschaltungen und insbesondere auf eine nichtflüchtige Speichervorrichtung mit einer Cell-Over-Periphery(COP)-Struktur.
  • Beschreibung der verwandten Technik
  • Seit Kurzem gibt es eine Nachfrage für Speichervorrichtungen mit großen Speicherkapazitäten, kleinerer Größe und erhöhter Integration. Eine vertikale Speichervorrichtung oder eine dreidimensionale Speichervorrichtung können eine Mehrzahl an Speicherzellen enthalten, die vertikal gestapelt sind, um einen hohen Integrationsgrad zu realisieren. In der vertikalen Speichervorrichtung kann ein Kanal hervorstehen oder kann sich vertikal von einer Oberfläche eines Substrats aus erstrecken und Gate-Leitungen und Isolierschichten, die den vertikalen Kanal umgeben, können wiederholt gestapelt sein.
  • Selbst wenn solch eine vertikale Struktur übernommen wird, ist eine Größenreduzierung der vertikalen Speichervorrichtung aufgrund vertikaler Kontakte zum Verbinden eines Speicherzellenarrays und Peripherieschaltungen, wie einem Seitenpuffer, einem Zeilendekodierer etc., beschränkt. Trotz Einsetzen einer vertikalen Struktur zum Erhöhen einer Integration können Beschränkungen bezüglich einer Größenreduzierung der Speichervorrichtung aufgrund der Verwendung von vertikalen Kontakten zum Verbinden eines Speicherzellenarrays und Peripherieschaltungen, wie einem Seitenpuffer, einem Zeilendekodierer usw., bestehen.
  • Kurzfassung
  • Die vorliegende Offenbarung bezieht sich auf eine nichtflüchtige Speichervorrichtung mit einer effizienten COP-Struktur.
  • Nach Ausführungsbeispielen enthält eine nichtflüchtige Speichervorrichtung mit einer Cell-Over-Periphery(COP)-Struktur, in der Peripherieschaltungen in einem Peripheriebereich angeordnet sind und ein Speicherzellenarray in einem Zellenbereich über dem Peripheriebereich angeordnet ist: eine erste Teilspeicherebene, eine zweite Teilspeicherebene, die benachbart zu der ersten Teilspeicherebene in einer Zeilenrichtung angeordnet ist, einen ersten vertikalen Kontaktbereich, der im Zellenbereich der ersten Teilspeicherebene angeordnet ist und näher an einem ersten Endabschnitt in eine Spaltenrichtung des Zellenbereichs angeordnet ist, einen zweiten vertikalen Kontaktbereich, der im Zellenbereich der zweiten Teilspeicherebene angeordnet ist und näher an einem zweiten Endabschnitt angeordnet ist, wobei der zweite Endabschnitt dem ersten Endabschnitt in einer Spaltenrichtung gegenüberliegt, einen ersten Overhead-Bereich, der im Zellenbereich der ersten Teilspeicherebene angeordnet ist und benachbart zum zweiten vertikalen Kontaktbereich in der Zeilenrichtung ist, einen zweiten Overhead-Bereich, der im Zellenbereich der zweiten Teilspeicherebene angeordnet ist und benachbart zum ersten vertikalen Kontaktbereich in der Zeilenrichtung ist, vertikale Kontakte, die im ersten vertikalen Kontaktbereich und im zweiten vertikalen Kontaktbereich angeordnet sind und sich in eine vertikale Richtung erstrecken, um den Zellenbereich zu durchdringen, Zellkanalstrukturen, die in einem Hauptbereich des Zellenbereichs angeordnet sind, wobei jede Zellkanalstruktur einen String-Auswahltransistor, Speicherzellen und einen Masse-Auswahltransistor enthält.
  • Nach Ausführungsbeispielen enthält eine nichtflüchtige Speichervorrichtung mit einer COP-Struktur, in der Peripherieschaltungen in einem Peripheriebereich angeordnet sind und ein Speicherzellenarray in einem Zellenbereich über dem Peripheriebereich angeordnet ist: eine erste Teilspeicherebene, eine zweite Teilspeicherebene, die benachbart zu der ersten Teilspeicherebene in einer Zeilenrichtung angeordnet ist, einen ersten vertikalen Kontaktbereich, der im Zellenbereich der ersten Teilspeicherebene angeordnet ist und näher an einem ersten Endabschnitt in eine Spaltenrichtung des Zellenbereichs angeordnet ist, einen zweiten vertikalen Kontaktbereich, der im Zellenbereich der zweiten Teilspeicherebene angeordnet ist und näher an einem zweiten Endabschnitt angeordnet ist, wobei der zweite Endabschnitt dem ersten Endabschnitt in einer Spaltenrichtung gegenüberliegt, einen ersten Overhead-Bereich, der im Zellenbereich der ersten Teilspeicherebene angeordnet ist und benachbart zum zweiten vertikalen Kontaktbereich in der Zeilenrichtung ist, einen zweiten Overhead-Bereich, der im Zellenbereich der zweiten Teilspeicherebene angeordnet ist und benachbart zum ersten vertikalen Kontaktbereich in der Zeilenrichtung ist, Bit-Leitungen, die an einem Deckabschnitt in der vertikalen Richtung des Zellenbereichs angeordnet sind, in die Zeilenrichtung angeordnet sind und sich in die Spaltenrichtung erstrecken, eine Source-Leitung, die an einem Bodenabschnitt in der vertikalen Richtung des Zellenbereichs angeordnet ist und sich in die Spaltenrichtung erstreckt, einen ersten Seitenpufferbereich, der unterhalb des ersten vertikalen Kontaktbereichs angeordnet ist, einen zweiten Seitenpufferbereich, der unterhalb des zweiten vertikalen Kontaktbereichs angeordnet ist, Seitenpuffer, die im ersten Seitenpufferbereich und im zweiten Seitenpufferbereich angeordnet sind, vertikale Bit-Leitungskontakte, die im ersten vertikalen Kontaktbereich und im zweiten Kontaktbereich angeordnet sind und sich in eine vertikale Richtung erstrecken, um die Bit-Leitungen jeweils mit den Seitenpuffern zu verbinden, Zellkanalstrukturen, die im Zellenbereich, außer dem ersten vertikalen Kontaktbereich und dem zweiten vertikalen Kontaktbereich, angeordnet sind, wobei jede Zellkanalstruktur einen String-Auswahltransistor, Speicherzellen und einen Masse-Auswahltransistor enthält, Halbspeicherblöcke, die im ersten Overhead-Bereich und im zweiten Overhead-Bereich angeordnet sind, wobei jeder Halbspeicherblock die Zellkanalstrukturen enthält, die einer Hälfte einer Seite entsprechen, wobei eine Seite eine Einheit einer Leseoperation und einer Schreiboperation ist, und Speicherblöcke, die im Zellenbereich, außer dem ersten vertikalen Kontaktbereich, dem zweiten vertikalen Kontaktbereich, dem ersten Overhead-Bereich und dem zweiten Overhead-Bereich, angeordnet sind, wobei jeder Speicherblock die Zellkanalstrukturen enthält, die der Seite entsprechen.
  • Nach Ausführungsbeispielen enthält eine nichtflüchtige Speichervorrichtung erste Metall-Pads, die in einem Zellenbereich angeordnet sind, zweite Metall-Pads, die in einem Peripheriebereich unterhalb des Zellenbereichs angeordnet sind, wobei der Peripheriebereich durch die ersten Metall-Pads und die zweiten Metall-Pads mit dem Zellenbereich vertikal verbunden ist, eine erste Teilspeicherebene, eine zweite Teilspeicherebene, die benachbart zu der ersten Teilspeicherebene in einer Zeilenrichtung angeordnet ist, einen ersten vertikalen Kontaktbereich, der im Zellenbereich der ersten Teilspeicherebene angeordnet ist und näher an einem ersten Endabschnitt in einer Spaltenrichtung des Zellenbereichs angeordnet ist, einen zweiten vertikalen Kontaktbereich, der im Zellenbereich der zweiten Teilspeicherebene angeordnet ist und näher am zweiten Endabschnitt angeordnet ist, wobei der zweite Endabschnitt dem ersten Endabschnitt in einer Spaltenrichtung gegenüberliegt, einen ersten Overhead-Bereich, der im Zellenbereich der ersten Teilspeicherebene angeordnet ist und benachbart zum zweiten vertikalen Kontaktbereich in der Reihenrichtung ist, einen zweiten Overhead-Bereich, der im Zellenbereich der zweiten Teilspeicherebene angeordnet ist und benachbart zum ersten vertikalen Kontaktbereich in der Reihenrichtung ist, vertikale Kontakte, die im ersten vertikalen Kontaktbereich und im zweiten vertikalen Kontaktbereich angeordnet sind und sich in eine vertikale Richtung erstrecken, um den Zellenbereich zu durchdringen, und Zellkanalstrukturen, die in einem Hauptbereich des Zellenbereichs angeordnet sind, wobei jede Zellkanalstruktur einen String-Auswahltransistor, Speicherzellen und einen Masse-Auswahltransistor enthält.
  • Die nichtflüchtige Speichervorrichtung nach Ausführungsbeispielen kann durch Übernehmen der COP-Struktur, in der die Peripherieschaltung auf dem Halbleitersubstrat ausgebildet ist und das Speicherzellenarray auf der Peripherieschaltung gestapelt ist, eine reduzierte Größe aufweisen.
  • Zusätzlich kann die nichtflüchtige Speichervorrichtung nach Ausführungsbeispielen eine Speicherkapazität pro Einheitsbereich durch Ausbilden der Halbspeicherblöcke in den Overhead-Bereichen, die benachbart zu den vertikalen Kontakten erzeugt werden, erhöhen.
  • Figurenliste
  • Für ein deutlicheres Verständnis der oben genannten und weiteren Aspekte und Merkmale der vorliegenden Offenbarung sorgt die folgende, ausführliche Beschreibung der Ausführungsbeispiele derselben in Verbindung mit den beigefügten Zeichnungen, wobei:
    • 1 eine Perspektivansicht ist, die eine nichtflüchtige Speichervorrichtung nach Ausführungsbeispielen darstellt;
    • 2 eine Draufsicht ist, die ein Layout einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen darstellt;
    • 3 ein Diagramm ist, das Speicherblöcke und Halbspeicherblöcke darstellt, die in einem Zellenbereich aus 2 angeordnet sind;
    • 4 ein Blockdiagramm ist, das eine nichtflüchtige Speichervorrichtung nach Ausführungsbeispielen darstellt;
    • 5 ein Blockdiagramm ist, das ein in der nichtflüchtigen Speichervorrichtung aus 4 enthaltenes Speicherzellenarray darstellt;
    • 6 ein Schaltplan ist, der eine äquivalente Schaltung eines im Speicherzellenarray aus 5 enthaltenen Speicherblocks darstellt;
    • 7 eine Draufsicht ist, die eine nichtflüchtige Speichervorrichtung nach Ausführungsbeispielen darstellt;
    • 8 und 9 jeweils Querschnittsansichten entlang Linien I-I' und II-II' aus 7 sind;
    • 10 und 11 Draufsichten sind, die Layouts von Peripherieschaltungen, die in einer nichtflüchtigen Speichervorrichtung mit einer Cell-Over-Periphery(COP)-Struktur enthalten sind, darstellen;
    • 12 eine Draufsicht ist, die ein Layout eines in einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen enthaltenen Zellenbereichs darstellt;
    • 13 eine Draufsicht ist, die ein Layout eines in einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen enthaltenen Zellenbereichs darstellt;
    • 14 eine Querschnittsansicht ist, die eine vertikale Struktur einer nichtflüchtigen Speichervorrichtung mit dem Layout aus 13 darstellt;
    • 15 eine vergrößerte Querschnittsansicht eines Endabschnitts einer in der nichtflüchtigen Speichervorrichtung aus 14 enthaltenen Zellkanalstruktur ist;
    • 16 ein Diagramm ist, das ein Verfahren zum Betreiben einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen beschreibt;
    • 17 ein Diagramm ist, das eine Größe eines in einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen enthaltenen vertikalen Bit-Leitungskontakts beschreibt;
    • 18 und 19 Diagramme sind, die einen in einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen enthaltenen vertikalen Kontaktbereich darstellen;
    • 20 eine Draufsicht ist, die ein Layout eines in einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen enthaltenen Zellenbereichs darstellt;
    • 21 eine Draufsicht ist, die ein Layout eines in einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen enthaltenen Zellenbereichs darstellt;
    • 22 ein Querschnittsdiagramm ist, das eine vertikale Struktur einer nichtflüchtigen Speichervorrichtung mit dem Layout aus 21 darstellt;
    • 23 eine Draufsicht ist, die ein Layout eines in einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen enthaltenen Zellenbereichs darstellt;
    • 24 und 25 Querschnittsdiagramme sind, die eine nichtflüchtige Speichervorrichtung nach Ausführungsbeispielen darstellen;
    • 26 ein konzeptuelles Diagramm zur Beschreibung von Herstellungsprozessen einer gestapelten Halbleitervorrichtung nach Ausführungsbeispielen ist; und
    • 27 ein Blockdiagramm ist, das eine Festkörperplatte oder ein Festkörperlaufwerk (SSD) nach Ausführungsbeispielen darstellt.
  • Ausführliche Beschreibung der Ausführungsformen
  • Nachfolgend werden verschiedene Ausführungsbeispiele mit Bezug auf die beigefügten Zeichnungen ausführlich beschrieben. Gleiche Bezugszeichen in den Zeichnungen können gleiche Elemente kennzeichnen und in einem Ausmaß, in dem eine Beschreibung eines Elements weggelassen worden ist, versteht es sich, dass das Element mindestens ähnlich zu entsprechenden Elementen ist, die anderswo in der Spezifikation beschrieben werden. Zusätzlich kann eine Beschreibung eines einzelnen Elements für eine Mehrzahl derselben Elemente gelten, sofern der Text der Beschreibung oder die erwähnten Zeichnungen nichts anderes angeben.
  • In dieser Offenbarung gibt eine vertikale Richtung D3 eine Richtung senkrecht zu einer oberen Oberfläche eines Halbleitersubstrats an und eine erste horizontale Richtung D1 und eine zweite horizontale Richtung D2 geben zwei Richtungen parallel zu der oberen Oberfläche des Halbleitersubstrats an. Die erste horizontale Richtung D1 und die zweite horizontale Richtung D2 können im Wesentlichen senkrecht sein. Die erste horizontale Richtung D1 kann als eine Zeilenrichtung oder eine erste Richtung bezeichnet werden, die zweite horizontale Richtung D2 kann als eine Spaltenrichtung oder eine zweite Richtung bezeichnet werden und die vertikale Richtung D3 kann als eine dritte Richtung bezeichnet werden. Zum Beispiel kann die erste Richtung D1 eine Richtung sein, entlang welcher sich Zeilen erstrecken und entlang welcher Spalten angeordnet sind, und die zweite Richtung D2 kann eine Richtung sein, entlang welcher sich Spalten erstrecken und entlang welcher Zeilen angeordnet sind. Die durch einen Pfeil in den Figuren angegebene Richtung und die gegenüberliegende Richtung können als dieselbe Richtung betrachtet werden.
  • 1 ist eine Perspektivansicht einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen und 2 ist eine Draufsicht eines Layouts einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen.
  • Bezugnehmend auf 1 und 2 weist eine nichtflüchtige Speichervorrichtung NVM eine Cell-Over-Periphery(COP)-Struktur auf, in der Peripherieschaltungen in einem Peripheriebereich PREG angeordnet sind und ein Speicherzellenarray in einem Zellenbereich CREG über dem Peripheriebereich PREG angeordnet ist.
  • 1 und 2 stellen die nichtflüchtige Speichervorrichtung NVM, die eine einzelne Speicherebene oder eine einzelne Matte enthält, der Einfachheit der Darstellung und Beschreibung halber dar. In einigen Ausführungsbeispielen kann die nichtflüchtige Speichervorrichtung NVM eine Mehrzahl an Speicherebenen enthalten, die in der Zeilenrichtung D1 und/oder der Spaltenrichtung D2 angeordnet sind.
  • Jede Speicherebene der nichtflüchtigen Speichervorrichtung NVM kann eine erste Teilspeicherebene SPL1 und eine zweite Teilspeicherebene SPL2, die benachbart zu der ersten Teilspeicherebene SPL1 in der Zeilenrichtung D1 angeordnet ist, enthalten.
  • Ein erster vertikaler Kontaktbereich VCR1 kann im Zellenbereich CREG der ersten Teilspeicherebene SPL1 angeordnet sein und ein zweiter vertikaler Kontaktbereich VCR2 kann im Zellenbereich CREG der zweiten Teilspeicherebene SPL2 angeordnet sein. Der erste vertikale Kontaktbereich VCR1 kann nahe einem ersten Endabschnitt EY1 in einer Spaltenrichtung D2 des Zellenbereichs CREG angeordnet sein und der zweite vertikale Kontaktbereich VCR2 kann nahe einem zweiten Endabschnitt EY2 in der Spaltenrichtung des Zellenbereichs CREG angeordnet sein. Zum Beispiel ist der erste vertikale Kontaktbereich VCR1 näher am ersten Endabschnitt EY1 als am zweiten Endabschnitt EY2 und der zweite vertikale Kontaktbereich VCR2 ist näher am zweiten Endabschnitt EY2 als am ersten Endabschnitt EY1.
  • Der Zellenbereich kann einen ersten vertikalen Kontaktbereich VCR1 und einen zweiten vertikalen Kontaktbereich VCR2, wie oben beschrieben, enthalten und kann ferner einen Hauptbereich enthalten, wobei der Hauptbereich den verbleibenden Abschnitt des Zellenbereichs neben dem ersten vertikalen Kontaktbereich VCR1 und dem zweiten vertikalen Kontaktbereich VCR2 bildet.
  • Ein erster Overhead-Bereich OHR1 kann im Zellenbereich CREG der ersten Teilspeicherebene SPL1 angeordnet sein und ein zweiter Overhead-Bereich OHR2 kann im Zellenbereich CREG der zweiten Teilspeicherebene SPL2 angeordnet sein. Der erste Overhead-Bereich OHR1 kann benachbart zum zweiten vertikalen Kontaktbereich VCR2 in der Zeilenrichtung D1 sein und der zweite Overhead-Bereich OHR2 kann benachbart zum ersten vertikalen Kontaktbereich VCR1 in der Zeilenrichtung D1 sein.
  • Wie unten beschrieben wird, können vertikale Kontakte im ersten vertikalen Kontaktbereich VCR1 und im zweiten vertikalen Kontaktbereich VCR2 derart angeordnet sein, dass sich die vertikalen Kontakte in die vertikale Richtung D3 erstrecken, um den Zellenbereich CREG zu durchdringen. In einigen Ausführungsbeispielen, wie mit Bezug auf 12 bis 19 beschrieben wird, können die vertikalen Kontakte vertikale Bit-Leitungskontakte enthalten, die Bit-Leitungen und Seitenpuffer verbinden. In einigen Ausführungsbeispielen können die vertikalen Kontakte vertikale Spannungskontakte enthalten, die Spannungen vorsehen. Zum Beispiel, wie mit Bezug auf 20 bis 22 unten beschrieben wird, können die vertikalen Kontakte vertikale Source-Leitungskontakte enthalten, um eine Source-Spannung an eine Source-Leitung zu übermitteln. Wie unten beschrieben, kann die Anordnung der vertikalen Kontakte in den vertikalen Kontaktbereichen VCR1 und VCR2, die benachbart zum ersten und zweiten Overhead-Bereich OHR1 und OHR2 sind, eine erhöhte Speicherkapazität pro Einheitsbereich ermöglichen.
  • Zellkanalstrukturen können in Bereichen des Zellenbereichs CREG, mit Ausnahme des ersten vertikalen Kontaktbereichs VCR1 und des zweiten vertikalen Kontaktbereichs VCR2, angeordnet sein. Zum Beispiel können in den Zellkanalstrukturen im ersten vertikalen Kontaktbereich VCR1 und im zweiten vertikalen Kontaktbereich VCR2 Spalten sein, während die Zellkanalstrukturen in einem Hauptbereich des Zellenbereichs CREG angeordnet sind. Jede Zellkanalstruktur kann einen String-Auswahltransistor, Speicherzellen und einen Masse-Auswahltransistor enthalten. Jede Zellkanalstruktur kann zwischen eine entsprechende Bit-Leitung und die Source-Leitung geschaltet sein.
  • Wie in 2 dargestellt, kann der erste Overhead-Bereich OHR1 einen oder mehrere erste Halbspeicherblöcke HMB1 enthalten und der zweite Overhead-Bereich OHR2 kann einen oder mehrere zweite Halbspeicherblöcke HMB2 enthalten. Wie unten mit Bezug auf 3 beschrieben wird, kann jeder der ersten Halbspeicherblöcke HMB1 die Zellkanalstrukturen enthalten, die einer ersten Hälfte einer Seite, die eine Einheit einer Leseoperation und einer Schreiboperation ist, entsprechen, und jeder der zweiten Halbspeicherblöcke HMB2 kann die Zellkanalstrukturen enthalten, die einer zweiten Hälfte der Seite entsprechen.
  • Der Zellenbereich, anders als der erste vertikale Kontaktbereich VCR1, der zweite vertikale Kontaktbereich VCR2, der erste Overhead-Bereich OHR1 und der zweite Overhead-Bereich OHR2, kann Speicherblöcke enthalten. Zum Beispiel können sich „Speicherblöcke“ auf ganze Speicherblöcke beziehen, die einer ganzen Seite entsprechen, wobei sich eine ganze Seite auf eine Einheit einer Leseoperation und einer Schreiboperation bezieht. Jeder der Speicherblöcke kann die Zellkanalstrukturen enthalten, die der Seite entsprechen.
  • Wie unten mit Bezug auf 16 beschrieben wird, können einer der ersten Halbspeicherblöcke HMB1 und einer der zweiten Halbspeicherblöcke HMB2 basierend auf einer selben Zeilenadresse gleichzeitig ausgewählt werden. Durch ein Adressen-Mapping können der erste Halbspeicherblock HMB 1 und der zweite Halbspeicherblock HMB2, die gleichzeitig ausgewählt werden, der Seite entsprechen.
  • Eine Länge in Zeilenrichtung und eine Länge in Spaltenrichtung des ersten vertikalen Kontaktbereichs VCR1 können jeweils gleich einer Länge in Zeilenrichtung und einer Länge in Spaltenrichtung des zweiten vertikalen Kontaktbereichs VCR2 sein. Zusätzlich kann eine Anzahl an ersten Halbspeicherblöcken HMB 1 gleich einer Anzahl an zweiten Halbspeicherblöcken HMB2 sein. Zum Beispiel kann die erste Teilspeicherebene SPL1 in der Spaltenrichtung D2 mit der zweiten Teilspeicherebene SPL2 symmetrisch sein. Aufgrund dieser symmetrischen Struktur können Betriebseigenschaften der ersten Teilspeicherebene SPL1 und der zweiten Teilspeicherebene SPL2 einheitlich sein.
  • 2 stellt drei erste Halbspeicherblöcke HMB 1 im ersten Overhead-Bereich OHR1 und drei zweite Halbspeicherblöcke HMB2 im zweiten Overhead-Bereich OHR2 dar. Die Anzahl der Halbspeicherblöcke in jedem Overhead-Bereich kann jedoch unabhängig von der Konfiguration der nichtflüchtigen Speichervorrichtung NVM verschiedenartig bestimmt werden.
  • In einigen Ausführungsbeispielen können die ersten Halbspeicherblöcke HMB 1 und die zweiten Halbspeicherblöcke HMB2 als Testblöcke festgelegt sein, die konfiguriert sind, Betriebseigenschaften der nichtflüchtigen Speichervorrichtung zu testen. Während die Speicherblöcke Daten speichern, können die Testblöcke zum Beispiel verwendet werden, um Spannungseigenschaften der nichtflüchtigen Speichervorrichtung NVM zu testen. Die Testblöcke können lediglich in der Testoperation verwendet und dann während normalen Operationen der nichtflüchtigen Speichervorrichtung NVM ignoriert werden.
  • In einigen Ausführungsbeispielen können die ersten Halbspeicherblöcke HMB 1 und die zweiten Halbspeicherblöcke HMB2 als Ersatzblöcke verwendet werden, die konfiguriert sind, fehlgeschlagene Speicherzellen im Zellenbereich CREG zu ersetzen. Das Ersetzen der fehlgeschlagenen Speicherzellen in einer Reparaturoperation kann durch verschiedene, dem Fachmann bekannte Verfahren durchgeführt werden.
  • In einigen Ausführungsbeispielen können die ersten Halbspeicherblöcke HMB 1 und die zweiten Halbspeicherblöcke HMB2 als Spezialblöcke verwendet werden, die konfiguriert sind, Metadaten zum Steuern der nichtflüchtigen Speichervorrichtung NVM zu speichern. Die Metadaten können Informationen über Verfahren und Regelungen zum Steuern der nichtflüchtigen Speichervorrichtung NVM enthalten. Zum Beispiel können die Metadaten Mapping-Beziehungen zwischen logischen Adressen, die der nichtflüchtigen Speichervorrichtung NVM zugeordnet sind, und physikalischen Adressen der nichtflüchtigen Speichervorrichtung NVM enthalten. Ein Speichercontroller kann die von einer Host-Vorrichtung vorgesehene logische Adresse durch Bezugnahme auf die Metadaten in die physikalische Adresse der nichtflüchtigen Speichervorrichtung NVM umwandeln, um eine Schreiboperation, eine Leseoperation, eine Löschoperation und eine Hintergrundoperation der nichtflüchtigen Speichervorrichtung NVM basierend auf der physikalischen Adresse durchzuführen.
  • 3 ist ein Diagramm von Speicherblöcken und Halbspeicherblöcken, die in einem Zellenbereich aus 2 angeordnet sind. In einem Ausmaß, in dem eine Beschreibung eines Elements weggelassen worden ist, kann angenommen werden, dass das Element mindestens ähnlich zu entsprechenden Elementen ist, die anderswo in der vorliegenden Spezifikation beschrieben worden sind.
  • Bezugnehmend auf 3 kann der Zellenbereich CREG die ersten Halbspeicherblöcke HMB1 im ersten Overhead-Bereich OHR1, die zweiten Halbspeicherblöcke HMB2 im zweiten Overhead-Bereich OHR2 und die Speicherblöcke in dem Bereich ohne den ersten vertikalen Kontaktbereich VCR1, den zweiten vertikalen Kontaktbereich VCR2, den ersten Overhead-Bereich OHR1 und den zweiten Overhead-bereich OHR2 enthalten.
  • 3 stellt einen ersten Halbspeicherblock HMB1, einen zweiten Halbspeicherblock HMB2 und einen Speicherblock MB dar. 3 stellt eine Wortleitung unter Wortleitungen dar, die in jedem des ersten Halbspeicherblocks HMB1, des zweiten Halbspeicherblocks HMB2 und des einen Speicherblocks MB enthalten sind. Die Anzahl einer jeden Komponente kann jedoch über die Ausführungsformen hinweg variieren.
  • Die erste Teilspeicherebene SPL1 kann n Bit-Leitungen BL1 bis BLn enthalten, die einer ersten Hälfte einer Seitengröße 2n entsprechen, und die zweite Teilspeicherebene SPL2 kann n Bit-Leitungen BLn+1 bis BL2n enthalten, die einer zweiten Hälfte der Seitengröße 2n entsprechen. Zum Beispiel kann die Seitengröße 2n 4BK, 8KB, 16KB, 32KB etc. sein.
  • Im Speicherblock MB können die Zellkanalstrukturen CH, die der Seitengröße 2n entsprechen, mit jeder Wortleitung WLb gemeinsam verbunden sein. Die 2n Zellkanalstrukturen CH, die mit jeder Wortleitung WLb verbunden sind, können jeweils mit den 2n Bit-Leitungen BL1 bis BL2n verbunden sein. Mit anderen Worten kann der Speicherblock MB die Zellkanalstrukturen CH enthalten, die jeder Seite entsprechen.
  • Im ersten Halbspeicherblock HMB 1 können die Zellkanalstrukturen CH, die der ersten Hälfte der Seitengröße 2n entsprechen, mit jeder Wortleitung WLa gemeinsam verbunden sein. Die n Zellkanalstrukturen CH, die mit jeder Wortleitung WLa verbunden sind, können jeweils mit den n Bit-Leitungen BL1 bis BLn verbunden sein. Zum Beispiel kann der erste Halbspeicherblock HMB 1 die Zellkanalstrukturen CH enthalten, die der ersten Hälfte einer jeden Seiten entsprechen.
  • Im zweiten Halbspeicherblock HMB2 können die Zellkanalstrukturen CH, die der zweiten Hälfte der Seitengröße 2n entsprechen, mit jeder Wortleitung WLc gemeinsam verbunden sein. Die n Zellkanalstrukturen CH, die mit jeder Wortleitung WLc verbunden sind, können jeweils mit den n Bit-Leitungen BLn+1 bis BL2n verbunden sein. Zum Beispiel kann der zweite Halbspeicherblock HMB2 die Zellkanalstrukturen CH enthalten, die der zweiten Hälfte einer jeden Seite entsprechen.
  • Nachfolgend werden Beispielkonfigurationen und -operationen einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen mit Bezug auf 4 bis 6 beschriebenen und Beispiel-COP-Strukturen einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen werden mit Bezug auf 7 bis 9 beschrieben.
  • 4 ist ein Blockdiagramm einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen.
  • Bezugnehmend auf 4 kann eine nichtflüchtige Speichervorrichtung 1000 ein Speicherzellenarray 500, eine Seitenpufferschaltung 510, eine Daten-Eingabe/Ausgabe(I/O)-Schaltung 520, einen Adressendekodierer 530, eine Steuerschaltung 550 und einen Spannungsgenerator 560 enthalten. Das Speicherzellenarray 500 kann im Zellenbereich CREG aus 1 angeordnet sein und die Seitenpufferschaltung 510, die Daten-I/O-Schaltung 520, der Adressendekodierer 530, die Steuerschaltung 550 und der Spannungsgenerator 560 können im Peripheriebereich PREG aus 1 angeordnet sein.
  • Das Speicherzellenarray 500 kann durch String-Auswahlleitungen SSL, Wortleitungen WL und Masse-Auswahlleitungen GSL mit dem Adressendekodierer 530 gekoppelt sein. Zusätzlich kann das Speicherzellenarray 500 durch Bit-Leitungen BL mit der Seitenpufferschaltung 510 gekoppelt sein. Das Speicherzellenarray 500 kann Speicherzellen enthalten, die mit den Wortleitungen WL und den Bit-Leitungen BL gekoppelt sind. In einigen Ausführungsbeispielen kann das Speicherzellenarray 500 ein dreidimensionales Speicherzellenarray sein, das auf einem Substrat in einer dreidimensionalen Struktur (zum Beispiel einer vertikalen Struktur) ausgebildet ist. In diesem Fall kann das Speicherzellenarray 500 Zell-Strings (z.B. NAND-Strings) enthalten, die vertikal ausgerichtet sind, sodass mindestens eine Speicherzelle von einer weiteren Speicherzelle vertikal überlappt wird.
  • Die Steuerschaltung 550 kann einen/ein Befehl/Befehlssignal CMD und eine/ein Adresse/Adresssignal ADDR von einem Speichercontroller empfangen. Dementsprechend kann die Steuerschaltung 550 Lösch-, Programmier- und Leseoperationen der nichtflüchtigen Speichervorrichtung 1000 als Reaktion auf (oder basierend auf) mindestens einen von dem Befehlssignal CMD und dem Adresssignal ADDR steuern. Eine Löschoperation kann ein Durchführen einer Sequenz von Löschschleifen enthalten und eine Programmieroperation kann ein Durchführen einer Sequenz von Programmierschleifen enthalten. Jede Programmierschleife kann eine Programmieroperation und eine Programmverifizierungsoperation enthalten. Jede Löschschleife kann eine Löschoperation und eine Löschverifizierungsoperation enthalten. Die Leseoperation kann eine normale Leseoperation und eine Datenwiederherstellungs-Leseoperation enthalten.
  • Zum Beispiel kann die Steuerschaltung 550 die Steuersignale CTL, die zum Steuern der Operation des Spannungsgenerators 560 verwendet werden, erzeugen und kann das Seitenpuffersteuersignal PBC zum Steuern der Seitenpufferschaltung 510 basierend auf dem Befehlssignal CMD erzeugen und die Zeilenadresse R_ADDR und die Spaltenadresse C_ADDR basierend auf dem Adressbefehl ADDR erzeugen. Die Steuerschaltung 550 kann die Zeilenadresse R_ADDR an den Adressendekodierer 530 übermitteln und die Spaltenadresse C_ADDR an die Daten-I/O-Schaltung 520 übermitteln.
  • Der Adressendekodierer 530 kann durch die String-Auswahlleitungen SSL, die Wortleitungen WL und die Masse-Auswahlleitungen GSL mit dem Speicherzellenarray 500 gekoppelt sein. Während der Programmieroperation oder der Löschoperation kann der Adressendekodierer 530 basierend auf der Zeilenadresse R ADDR eine der Wortleitungen WL als eine ausgewählte Wortleitung bestimmen oder auswählen und die verbleibenden Wortleitungen WL, mit Ausnahme der ausgewählten Wortleitung, als nicht ausgewählte Wortleitungen bestimmen.
  • Während der Programmieroperation oder der Leseoperation kann der Adressendekodierer 530 basierend auf der Zeilenadresse R_ADDR eine der String-Auswahlleitungen SSL als eine ausgewählte String-Auswahlleitung bestimmen und den Rest der String-Auswahlleitungen SSL, mit Ausnahme der ausgewählten String-Auswahlleitung, als nicht ausgewählte String-Auswahlleitungen bestimmen.
  • Der Spannungsgenerator 560 kann Wortleitungsspannungen VWL, die für den Betrieb des Speicherzellenarrays 500 der nichtflüchtigen Speichervorrichtung 1000 erforderlich sind, basierend auf den Steuersignalen CTL erzeugen. Der Spannungsgenerator 560 kann eine Leistung PWR vom Speichercontroller empfangen. Die Wortleitungsspannungen VWL können durch den Adressendekodierer 530 an die Wortleitungen WL angelegt werden.
  • Zum Beispiel kann der Spannungsgenerator 560 während der Löschoperation basierend auf einer Löschadresse eine Löschspannung an einen Topf und/oder eine gemeinsame Source-Leitung eines Speicherblocks anlegen und eine Löschgenehmigungsspannung (z.B. eine Massespannung) an alle oder einen Abschnitt der Wortleitungen des Speicherblocks anlegen. Während der Löschverifizierungsoperation kann der Spannungsgenerator 560 eine Löschverifizierungsspannung gleichzeitig an alle der Wortleitungen des Speicherblocks oder sequenziell (z.B. nacheinander) an die Wortleitungen anlegen.
  • Zum Beispiel kann der Spannungsgenerator 560 während der Programmieroperation eine Programmierspannung an die ausgewählte Wortleitung anlegen und kann eine Programmierdurchgangsspannung an die nicht ausgewählten Wortleitungen anlegen. Zusätzlich kann der Spannungsgenerator 560 während der Programmverifizierungsoperation eine Programmverifizierungsspannung an die erste Wortleitung anlegen und kann eine Verifizierungsdurchgangsspannung an die nicht ausgewählten Wortleitungen anlegen.
  • Während der normalen Leseoperation kann der Spannungsgenerator 560 eine Lesespannung an die ausgewählte Wortleitung anlegen und kann eine Lesedurchgangsspannung an die nicht ausgewählten Wortleitungen anlegen. Während der Datenwiederherstellungs-Leseoperation kann der Spannungsgenerator 560 die Lesespannung an eine Wortleitung anlegen, die benachbart zu der ausgewählten Wortleitung ist, und kann eine Wiederherstellungslesespannung an die ausgewählte Wortleitung anlegen.
  • Die Seitenpufferschaltung 510 kann durch die Bit-Leitungen BL mit dem Speicherzellenarray 500 gekoppelt sein. Die Seitenpufferschaltung 510 kann mehrere Puffer enthalten. In einigen Ausführungsbeispielen kann jeder Puffer mit einer einzelnen Bit-Leitung verbunden sein. In weiteren Ausführungsbeispielen kann jeder Puffer mit zwei oder mehr Bit-Leitungen verbunden sein. Die Seitenpufferschaltung 510 kann in eine ausgewählte Seite zu programmierende Daten oder aus der ausgewählten Seite des Speicherzellenarrays 500 ausgelesene Daten vorübergehend speichern.
  • Die Daten-I/O-Schaltung 520 kann durch Datenleitungen DL mit der Seitenpufferschaltung510 gekoppelt sein. Während der Programmieroperation kann die Daten-I/O-Schaltung 520 vom Speichercontroller empfangene Programmierdaten DATA empfangen und die Programmierdaten DATA basierend auf der von der Steuerschaltung 550 empfangenen Spaltenadresse C ADDR an die Seitenpufferschaltung 510 übermitteln. Während der Leseoperation kann die Daten-I/O-Schaltung 520 Lesedaten DATA, die aus dem Speicherzellenarray 500 gelesen und in der Seitenpufferschaltung 510 gespeichert worden sind, basierend auf der von der Steuerschaltung 550 empfangenen Spaltenadresse C_ADDR an den Speichercontroller übermitteln.
  • Zusätzlich können die Seitenpufferschaltung 510 und die Daten-I/O-Schaltung 520 Daten aus einem ersten Bereich des Speicherzellenarrays 500 lesen und die gelesenen Daten in einen zweiten Bereich des Speicherzellenarrays 500 schreiben (z.B. ohne die Daten an eine Quelle, die extern zu der nichtflüchtigen Speichervorrichtung 1000 ist, wie der Speichercontroller, zu übertragen). Zum Beispiel können die Seitenpufferschaltung 510 und die Daten-I/O-Schaltung 520 eine Zurückkopieroperation durchführen.
  • 5 ist ein Blockdiagramm eines in der nichtflüchtigen Speichervorrichtung aus 4 enthaltenen Speicherzellenarrays und 6 ist ein Schaltplan einer äquivalenten Schaltung eines im Speicherzellenarray aus 5 enthaltenen Speicherblocks.
  • Bezugnehmend auf 5 kann das Speicherzellenarray 500 Speicherblöcke BLK1 bis BLKz enthalten. In einigen Ausführungsbeispielen können die Speicherblöcke BLK1 bis BLKz durch den Adressendekodierer 530 aus 4 ausgewählt werden. Zum Beispiel kann der Adressendekodierer 530 einen speziellen Speicherblock BLK unter den Speicherblöcken BLK1 bis BLKz, die einer Blockadresse entsprechen, auswählen.
  • Der Speicherblock BLKi aus 6 kann auf einem Substrat in einer dreidimensionalen Struktur (zum Beispiel einer vertikalen Struktur) ausgebildet sein. Zum Beispiel können NAND-Strings oder Zellen-Strings, die im Speicherblock BLKi enthalten sind, in der vertikalen Richtung D3 senkrecht zu der oberen Oberfläche des Substrats angeordnet sein.
  • Bezugnehmend auf 6 kann der Speicherblock BLKi NAND-Strings NS11 bis NS33 enthalten, die zwischen Bit-Leitungen BL1, BL2 und BL3 und einer gemeinsamen Source-Leitung CSL gekoppelt sind. Jeder der NAND-Strings NS11 bis N33 kann einen String-Auswahltransistor SST, Speicherzellen MCI bis MC8 und einen Masse-Auswahltransistor GST enthalten. In 6 ist jeder der NAND-Strings NS11 bis NS33 als acht Speicherzellen MC1 bis MC8 enthaltend dargestellt. Die Ausführungsformen sind jedoch nicht darauf beschränkt. In einigen Ausführungsformen kann jeder der NAND-Strings NS11 bis NS33 jegliche Anzahl an Speicherzellen enthalten.
  • Jeder String-Auswahltransistor SST kann mit einer entsprechenden String-Auswahlleitung (zum Beispiel einer von SSL1 bis SSL3) verbunden sein. Die Speicherzellen MC1 bis MC8 können jeweils mit entsprechenden Gate-Leitungen GTL1 bis GTL8 verbunden sein. Die Gate-Leitungen GTL1 bis GTL8 können Wortleitungen sein und einige der Gate-Leitungen GTL1 bis GTL8 können Dummy-Wortleitungen sein. Jeder Masse-Auswahltransistor GST kann mit einer entsprechenden Masse-Auswahlleitung (zum Beispiel einer von GSL1 bis GSL3) verbunden sein. Jeder String-Auswahltransistor SST kann mit einer entsprechenden Bit-Leitung (z.B. einer von BL1, BL2 und BL3) verbunden sein und jeder Masse-Auswahltransistor GST kann mit der gemeinsamen Source-Leitung CSL verbunden sein.
  • Wortleitungen WL mit derselben Höhe können gemeinsam verbunden sein und die Masse-Auswahlleitungen GSL1 bis GSL3 und die String-Auswahlleitungen SSL1 bis SSL3 können getrennt sein. In 6 ist der Speicherblock BLKi als mit acht Gate-Leitungen GTL1 bis GTL8 und mit drei Bit-Leitungen BL1 bis BL3 gekoppelt dargestellt. Die Ausführungsbeispiele sind jedoch nicht darauf beschränkt. Jeder Speicherblock im Speicherzellenarray 500 kann mit jeglicher Anzahl an Wortleitungen und jeglicher Anzahl an Bit-Leitungen gekoppelt sein.
  • 7 ist eine Draufsicht einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen und 8 und 9 sind jeweils Querschnittsansichten entlang Linien I-I' und II-II' aus 7.
  • Die in 7 bis 9 dargestellte nichtflüchtige Speichervorrichtung kann eine Cell-Over-Periphery(COP)-Struktur aufweisen, in der eine Speicherzellenstruktur auf einer Peripherieschaltung gestapelt ist. Die Speicherzellenstruktur kann eine vertikale NAND-Flash-Speichervorrichtungsstruktur aufweisen, in der eine Mehrzahl an NAND-Flash-Speicherzellen vertikal, das heißt, in der vertikalen Richtung D3 senkrecht zu einer Deckfläche eines Substrats, ausgebildet ist.
  • Für eine klare und knappe Beschreibung sind einige Elemente der Speichervorrichtung in 7 womöglich nicht gezeigt. Zum Beispiel stellt 7 Basisschichtmuster 201a, 201b und 210c, Trennschichtmuster 206, einen zweiten Verunreinigungsbereich 266, Pads 240, eine Formschutzschicht 212, einen ersten Verbindungskontakt 248a und einen zweiten Verbindungskontakt 248b dar und andere Elemente als oben beschrieben sind weggelassen.
  • Bezugnehmend auf 7 bis 9 kann die Speichervorrichtung einen Peripheriebereich PREG, der eine Peripherieschaltungsstruktur enthält, und einen Zellenbereich CREG, der eine Speicherzellenstruktur enthält, enthalten.
  • Die Peripherieschaltungsstruktur kann z.B. einen Transistor, der eine Gate-Struktur 130 und einen Source/Drain-Bereich 103, die auf einem Substrat 100 ausgebildet sind, enthält, untere Isolierschichten 140 und 160, einen unteren Kontakt 145 und untere Verdrahtungen 150 enthalten.
  • Das Substrat 100 kann ein Halbleitermaterial enthalten, z.B. monokristallines Silizium oder monokristallines Germanium. Die Gate-Struktur 130 kann ein Gate-Isolierschichtmuster 110 und eine Gate-Elektrode 120 enthalten, die auf dem Substrat 100 gestapelt sind. Der Transistor, der die Gate-Struktur 130 und den Source/Drain-Bereich 103 enthält, kann auf dem Substrat 100 angeordnet und definiert sein.
  • Das Gate-Isolierschichtmuster 110 kann z.B. Siliziumoxid oder Metalloxid enthalten. Die Gate-Elektrode 120 kann z.B. ein Metall, ein Metallnitrid oder dotiertes Polysilizium enthalten. Der Source/Drain-Bereich 103 kann n-Typ- oder p-Typ-Verunreinigungen enthalten.
  • Eine erste untere Isolierschicht 140 kann auf dem Substrat 100 ausgebildet sein und den Transistor bedecken und der untere Kontakt 145 kann sich durch die erste untere Isolierschicht 140 erstrecken, um mit dem Source/Drain-Bereich 103 elektrisch verbunden zu sein.
  • Die unteren Verdrahtungen 150 können auf der ersten unteren Isolierschicht 140 angeordnet sein und können jeweils mit dem unteren Kontakt 145 und der Substratdurchkontaktierung 145 elektrisch verbunden sein. Eine zweite untere Isolierschicht 160 kann auf der ersten unteren Isolierschicht 140 ausgebildet sein und die unteren Verdrahtungen 150 bedecken. 8 stellt ein nicht beschränkendes Beispiel dar, in dem die unteren Verdrahtungen 150 in derselben Schicht angeordnet sind, die unteren Verdrahtungen können jedoch in unterschiedlichen Verdrahtungsschichten verteilt sein.
  • Die erste und zweite untere Isolierschicht 140 und 160 können ein Isoliermaterial enthalten, z.B. Siliziumoxid. Der untere Kontakt 145 und die unteren Verdrahtungen 150 können ein leitfähiges Material enthalten, z.B. ein Metall, ein Metallnitrid oder dotiertes Polysilizium.
  • Die Speicherzellenstruktur kann ein erstes bis drittes Basisschichtmuster 201a, 201b und 201c, einen Kanal 225, die Gate-Leitung 260, eine Bit-Leitung BL und eine Verbindungsverdrahtung 296 enthalten.
  • Das Trennschichtmuster 206 kann sich in die Zeilenrichtung D1 erstrecken und eine Mehrzahl an Trennschichtmustern 206 kann in der Spaltenrichtung D2 angeordnet sein. Somit kann eine Basisschicht physikalisch in das erste bis dritte Basisschichtmuster 201a, 201b und 201c unterteilt sein. 7 bis 9 stellen drei Basisschichtmuster 201a, 201b und 201c dar, die Anzahl der Basisschichtmuster ist hierin jedoch nicht zwangsläufig beschränkt.
  • Die Basisschichtmuster 201a, 201b und 201c können Polysilizium oder monokristallines Silizium enthalten. In einigen Ausführungsformen können die Basisschichtmuster 201a, 201b und 201c ferner p-Typ-Verunreinigungen, wie Bor (B), enthalten. In diesem Fall können die Basisschichtmuster 201a, 201b und 201c als ein p-Typ-Topf dienen.
  • Das Trennschichtmuster 206 kann sich linear in die Zeilenrichtung D1 erstrecken. Die Basisschichtmuster 201a, 201b und 201c können durch das Trennschichtmuster 206 physikalisch getrennt sein. Das Trennschichtmuster 206 kann ein Isolierschichtmuster enthalten, z.B. ein Siliziumoxidmuster.
  • Der Kanal 225 kann auf den Basisschichtmustern 201a, 201b und 201c angeordnet sein und kann sich in vertikaler Richtung D3 von Deckflächen der Basisschichtmuster 201a, 201b und 201c aus erstrecken. Der Kanal 225 kann eine hohlzylindrische Form oder eine Tassenform aufweisen. Der Kanal 225 kann Polysilizium oder monokristallines Silizium enthalten und kann einen Verunreinigungsbereich enthalten, der mit p-Typ-Verunreinigungen, wie Bor, dotiert ist.
  • Eine Mehrzahl an Kanälen 225 kann in der Zeilenrichtung D1 angeordnet sein, um eine Kanalzeile auszubilden, und eine Mehrzahl an Kanalzeilen kann in der Spaltenrichtung D2 angeordnet sein. In einigen Ausführungsbeispielen können die in den benachbarten Kanalzeilen enthaltenen Kanäle 225 in einer Zickzack-Anordnung angeordnet sein. Somit kann eine Anzahl der Kanäle 225 in einem Einheitsbereich der Basisschichtmuster 201a, 201b und 201c erhöht werden und dementsprechend kann sich eine Kanaldichte erhöhen.
  • Ein Füllschichtmuster 230 kann in einem Innenraum des Kanals 225 angeordnet sein. Das Füllschichtmuster 230 kann eine Säulenform oder festzylindrische Form aufweisen. Das Füllschichtmuster 230 kann ein Isolierschichtmuster enthalten, z.B. Siliziumoxid.
  • Nach einer Ausführungsform kann das Füllschichtmuster 230 weggelassen sein und der Kanal 225 kann eine Säulenform oder eine festzylindrische Form aufweisen.
  • Eine Dielektrikumsschichtstruktur 220 kann auf einer äußeren Seitenwand des Kanals 225 ausgebildet sein. Die Dielektrikumsschichtstruktur 220 kann eine Tassenform, wobei ein Bodenabschnitt freigelegt ist, oder eine hohlzylindrische Form aufweisen.
  • Die Dielektrikumsschichtstruktur 220 kann eine Tunnelisolierschicht, eine Ladungsspeicherschicht und eine Sperrschicht enthalten, die von der äußeren Seitenwand des Kanals 225 aus sequenziell gestapelt sein können. Die Sperrschicht kann Siliziumoxid oder Metalloxid, wie Hafniumoxid oder Aluminiumoxid, enthalten. Die Ladungsspeicherschicht kann ein Nitrid, Siliziumnitrid, oder ein Metalloxid enthalten und die Tunnelisolierschicht kann ein Oxid, wie Siliziumoxid, enthalten. Zum Beispiel kann die Dielektrikumsschichtstruktur 220 eine Oxid-Nitrid-Oxid(ONO)-Stapel-schichtstruktur aufweisen.
  • Das Pad 240 kann auf dem Füllschichtmuster 230, dem Kanal 225 und der Dielektrikumsschichtstruktur 220 ausgebildet sein. Zum Beispiel können das Füllschichtmuster 230, der Kanal 225 und die Dielektrikumsschichtstruktur 220 durch das Pad 240 verschlossen oder mindestens teilweise bedeckt sein. Das Pad 240 kann Polysilizium oder monokristallines Silizium enthalten. Das Pad 240 kann ferner n-Typ-Verunreinigungen enthalten, zum Beispiel Phosphor (P) oder Arsen (As).
  • Wie in 7 dargestellt, kann eine Mehrzahl der Pads 240 in der Zeilenrichtung D1 angeordnet sein, um ein Pad-Zeilenmuster auszubilden, das dem Kanalzeilenmuster im Wesentlichen ähnlich ist. Eine Mehrzahl der Pad-Zeilen kann in der Spaltenrichtung D2 angeordnet sein.
  • Die Gate-Leitungen 260 (z.B. 260a bis 260f) können auf einer äußeren Seitenwand der Dielektrikumsschichtstruktur 220 angeordnet sein und können in der dritten Richtung vertikal voneinander beabstandet sein. In Ausführungsbeispielen kann jede Gate-Leitung 260 die Kanäle 225 von mindestens einer Kanalzeile umgeben und kann sich in die zweite Richtung erstrecken.
  • Wie zum Beispiel in 7 bis 9 dargestellt, kann jede Gate-Leitung 260 sechs Kanalzeilen umgeben, die Anzahl der von jeder Gate-Leitung 260 umgebenen Kanalzeilen ist jedoch nicht zwangsläufig beschränkt.
  • Die Gate-Leitung 260 kann ein Metall mit einem niedrigen elektrischen Widerstand und/oder ein Nitrid davon enthalten. Zum Beispiel kann die Gate-Leitung 260 Wolfram (W), Wolframnitrid, Titan (Ti), Titannitrid, Tantal (Ta), Tantalnitrid, Platin (Pt) oder dergleichen enthalten. In einigen Ausführungsformen kann die Gate-Leitung 260 eine Mehrschichtstruktur enthalten, die eine auf einem Metallnitrid ausgebildete Sperrschicht und eine Metallschicht enthält.
  • Zum Beispiel kann eine unterste Gate-Leitung 260a als eine Masse-Auswahlleitung (GSL) dienen. Vier Gate-Leitungen 260b, 260c, 260d und 260e auf der GSL können als Wortleitungen dienen. Eine oberste Gate-Leitung 260f auf den Wortleitungen kann als eine String-Auswahlleitung (SSL) dienen.
  • In diesem Fall kann die GSL auf einer einzelnen Ebene ausgebildet sein, die Wortleitungen können auf vier Ebenen ausgebildet sein und die SSL kann auf einer einzelnen Ebene ausgebildet sein. Jede der Anzahl an Ebenen der GSL, der Wortleitung und der SSL ist jedoch nicht zwangsläufig beschränkt. Nach einigen Ausführungsformen können die GSL und die SSL jeweils auf zwei Ebenen ausgebildet sein und die Wortleitung kann auf 2^n Ebenen, wie 4, 8 oder 16 Ebenen, ausgebildet sein. Die gestapelte Anzahl der Gate-Leitungen 260 kann mit Rücksicht auf einen Schaltungsentwurf und einen Integrationsgrad der Halbleitervorrichtung verschiedenartig bestimmt werden.
  • Isolierzwischenschichten 202 (z.B. 202a bis 202g) können zwischen den Gate-Leitungen 260, die entlang der vertikalen Richtung D3 benachbart sind, angeordnet sein. Die Isolierzwischenschichten 202 können ein siliziumoxidbasiertes Material enthalten, z.B. Siliziumdioxid (SiO2), Siliziumoxycarbid (SiOC) oder Siliziumoxyfluorid (SiOF). Die Gate-Leitungen 260 können durch die Isolierzwischenschichten 202 entlang der vertikalen Richtung D3 voneinander isoliert sein.
  • Das Wortleitungsschnittmuster 270 oder der Wortleitungsschnittbereich WC können durch die Gate-Leitungen 260 und die Isolierzwischenschichten 202 entlang der vertikalen Richtung D3 ausgebildet sein. Der Wortleitungsschnittbereich WC kann eine Grabenform oder eine Grubenform aufweisen, die sich in die Zeilenrichtung D1 erstrecken.
  • Das Wortleitungsschnittmuster 270, das sich in die vertikale Richtung D3 erstreckt, kann auf dem zweiten Verunreinigungsbereich 266 angeordnet sein. Eine Mehrzahl der zweiten Verunreinigungsbereiche 266 und der Wortleitungsschnittmuster 270 kann entlang der Spaltenrichtung D2 angeordnet sein. In einigen Ausführungsformen kann der zweite Verunreinigungsbereich 266 n-Typ-Verunreinigungen enthalten, zum Beispiel Phosphor (P) oder Arsen (As). Das Wortleitungsschnittmuster 270 kann ein Isolierschichtmuster enthalten, z.B. Siliziumoxid. Ein Metallsilizidmuster, wie ein Kobaltsilizidmuster und/oder ein Nickelsilizidmuster, kann ferner auf dem zweiten Verunreinigungsbereich 266 ausgebildet sein.
  • In einigen Ausführungsbeispielen kann ein Speicherblock, der die Gate-Leitungen 260 gemeinsam nutzt, durch das Wortleitungsschnittmuster 270 definiert sein. Der Speicherblock kann durch das Trennschichtmuster 206 in Teilspeicherblöcke unterteilt sein. Somit kann eine Größe eines individuellen Blocks reduziert werden und eine segmentierte Betriebssteuerung kann erreicht werden.
  • In einigen Ausführungsformen können einer der zweiten Verunreinigungsbereiche 266 und eines der Wortleitungsschnittmuster 270 für jedes Basisschichtmuster 201a, 201b und 201c vorgesehen sein. Wie in 9 dargestellt, kann der zweite Verunreinigungsbereich 266 zum Beispiel auf einem mittleren Bereich des zweiten Basisschichtmusters 201b ausgebildet sein und das Wortleitungsschnittmuster 270 kann auf dem zweiten Verunreinigungsbereich 266 angeordnet sein.
  • Ein Verbindungskontakt oder ein vertikaler Kontakt und eine Verbindungsverdrahtung können für jedes Basisschichtmuster 201a, 201b und 201c vorgesehen sein, um ein elektrisches Signal und/oder eine Spannung von einer Peripherieschaltung zu übertragen.
  • In Ausführungsbeispielen kann die Formschutzschicht 212 auf seitlichen Abschnitten der Basisschichtmuster 201a, 201b und 201c und dem Trennschichtmuster 206 ausgebildet sein. Der erste Verbindungskontakt 248a kann sich durch die Formschutzschicht 212 erstrecken, um einen ersten Verunreinigungsbereich 248, der am seitlichen Abschnitt der Basisschichtmuster 201a, 201b und 201c ausgebildet ist, zu berühren. Der zweite Verbindungskontakt 248b kann sich durch die Formschutzschicht 212, die Basisschichtmuster 201a, 201b und 201c und eine zweite untere Isolierschicht 160 erstrecken, um eine untere Verdrahtung 150 zu berühren. Ein erstes Isolierschichtmuster 241a und ein zweites Isolierschichtmuster 241b können jeweils auf Seitenwänden des ersten Verbindungskontakts 248a und des zweiten Verbindungskontakts 248b ausgebildet sein.
  • Ein erster Stopfen 291 und ein zweiter Stopfen 293 können sich durch eine obere Isolierschicht 275 erstrecken, um den ersten Verbindungskontakt 248a und den zweiten Verbindungskontakt 248a jeweils zu berühren. Die Verbindungsverdrahtung 296 kann auf der Isolierschicht angeordnet sein, um den ersten und zweiten Stopfen 291 und 293 jeweils elektrisch zu verbinden.
  • Ein String-Auswahlleitungs-Schnittmuster 250 kann im String-Auswahlleitungs-Schnittbereich SC angeordnet sein. Das String-Auswahlleitungs-Schnittmuster 250 kann ein Isoliermaterial enthalten, z.B. Siliziumoxid.
  • In Ausführungsbeispielen können der String-Auswahlleitungs-Schnittbereich SC oder das String-Auswahlleitungs-Schnittmuster 250 eine Trennung der SSL in jedem Speicherblock vorsehen. In diesem Fall können sich der String-Auswahlleitungs-Schnittbereich SC oder das String-Auswahlleitungs-Schnittmuster 250 durch eine oberste Isolierzwischenschicht 202g und die SSL 260f erstrecken und können sich teilweise durch eine Isolierzwischenschicht 202f direkt unter der SSL 260f erstrecken.
  • Eine obere Isolierschicht 275 kann auf der obersten Isolierzwischenschicht 202g, dem Pad 240, dem String-Auswahlleitungs-Schnittmuster 250, dem Wortleitungsschnittmuster 270, dem ersten Verbindungskontakt 244a und dem zweiten Verbindungskontakt 244b ausgebildet sein.
  • Kanalkontaktstopfen HCP können durch die obere Isolierschicht 275 ausgebildet sein, um das Pad 240 zu berühren. Die Kanalkontaktstopfen HCP können eine Anordnung definieren, die vergleichbar ist mit einer Anordnung der Kanäle 225 und der Pads 240.
  • Die Bit-Leitung BL kann auf der oberen Isolierschicht 275 angeordnet sein, um mit dem Kanalkontaktstopfen HCP elektrisch verbunden zu sein. Zum Beispiel kann sich die Bit-Leitung BL in die erste Richtung erstrecken, um mit einer Mehrzahl der Kanalkontaktstopfen HCP elektrisch verbunden zu sein. Die Bit-Leitung BL und das Trennschichtmuster 205 können sich im Wesentlichen in dieselbe Richtung erstrecken.
  • Nach oben beschriebenen Ausführungsbeispielen kann die Basisschicht durch das Trennschichtmuster 206 physikalisch getrennt sein. Somit können das erste bis dritte Basisschichtmuster 201a, 201b und 201c imstande sein, unabhängig oder individuell betrieben zu werden.
  • Der Speicherblock kann durch das Trennschichtmuster 206 weiter segmentiert oder unterteilt werden und somit kann eine Signalinterferenz oder -störung aufgrund der großen Größe eines Speicherblocks reduziert werden. Somit kann eine Zuverlässigkeit der Halbleitervorrichtung erhöht werden.
  • 10 und 11 sind Draufsichten von Layouts von Peripherieschaltungen, die eine nichtflüchtige Speichervorrichtung mit einer Cell-Over-Periphery(COP)-Struktur enthalten.
  • 10 und 11 stellen ein Layout eines Peripheriebereichs dar, das einer Speicherebene entspricht. Ein Peripheriebereich PREGc aus 10 entspricht einer oberen Struktur, in der ein Zeilendekodierer XDEC nicht unter einem Speicherzellenarray angeordnet ist, und ein Peripheriebereich PREGp aus 11 entspricht einer vergrabenen Struktur, in der ein erster Zeilendekodierer XDEC 1 und ein zweiter Zeilendekodierer XDEC2 unter einem Speicherzellenarray angeordnet sind.
  • Wie in 10 dargestellt, weist der Peripheriebereich PREGc der oberen Struktur eine Länge LXc in Zeilenrichtung auf, die einer Summe einer Länge SZPG in Zeilenrichtung des Speicherzellenarrays und einer Länge LD in Zeilenrichtung des Zeilendekodierers XDEC entspricht. Ein vertikaler Kontaktbereich VCR ist im Zellenbereich CREG über einem Seitenpufferbereich PBREG angeordnet. Eine Länge LYc in Spaltenrichtung des Peripheriebereichs PREGc kann durch eine Länge in Spaltenrichtung des vertikalen Kontaktbereichs VCR erhöht werden.
  • Wie in 11 dargestellt, können im Peripheriebereich PREGp der vergrabenen Struktur ein erster Seitenpufferbereich PBREG1 und ein zweiter Seitenpufferbereich PBREG2 an beiden Endabschnitten in der Spaltenrichtung D2 angeordnet sein und ein erster Zeilendekodierer XDEC 1 und ein zweiter Zeilendekodierer XDEC2 können an beiden Endabschnitten in der Zeilenrichtung D1 angeordnet sein, um alle Speicherzeilen und Speicherspalten in einem über dem Peripheriebereich PREGp angeordneten Speicherzellenarray zu bedecken. Die Struktur aus 11 kann als eine Windmühlenstruktur bezeichnet werden.
  • Die Länge LXp in Zeilenrichtung des Peripheriebereichs PREGp kann der Länge SZPG in Zeilenrichtung des Speicherzellenarrays gleich sein. Die Länge LXp in Zeilenrichtung des Peripheriebereichs PREGp kann im Vergleich zum Peripheriebereich PREGc aus 10 reduziert sein. Der erste vertikale Kontaktbereich VCR1 kann über dem ersten Seitenpufferbereich PBRER1 ausgebildet sein und der zweite vertikale Kontaktbereich VCR2 kann über dem zweiten Seitenpufferbereich PBRER2 ausgebildet sein. In diesem Fall kann die Länge LYp in Spaltenrichtung des Peripheriebereichs PREGp im Vergleich zum Peripheriebereich PREGc aus 10 erhöht sein.
  • Wie oben beschrieben, können die Halbspeicherblöcke in den Overhead-Bereichen angeordnet sein, in denen die vertikalen Kontakte nicht angeordnet sind, und somit kann eine Speicherkapazität pro Einheitsbereich erhöht werden.
  • 12 ist eine Draufsicht eines Ausführungsbeispiels eines Layouts eines in einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen enthaltenen Zellenbereichs.
  • Bezugnehmend auf 12 kann ein Zellenbereich CREG in eine erste Teilspeicherebene SPL1 und eine zweite Teilspeicherebene SPL2 unterteilt sein. Wie mit Bezug auf 11 beschrieben, können ein erster Seitenpufferbereich PBRER1, welcher der ersten Teilspeicherebene SPL1 entspricht, und ein zweiter Seitenpufferbereich PBRER2, welcher der zweiten Teilspeicherebene SPL2 entspricht, an beiden Endabschnitten in der Spaltenrichtung D2 angeordnet sein.
  • Ein erster vertikaler Kontaktbereich VCR1 kann im Zellenbereich CREG über dem ersten Seitenpufferbereich PBRER1 angeordnet sein und ein zweiter vertikaler Kontaktbereich VCR2 kann im Zellenbereich CREG über dem zweiten Seitenpufferbereich PBRER2 angeordnet sein. Wie oben beschrieben, können erste Halbspeicherblöcke HMB1 in einem ersten Overhead-Bereich OHR1, der benachbart zum zweiten vertikalen Kontaktbereich VCR2 in der Zeilenrichtung D1 ist, angeordnet sein und zweite Halbspeicherblöcke HMB2 können in einem zweiten Overhead-Bereich OHR2, der benachbart zum ersten vertikalen Kontaktbereich VCR1 in der Zeilenrichtung D1 ist, angeordnet sein.
  • Vertikale Bit-Leitungskontakte BLVC können im ersten vertikalen Kontaktbereich VCR1 und im zweiten vertikalen Kontaktbereich VCR2 angeordnet sein. Die vertikalen Bit-Leitungskontakte BLVC können die auf einem Deckabschnitt des Zellenbereichs CREG angeordneten Bit-Leitungen mit den im ersten Seitenpufferbereich PBRER1 und im zweiten Seitenpufferbereich PBRER2 angeordneten Seitenpuffern verbinden.
  • 13 ist eine Draufsicht eines Layouts eines in einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen enthaltenen Zellenbereichs und 14 ist ein Querschnittsdiagramm einer vertikalen Struktur einer nichtflüchtigen Speichervorrichtung mit dem Layout aus 13. 15 ist eine vergrößerte Querschnittsansicht eines Endabschnitts einer in der nichtflüchtigen Speichervorrichtung aus 14 enthaltenen Zellkanalstruktur. Nachfolgend, in einem Ausmaß, in dem eine Beschreibung eines Elements weggelassen worden ist, kann angenommen werden, dass das Element mindestens ähnlich zu entsprechenden Elementen ist, die anderswo in der vorliegenden Spezifikation beschrieben worden sind.
  • Bezugnehmend auf 13 bis 15 kann eine Gate-Elektrodenstruktur, die Gate-Leitungen oder Gate-Elektroden SSL, WL und GSL enthält, über einem Halbleitersubstrat 100 angeordnet sein. Die Gate-Leitungen SSL, WL und GSL können durch die String-Auswahlleitungs-Schnittbereiche SC und/oder die Wortleitungsschnittbereiche WC geschnitten werden, wie oben mit Bezug auf 9 beschrieben.
  • Die Gate-Elektrodenstruktur SSL, WL und GSL kann eine Pufferoxidschicht 212 und Gate-Elektroden 260 und Isoliermuster 202, die abwechselnd und wiederholt auf der Pufferoxidschicht 212 gestapelt sind, enthalten. Die Gate-Elektroden 260 können mindestens eine Masse-Auswahl-Gate-Elektrode GSL, Zell-Gate-Elektroden WL und mindestens eine String-Auswahl-Gate-Elektrode SSL enthalten. Die Masse-Auswahl-Gate-Elektrode GSL kann die unterste Elektrode der Gate-Elektroden 260 sein und die String-Auswahl-Gate-Elektrode SSL kann die oberste Elektrode der Gate-Elektroden 260 sein. Die Zell-Gate-Elektroden WL können zwischen der Masse-Auswahl-Gate-Elektrode GSL und der String-Auswahl-Gate-Elektrode SSL angeordnet sein. Die Gate-Elektroden 260 können aus mindestens einem von zum Beispiel dotiertem Silizium, Metallen (z.B. Wolfram), Metallnitriden, Metallsiliziden oder jeglicher Kombination daraus ausgebildet sein oder jene enthalten.
  • Bezugnehmend auf 14 kann eine nichtflüchtige Speichervorrichtung 1001 in der vertikalen Richtung D3 in den Zellenbereich CREG und den Peripheriebereich PREG unterteilt sein, wie oben beschrieben, und kann in der zweiten horizontalen Richtung D2 in einen Zell-String-Bereich CLAR und einen Kontaktbereich CVR unterteilt sein. Der Kontaktbereich VCR entspricht dem ersten vertikalen Kontaktbereich VCR1 oder dem zweiten vertikalen Kontaktbereich VCR2 aus 13.
  • Die Zellkanalstrukturen CH können die Gate-Elektroden-Struktur SSL, WL und GSL durchdringen. Jede Zellkanalstruktur CH kann einen vertikalen Kanalabschnitt 225 und eine Ladungsspeicherstruktur 220, die den vertikalen Kanalabschnitt 225 umgibt, enthalten. Zusätzlich kann jede Zellkanalstruktur CH einen internen Raum, der im vertikalen Kanalabschnitt 225 angeordnet ist, und eine Lückenfüllschicht 230, die vom internen Raum umgeben ist, enthalten. Jede Zellkanalstruktur CH kann ein Pad 240 enthalten, das in einem oberen Abschnitt derselben vorgesehen ist. Die Zellkanalstrukturen CH können in einer Zickzackform oder eine Linienform angeordnet sein, wie aus einer Draufsicht hervorgeht. Die vertikalen Kanalabschnitte 225 können mit dem Substrat 100 elektrisch verbunden sein. Die vertikalen Kanalabschnitte 225 können eine einzelne Schicht oder mehrere Schichten enthalten. Die vertikalen Kanalabschnitte 225 können mindestens eines von zum Beispiel einer monokristallinen Siliziumschicht, einer organischen Halbleiterschicht oder Kohlenstoffnanostrukturen enthalten.
  • Die Ladungsspeicherstrukturen 220 können sich entlang äußerer Seitenwände der vertikalen Kanalabschnitte 225 und in die vertikale Richtung D3 erstrecken. Zum Beispiel können die Ladungsspeicherstrukturen 220 eine Form aufweisen, welche die äußeren Seitenwände der vertikalen Kanalabschnitte 225 umgibt. Die Ladungsspeicherstruktur 220 kann mindestens eine von zum Beispiel einer Siliziumoxidschicht, einer Siliziumnitridschicht, einer Siliziumoxynitridschicht und High-k-Dielektrikumsschichten enthalten und kann eine Einzel- oder Mehrfachschichtstruktur aufweisen.
  • 15 stellt einen Endabschnitt der Zellkanalstruktur CH, die den Masse-Auswahltransistor GST enthält, dar. Wie in 15 gezeigt, kann jede der Ladungsspeicherstrukturen 220 eine Tunnelisolierschicht TL, eine Sperrisolierschicht BLL und eine Ladungsspeicherschicht CTL enthalten. Die Tunnelisolierschicht TL kann benachbart zu jedem der vertikalen Kanalabschnitte 225 angeordnet sein, um die äußeren Seitenwände des vertikalen Kanalabschnitts 225 zu umschließen oder zumindest teilweise zu bedecken. Die Sperrisolierschicht BLL kann benachbart zu den Gate-Elektroden 260 angeordnet sein. Die Ladungsspeicherschicht CTL kann zwischen der Tunnelisolierschicht TL und der Sperrisolierschicht BLL angeordnet sein. Die Tunnelisolierschicht TL kann zum Beispiel eine Siliziumoxidschicht oder eine High-k-Dielektrikumsschicht (z.B. Aluminiumoxid (Al2O3) oder Hafniumoxid (HfO2)) enthalten. Die Sperrisolierschicht BLL kann zum Beispiel eine Siliziumoxidschicht oder eine High-k-Dielektrikumsschicht (z.B. Aluminiumoxid (Al2O3) oder Hafniumoxid (HfO2)) enthalten. Die Ladungsspeicherschicht CTL kann zum Beispiel eine Siliziumnitridschicht enthalten. Die Lückenfüllschichten 230 können zum Beispiel eine Siliziumoxidschicht, eine Siliziumnitridschicht oder eine Siliziumoxynitridschicht enthalten.
  • Das Pad 240 kann im oberen Abschnitt einer jeden Zellkanalstruktur CH angeordnet sein. Das Pad 240 kann sich seitlich erstrecken, um die Deckfläche des vertikalen Kanalabschnitts 225 und eine Deckfläche der Ladungsspeicherstruktur 220 zu bedecken. Das Pad 240 kann mindestens eine von einer Deckfläche der Tunnelisolierschicht TL, einer Deckfläche der Ladungsspeicherschicht CTL und einer Deckfläche der Sperrisolierschicht BLL zumindest teilweise bedecken oder abdecken. Wie zum Beispiel in 14 gezeigt, kann das Pad 240 alle der Deckflächen der Tunnelisolierschicht TL, der Ladungsspeicherschicht CTL und der Sperrisolierschicht BLL bedecken. Das Pad 240 kann ein Halbleitermaterial enthalten, das mit Verunreinigungen des ersten Leitfähigkeitstyps dotiert ist. Zum Beispiel kann das Pad 240 ein hochdotierter n-Typ-Bereich sein.
  • Der vertikale Kanalabschnitt 225 und das Pad 240 können aus einem Halbleitermaterial (z.B. Silizium) ausgebildet sein. Zum Beispiel können der vertikale Kanalabschnitt 225 und das Pad 240 Polysilizium enthalten. Der vertikale Kanalabschnitt 225 und das Pad 240 können voneinander unterschiedliche kristallografische Strukturen aufweisen.
  • Eine erste Zwischenschicht-Isolierschicht 275a kann auf der Gate-Elektrodenstruktur SSL, WL und GSL angeordnet sein. Die erste Zwischenschicht-Isolierschicht 275a kann die Deckfläche des obersten Isoliermusters 202 und die Deckflächen der Pads 240 zumindest teilweise bedecken. Die erste Zwischenschicht-Isolierschicht 275a kann zum Beispiel eine Siliziumoxidschicht enthalten.
  • Eine zweite Zwischenschicht-Isolierschicht 275b kann auf der ersten Zwischenschicht-Isolierschicht 275a angeordnet sein. Die zweite Zwischenschicht-Isolierschicht 275b kann eine Deckfläche der ersten Zwischenschicht-Isolierschicht 275a zumindest teilweise bedecken. Die zweite Zwischenschicht-Isolierschicht 275b kann zum Beispiel eine Siliziumoxidschicht enthalten.
  • Die Kanalkontaktstopfen HCP kann auf jeder Zellkanalstruktur CH angeordnet sein. Die Kanalkontaktstopfen HCP können die zweite und erste Zwischenschicht-Isolierschicht 275a und 275b durchdringen und können die Pads 240 direkt berühren. Die Kanalkontaktstopfen HCP können mindestens eines von zum Beispiel Metallmaterialien (z.B. Kupfer oder Wolfram) und Metallnitriden (z.B. TiN, TaN oder WIN) enthalten.
  • Die Bit-Leitungen BL können auf der zweiten Zwischenschicht-Isolierschicht 275b angeordnet sein. Die Bit-Leitungen BL können sich in der Spaltenrichtung D2 in den Zell-String-Bereich CLAR und den Kontaktbereich VCR erstrecken. Die Bit-Leitungen BL können in der Zeilenrichtung D1 voneinander beabstandet sein. Jede Bit-Leitung BL kann mit den entlang der Spaltenrichtung D2 angeordneten Zellkanalstrukturen CH elektrisch verbunden sein. Die Bit-Leitungen können zum Beispiel ein Metallmaterial enthalten.
  • Die Ladungsspeicherstruktur 220 kann die Seitenoberfläche des vertikalen Kanalabschnitts 225 umschließen und kann zwischen der Bodenoberfläche des vertikalen Kanalabschnitts 225 und dem Substrat 100 eingesetzt sein. Zum Beispiel kann der vertikale Kanalabschnitt 225 vom Substrat 100 getrennt sein.
  • Ein leitfähiges Source-Muster SCP kann zwischen dem Substrat 100 und der Pufferoxidschicht 212 angeordnet sein. Das leitfähige Source-Muster SCP kann ein erstes leitfähiges Source-Muster SCP1 und ein zweites leitfähiges Source-Muster SCP2 enthalten. Das zweite leitfähige Source-Muster SCP2 kann auf einer Deckfläche des ersten leitfähigen Source-Musters SCP1 angeordnet sein. Das erste leitfähige Source-Muster SCP1 kann sich von einem Bereich zwischen dem Substrat 100 und dem zweiten leitfähigen Source-Muster SCP2 zu anderen Bereichen, zum Beispiel zwischen dem zweiten leitfähigen Source-Muster SCP2 und dem vertikalen Kanalabschnitt 225, und zwischen dem Substrat 100 und dem vertikalen Kanalabschnitt 225 erstrecken. Wie in 15 dargestellt, kann die Ladungsspeicherstruktur 220 in eine obere Ladungsspeicherstruktur 220a, die auf dem ersten leitfähigen Source-Muster SCP1 angebracht ist, und eine untere Ladungsspeicherstruktur 220b, die unterhalb des ersten leitfähigen Source-Musters SCP1 angebracht ist, unterteilt sein.
  • In einigen Ausführungsbeispielen kann das erste leitfähige Source-Muster SCP1 einen horizontalen Abschnitt PP und einen vertikalen Abschnitt VP enthalten. Der horizontale Abschnitt PP des ersten leitfähigen Source-Mutters SCP1 kann zwischen dem Substrat 100 und dem zweiten leitfähigen Source-Muster SCP2 angeordnet sein. Der vertikale Abschnitt VP kann von einem Bereich zwischen dem vertikalen Kanalabschnitt 225 und dem horizontalen Abschnitt PP zu anderen Bereichen, zum Beispiel zwischen dem zweiten leitfähigen Source-Muster SCP2 und dem vertikalen Kanalabschnitt 225, und zwischen dem Substrat 100 und dem vertikalen Kanalabschnitt 225 verlängert sein. Der vertikale Abschnitt VP kann die Ladungsspeicherstruktur 220 berühren. Eine Deckfläche des vertikalen Abschnitts VP kann an einer vertikalen Ebene zwischen einer Deckfläche des horizontalen Abschnitts PP und einer Deckfläche des zweiten leitfähigen Source-Musters SCP2 angeordnet sein. Eine Bodenoberfläche des vertikalen Abschnitts VP kann an einer unteren vertikalen Ebene als der Deckfläche des Substrats 100 angeordnet sein. Das erste und zweite leitfähige Source-Muster SCP1 und SCP2 können aus einer Polysiliziumschicht ausgebildet sein, die mit Verunreinigungen des ersten Leitfähigkeitstyps dotiert sind, und eine Konzentration von in das zweite leitfähige Source-Muster SCP2 dotierten Verunreinigungen kann höher sein als im ersten leitfähigen Source-Muster SCP1. Das leitfähige Source-Muster SCP kann als die oben beschriebene Source-Leitung CSL verwendet werden.
  • In einigen Ausführungsbeispielen können der erste vertikale Kontaktbereich VCR1 und der zweite vertikale Kontaktbereich VCR2 aus 13 vertikale Bit-Leitungskontakte BLVC enthalten. Wie in 14 dargestellt, kann jeder vertikale Bit-Leitungskontakt BLVC die im Deckabschnitt des Zellenbereichs CREG angeordnete Bit-Leitung BL mit jedem im ersten Seitenpufferbereich PBRER1 und im zweiten Seitenpufferbereich PBRER2 im Peripheriebereich PREG angeordneten Seitenpuffer PB verbinden.
  • 16 ist ein Diagramm, das ein Verfahren zum Betreiben einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen darstellt.
  • Bezugnehmend auf 16 kann ein erster Zeilendekodierer XDEC1 einen Speicherblock, der einer Zugriffsadresse aus einem Speichercontroller entspricht, unter Speicherblöcken MB 1 bis MBm mit Zeilenadressen RA1 bis Ram, die einer Hälfte einer Speicherebene entsprechen, auswählen und der erste Zeilendekodierer XDEC1 kann einen Speicherblock, welcher der Zugriffsadresse entspricht, unter Speicherblöcken MBm+1 bis MB2m mit Zeilenadressen Ram+1 bis RA2m, die der anderen Hälfte der Speicherebene entsprechen, auswählen.
  • Ein erster Seitenpufferbereich PBRER1 kann einen Seitenpuffer enthalten, der mit Bit-Leitungen BL1 bis BLn verbunden ist, die einer ersten Teilspeicherebene SPL1 entsprechen, und ein zweiter Seitenpufferbereich PBRER2 kann einen Seitenpuffer enthalten, der mit Bit-Leitungen BLn+1 bis BL2n verbunden ist, die einer zweiten Teilspeicherebene SPL2 entsprechen.
  • Ein Adressen-Mapping kann derart umgesetzt sein, dass die Zeilenadresse RAh des ersten Halbspeicherblocks HMB1 gleich der Zeilenadresse RAh des zweiten Halbspeicherblocks HMB2 ist. Das Adressen-Mapping kann durch physikalisches Mapping und/oder logisches Mapping umgesetzt sein. Zum Beispiel kann das physikalische Mapping eine Veränderungskonfiguration eines Adressendekodierers enthalten und das logische Mapping kann eine Veränderung einer Flash-Übersetzungsschicht (FTL) zum Umwandeln der logischen Adresse aus dem Speichercontroller in die physikalische Adresse der nichtflüchtigen Speichervorrichtung enthalten.
  • Wenn die Zugriffsadresse der Zeilenadresse RAh entspricht, kann der erste Zeilendekodierer XDEC1 eine Wortleitung im ersten Halbspeicherblock HMB1 auswählen und gleichzeitig eine Wortleitung im zweiten Halbspeicherblock HMB2 auswählen.
  • Somit können einer der ersten Halbspeicherblöcke HMB1 im ersten Overhead-Bereich OHR1 und einer der zweiten Halbspeicherblöcke HMB2 im zweiten Overhead-Bereich OHR2 basierend auf derselben Zeilenadresse gleichzeitig ausgewählt werden.
  • 17 ist ein Diagramm, das eine Größe eines in einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen enthaltenen vertikalen Bit-Leitungskontakts beschreibt.
  • Bezugnehmend auf 17 kann eine Größe eines horizontalen Querschnitts (zum Beispiel eines horizontalen Querschnittsbereichs) des vertikalen Bit-Leitungskontakts BLVC gemäß den Betriebsmodi und/oder Eigenschaften der nichtflüchtigen Speichervorrichtung ausgebildet sein.
  • In einigen Ausführungsbeispielen kann die Größe SZ des horizontalen Querschnitts der Zellkanalstruktur CH im Zell-String-Bereich CLAR gleich der Größe SZ des horizontalen Querschnitts des vertikalen Bit-Leitungskontakts BLVC im Kontaktbereich VCR sein. Im selben oder in anderen Ausführungsbeispielen kann sich die Größe SZ des horizontalen Querschnitts der Zellkanalstruktur CH im Zell-String-Bereich CLAR von der Größe SZ des horizontalen Querschnitts des vertikalen Bit-Leitungskontakt BLVC im Kontaktbereich VCR unterscheiden. Wie in 17 dargestellt, können die vertikalen Bit-Leitungskontakte BLVC, BLVCa und BLVCb mit verschiedenen Größen SZ, SZa und SZb gemäß verschiedenen Ausführungsformen umgesetzt sein.
  • Der Widerstand zwischen dem Seitenpuffer und der Bit-Leitung kann sich verringern, wenn sich die Größe des Querschnitts des vertikalen Bit-Leitungskontakts erhöht. Dementsprechend kann der Strom, der zwischen dem Seitenpuffer und der Bit-Leitung fließt, durch den horizontalen Querschnittsbereich des vertikalen Bit-Leitungskontakts eingestellt werden.
  • 18 und 19 sind Diagramme eines in einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen enthaltenen vertikalen Kontaktbereichs.
  • Bezugnehmend auf 18 und 19 kann ein vertikaler Bereich VCR q vertikale Teilkontaktbereiche enthalten, wobei q eine natürlich Zahl größer als eins ist. Der Kontaktbereich VCR entspricht dem ersten vertikalen Kontaktbereich VCR1 und dem zweiten vertikalen Kontaktbereich VCR2, wie oben beschrieben. In diesem Fall können q Bit-Leitungen, die in der Zeilenrichtung D1 benachbart sind, unter den Bit-Leitungen jeweils sequenziell mit q vertikalen Bit-Leitungskontakten, die jeweils in den q vertikalen Teilkontaktbereichen angeordnet sind, verbunden sein.
  • In einigen Ausführungsbeispielen, wie in 18 dargestellt, kann der Kontaktbereich VCR zwei vertikale Teilkontaktbereiche SVCR1 und SVCR2 enthalten, die in der Spaltenrichtung D2 angeordnet sind. In diesem Fall können zwei in der Zeilenrichtung D1 benachbarte Bit-Leitungen jeweils mit zwei vertikalen Bit-Leitungskontakten BLVC, die jeweils in den zwei vertikalen Teilkontaktbereichen SVCR1 und SVCR2 enthalten sind, sequenziell verbunden sein. Infolgedessen können die ungeradzahligen Bit-Leitungen BL1, BL3, BL5, BL7, BL9 und BL11 mit den ersten vertikalen Teilkontaktbereichen SVCR1 verbunden sein und die geradzahligen Bit-Leitungen BL2, BL4, BL6, BL8, BL10 und BL12 können mit den zweiten vertikalen Teilkontaktbereichen SVCR2 verbunden sein.
  • In einigen Ausführungsbeispielen, wie in 19 dargestellt, kann der Kontaktbereich VCR vier vertikale Teilkontaktbereiche SVCR1 bis SVCR4 enthalten, die in der Spaltenrichtung D2 angeordnet sind. In diesem Fall können vier in der Zeilenrichtung D1 benachbarte Bit-Leitungen jeweils mit vier vertikalen Bit-Leitungskontakten BLVC, die jeweils in den vier vertikalen Teilkontaktbereichen SVCR1 bis SVCR4 enthalten sind, sequenziell verbunden sein. Zum Beispiel können die vier Bit-Leitungen BL1, BL5 und BL9 mit den ersten vertikalen Teilbereichen verbunden sein.
  • 20 ist eine Draufsicht eines Layouts eines in einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen enthaltenen Peripheriebereichs. Die obige Beschreibung gleicher Komponenten kann für die in 20 gezeigte Ausführungsform gelten.
  • Bezugnehmend auf 20 kann ein Zellenbereich CREG in eine erste Teilspeicherebene SPL1 und eine zweite Teilspeicherebene SPL2 unterteilt sein. Wie mit Bezug auf 11 beschrieben, können ein erster Seitenpufferbereich PBRER1, welcher der ersten Teilspeicherebene SPL1 entspricht, und ein zweiter Seitenpufferbereich PBRER2, welcher der zweiten Teilspeicherebene SPL2 entspricht, an beiden Endabschnitten in der Spaltenrichtung D2 angeordnet sein.
  • Ein erster vertikaler Kontaktbereich VCR1 kann im Zellenbereich CREG über dem ersten Seitenpufferbereich PBRER1 angeordnet sein und ein zweiter vertikaler Kontaktbereich VCR2 kann im Zellenbereich CREG über dem Seitenpufferbereich PBRER2 angeordnet sein. Wie oben beschrieben, können erste Halbspeicherblöcke HMB1 in einem ersten Overhead-Bereich OHR1 angeordnet sein, der benachbart zum zweiten vertikalen Kontaktbereich VCR2 in der Zeilenrichtung D1 ist, und zweite Halbspeicherblöcke HMB2 können in einem zweiten Overhead-Bereich OHR2 angeordnet sein, der benachbart zum ersten vertikalen Kontaktbereich VCR1 in der Zeilenrichtung D1 ist.
  • Vertikale Source-Leitungskontakte SVVC können im ersten vertikalen Kontaktbereich VCR1 und im zweiten vertikalen Kontaktbereich VCR2 angeordnet sein. Die vertikalen Source-Leitungskontakte SVVC können mit einer Source-Leitung verbunden sein, die in einem Deckabschnitt oder einem Bodenabschnitt des Zellenbereichs CREG angeordnet ist, um eine Source-Spannung an die Source-Leitung zu übermitteln.
  • 21 ist eine Draufsicht eines Layouts eines in einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen enthaltenen Zellenbereichs und 22 ist ein Querschnittsdiagramm einer vertikalen Struktur einer nichtflüchtigen Speichervorrichtung mit dem Layout aus 21. Das Layout und die vertikale Struktur aus 21 und 22 sind im Wesentlichen dieselben wie jene aus 13 und 14, mit der Ausnahme des ersten vertikalen Kontaktbereichs VCR1 und des zweiten vertikalen Kontaktbereichs VCR2, und dementsprechend ist eine wiederholte Beschreibung von gleichen Komponenten weggelassen.
  • In einigen Ausführungsbeispielen können der erste vertikale Kontaktbereich VCR1 und der zweite vertikale Kontaktbereich VCR2 aus 21 vertikale Source-Leitungskontakte SVVC enthalten. Wie in 22 dargestellt, kann jeder vertikale Source-Leitungskontakt SVVC zwischen die Verbindungsverdrahtung 296 und die Source-Leitung, z.B. das leitfähige Source-Muster SCP, geschaltet sein. Die an die Verbindungsverdrahtung 296 angelegte Source-Spannung kann durch den vertikalen Source-Leitungskontakt SVVC an die Source-Leitung übermittelt werden.
  • 23 ist eine Draufsicht eines Layouts eines in einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen enthaltenen Zellenbereichs.
  • Bezugnehmend auf 23 kann ein Zellenbereich CREG in eine erste Teilspeicherebene SPL1 und eine zweite Teilspeicherebene SPL2 unterteilt sein. Wie mit Bezug auf 11 beschrieben, können ein erster Seitenpufferbereich PBRER1, welcher der ersten Teilspeicherebene SPL1 entspricht, und ein zweiter Seitenpufferbereich PBRER2, welcher der zweiten Teilspeicherebene SPL2 entspricht, an beiden Endabschnitten in der Spaltenrichtung D2 angeordnet sein.
  • Ein erster vertikaler Kontaktbereich VCR1 kann im Zellenbereich CREG über dem ersten Seitenpufferbereich PBRER1 angeordnet sein und ein zweiter vertikaler Kontaktbereich VCR2 kann im Zellenbereich CREG über dem zweiten Seitenpufferbereich PBRER2 angeordnet sein. Wie oben beschrieben, können erste Halbspeicherblöcke HMB1 in einem ersten Overhead-Bereich OHR11 angeordnet sein, der benachbart zum zweiten vertikalen Kontaktbereich VCR2 in der Zeilenrichtung D1 ist, und zweite Halbspeicherblöcke HMB2 können in einem zweiten Overhead-Bereich OHR21 angeordnet sein, der benachbart zum ersten vertikalen Kontaktbereich VCR1 in der Zeilenrichtung D1 ist.
  • Vertikale Bit-Leitungskontakte BLVC können im ersten vertikalen Kontaktbereich VCR1 und im zweiten vertikalen Kontaktbereich VCR2 angeordnet sein. Die vertikalen Bit-Leitungskontakte BLVC können die an einem Deckabschnitt des Zellenbereichs CREG angeordneten Bit-Leitungen mit den Seitenpuffern verbinden.
  • Wie in 23 dargestellt, kann der Zellenbereich CREG ferner einen ersten Testbereich TSR1, einen zweiten Testbereich TSR2, einen dritten Overhead-Bereich OHR12 und einen vierten Overhead-Bereich OHR22 enthalten.
  • Der erste Testbereich TSR1 kann im Zellenbereich CREG der ersten Teilspeicherebene SPL1 angeordnet sein und nahe dem ersten Endabschnitt in der Spaltenrichtung D2 des Zellenbereichs CREG angeordnet sein. Der zweite Testbereich TSR2 kann im Zellenbereich CREG der zweiten Teilspeicherebene SPL2 angeordnet sein und nahe dem zweiten Endabschnitt in der Spaltenrichtung D2 des Zellenbereichs CREG angeordnet sein. Der erste Endabschnitt und der zweite Endabschnitt können auf einander gegenüberliegenden Seiten in der Spaltenrichtung D2 sein.
  • Der dritte Overhead-Bereich OHR12 kann im Zellenbereich CREG der ersten Teilspeicherebene SPL1 angeordnet und benachbart zum zweiten Testbereich TSR2 in der Zeilenrichtung D1 sein. Der vierte Overhead-Bereich OHR22 kann im Zellenbereich CREG der zweiten Teilspeicherebene SPL2 angeordnet und benachbart zum ersten Testbereich TSR1 in der Zeilenrichtung D1 sein.
  • Testblöcke können im ersten Testbereich TSR1 und im zweiten Testbereich TSR2 angeordnet sein und können konfiguriert sein, Betriebseigenschaften der nichtflüchtigen Speichervorrichtung zu testen. Auf dieselbe Weise wie der erste Overhead-Bereich OHR1 und der zweite Overhead-Bereich OHR2, können dritte Halbspeicherblöcke HMB3 im dritten Overhead-Bereich OHR12 benachbart zum zweiten Testbereich TSR2 in der Zeilenrichtung D1 angeordnet sein und vierte Halbspeicherblöcke HMB4 können im vierten Overhead-Bereich OHR22 benachbart zum ersten Testbereich TSR1 in der Zeilenrichtung D1 angeordnet sein.
  • Jeder des ersten bis vierten Overhead-Bereichs OHR11, OHR21, OHR12 und OHR22 kann einen oder mehrere Halbspeicherblöcke enthalten, die einer Hälfte einer Seite entsprechen, wobei eine Seite eine Einheit einer Leseoperation und einer Schreiboperation ist.
  • 24 und 25 sind Querschnittsdiagramme einer nichtflüchtigen Speichervorrichtung nach Ausführungsbeispielen.
  • Bezugnehmend auf 24 kann eine nichtflüchtige Speichervorrichtung oder eine Speichervorrichtung 2000 eine Chip-zu-Chip(C2C)-Struktur aufweisen. Hier bezeichnet der Begriff „C2C-Struktur“ eine Struktur, in der ein oberer Chip einen Speicherzellenbereich (z.B. den Zellenbereich CREG) auf einem ersten Wafer enthält und ein unterer Chip einen Peripherieschaltungsbereich (z.B. den Peripheriebereich PREG) auf einem zweiten Wafer enthält, wobei der obere Chip und der untere Chip an einer Bond-Oberfläche I-I' zusammen gebondet (oder angebracht) sind. Das Bond-Verfahren kann ein Verfahren zum elektrischen Verbinden eines Bond-Metalls, das auf einer obersten Metallschicht des oberen Chips ausgebildet ist, und eines Bond-Metalls, das auf einer obersten Metallschicht des unteren Chips ausgebildet ist, enthalten. Zum Beispiel kann nach dem Entwickeln beider Chips einer der Chips invertiert und mit dem anderen Chip elektrisch verbunden werden. Zum Beispiel können bei Verwendung eines Cu-zu-Cu-Bondings die Bond-Metalle Kupfer (Cu) enthalten. Das Ausführungsbeispiel ist jedoch nicht zwangsläufig darauf beschränkt. Zum Beispiel können die Bond-Metalle auch aus Aluminium (Al) oder Wolfram (W) ausgebildet sein.
  • Sowohl der Peripheriebereich PREG als auch der Zellenbereich CREG der Speichervorrichtung 2000 können einen externen Pad-Bond-Bereich PA, einen Wortleitungs-Bond-Bereich WLBA und einen Bit-Leitungs-Bond-Bereich BLBA enthalten.
  • Zum Beispiel kann der Peripheriebereich PREG ein erstes Substrat 2210, eine Zwischenschicht-Isolierschicht 2215, auf dem ersten Substrat 2210 ausgebildete Schaltungselemente 2220a, 2220b und 2220c, jeweils mit den Schaltungselementen 2220a, 2220b und 2220c verbundene erste Metallschichten 2230a, 2230b und 2230c, und auf den ersten Metallschichten 2230a, 2230b und 2230c ausgebildete zweite Metallschichten 2240a, 2240b und 2240c enthalten. In einigen Ausführungsformen können die ersten Metallschichten 2230a, 2230b und 2230c Wolfram mit relativ hohem elektrischem Widerstand enthalten und die zweiten Metallschichten 2240a, 2240b und 2240c können Kupfer mit relativ niedrigem elektrischen Widerstand enthalten.
  • In einigen Ausführungsformen, wie jener in 24 dargestellten, obwohl die ersten Metallschichten 2230a, 2230b und 2230c und die zweiten Metallschichten 2240a, 2240b und 2240c gezeigt und beschrieben werden, ist das Ausführungsbeispiel nicht zwangsläufig darauf beschränkt und eine oder mehrere zusätzliche Metallschichten kann/können ferner auf den zweiten Metallschichten 2240a, 2240b und 2240c ausgebildet sein. Mindestens ein Abschnitt der auf den zweiten Metallschichten 2240a, 2240b und 2240c ausgebildeten einen oder mehreren zusätzlichen Metallschichten kann Aluminium oder dergleichen mit einem niedrigeren elektrischen Widerstand als jenem von Kupfer, das die zweiten Metallschichten 2240a, 2240b und 2240c ausbildet, enthalten.
  • Die Zwischenschicht-Isolierschicht 2215 kann auf dem ersten Substrat 2210 angeordnet sein und die Schaltungselemente 2220a, 2220b und 2220c, die ersten Metallschichten 2230a, 2230b und 2230c und die zweiten Metallschichte 2240a, 2240b und 2240c zumindest teilweise bedecken. Die Zwischenschicht-Isolierschicht 2215 kann ein Isoliermaterial enthalten, wie Siliziumoxid, Siliziumnitrid oder dergleichen.
  • Untere Bond-Metalle 2271b und 2272b können auf der zweiten Metallschicht 2240b im Wortleitungs-Bond-Bereich WLBA ausgebildet sein. Im Wortleitungs-Bond-Bereich WLBA können die unteren Bond-Metalle 2271b und 2272b im Peripheriebereich PREG mit oberen Bond-Metallen 2371b und 2372b des Zellenbereichs CREG elektrisch gebondet sein. Die unteren Bond-Metalle 2271b und 2272b und die oberen Bond-Metalle 2371b und 2372b können Aluminium, Kupfer, Wolfram oder dergleichen enthalten. Ferner können die oberen Bond-Metalle 3271b und 2372b im Zellenbereich CREG als erste Metall-Pads bezeichnet werden und die unteren Bond-Metalle 2271b und 2272b im Peripheriebereich PREG können als zweite Metall-Pads bezeichnet werden.
  • Der Zellenbereich CREG kann mindestens einen Speicherblock enthalten. Der Zellenbereich CREG kann ein zweites Substrat 2310 und eine gemeinsame Source-Leitung 2320 enthalten. Auf dem zweiten Substrat 2310 können Wortleitungen 2331, 2332, 2333, 2334, 2335, 2336, 2337 und 2338 (d.h. 2330) senkrecht zu einer oberen Oberfläche des zweiten Substrats 2310 vertikal gestapelt sein (in Richtung D3 oder einer Z-Achse). Mindestens eine String-Auswahlleitung und mindestens eine Masse-Auswahlleitung können jeweils auf und unterhalb der Wortleitungen 2330 angeordnet sein und die Wortleitungen 2330 können zwischen der mindestens einen String-Auswahlleitung und der mindestens einen Masse-Auswahlleitung angeordnet sein.
  • Im Bit-Leitungs-Bond-Bereich BLBA kann sich eine Kanalstruktur CH senkrecht zu der oberen Oberfläche des zweiten Substrats 2310 vertikal erstrecken. Die Kanalstruktur CH kann die Wortleitungen 2330, die mindestens eine String-Auswahlleitung und die mindestens eine Masse-Auswahlleitung durchdringen. Die Kanalstruktur CH kann eine Datenspeicherschicht, eine Kanalschicht, eine vergrabene Isolierschicht und dergleichen enthalten und die Kanalschicht kann mit einer ersten Metallschicht 2350c und einer zweiten Metallschicht 2360c elektrisch verbunden sein. Zum Beispiel kann die erste Metallschicht 2350c ein Bit-Leitungskontakt sein und die zweite Metallschicht 2360c kann eine Bit-Leitung sein. In einem Ausführungsbeispiel kann sich die Bit-Leitung 2360c in eine zweite horizontale Richtung D2 (z.B. eine Y-Achsenrichtung) parallel zu der oberen Oberfläche des zweiten Substrats 2310 erstrecken.
  • In dem in 24 dargestellten Beispiel kann ein Bereich, in dem die Kanalstruktur CH, die Bit-Leitung 2360c und dergleichen angeordnet sind, als der Bit-Leitungs-Bond-Bereich BLBA definiert sein. Im Bit-Leitungs-Bond-Bereich BLBA kann die Bit-Leitung 2360c mit den Schaltungselementen 2220c elektrisch verbunden sein, wodurch ein Seitenpuffer 2393 im Peripheriebereich PREG vorgesehen wird. Die Bit-Leitung 2360c kann mit oberen Bond-Metallen 2371c und 2372c im Zellenbereich CREG verbunden sein und die oberen Bond-Metalle 2372c und 2372c können mit unteren Bond-Metallen 2271c und 2272c, die mit den Schaltungselementen 2220c des Seitenpuffers 2393 verbunden sind, verbunden sein.
  • Im Wortleitungs-Bond-Bereich WLBA können sich die Wortleitungen 2330 in eine erste horizontale Richtung D1 (z.B. eine X-Achsenrichtung) parallel zu der oberen Oberfläche des zweiten Substrats 2310 und senkrecht zu der zweiten horizontalen Richtung D2 erstrecken und können mit Zellkontaktstopfen 2341, 2342, 2343, 2344, 2345, 2346 und 2347 (d.h. 2340) verbunden sein. Die Wortleitungen 2330 und die Zellkontaktstopfen 2340 können durch Pads, die durch mindestens einen Abschnitt der Wortleitungen 2330, die sich in unterschiedlichen Längen in die erste horizontale Richtung D1 erstrecken, vorgesehen werden, miteinander verbunden sein. Eine erste Metallschicht 2350b und eine zweite Metallschicht 2360b können mit einem oberen Abschnitt der Zellkontaktstopfen 2340, die mit den Wortleitungen 2330 sequenziell verbunden sind, verbunden sein. Die Zellkontaktstopfen 2340 können durch die oberen Bond-Metalle 2371b und 2372b des Zellenbereichs CREG und die unteren Bond-Metalle 2271b und 2272b des Peripheriebereichs PREG im Wortleitungs-Bond-Bereich WLBA mit dem Peripheriebereich PREG verbunden sein.
  • Die Zellkontaktstopfen 2340 können mit den Schaltungselementen 2220b, die einen Zeilendekodierer 2394 im Peripheriebereich PREG ausbilden, elektrisch verbunden sein. In einem Ausführungsbeispiel können sich Betriebsspannungen der Schaltungselemente 2220b, die den Zeilendekodierer 2394 ausbilden, von Betriebsspannungen der Schaltungselemente 2220c, die den Seitenpuffer 2393 ausbilden, unterscheiden. Zum Beispiel können Betriebsspannungen der Schaltungselemente 2220c, die den Seitenpuffer 2393 ausbilden, größer sein als Betriebsspannungen der Schaltungselemente 2220b, die den Zeilendekodierer 2394 ausbilden.
  • Ein Kontaktstopfen 2380 für eine gemeinsame Source-Leitung kann im externen Pad-Bond-Bereich PA angeordnet sein. Der Kontaktstopfen 2380 für eine gemeinsame Source-Leitung kann ein leitfähiges Material enthalten, wie ein Metall, eine Metallverbindung, Polysilizium oder dergleichen, und kann mit der gemeinsamen Source-Leitung 2320 elektrisch verbunden sein. Eine erste Metallschicht 2350a und eine zweite Metallschicht 2360a können auf einem oberen Abschnitt des Kontaktstopfens 2380 für eine gemeinsame Source-Leitung sequenziell gestapelt sein. Zum Beispiel kann ein Bereich, in dem der Kontaktstopfen 2380 für eine gemeinsame Source-Leitung, die erste Metallschicht 2350a und die zweite Metallschicht 2360a angeordnet sind, als der externe Pad-Bond-Bereich PA definiert sein.
  • I/O-Pads 2205 und 2305 können im externen Pad-Bond-Bereich PA angeordnet sein. Eine untere Isolierschicht 2201, die eine untere Oberfläche des ersten Substrats 2210 zumindest teilweise bedeckt, kann unterhalb des ersten Substrats 2210 angeordnet sein und ein erstes I/O-Pad 2205 kann auf der unteren Isolierschicht 2201 angeordnet sein. Das erste I/O-Pad 2205 kann durch einen ersten I/O-Kontaktstopfen 2203 mit mindestens einem der im Peripheriebereich PREG angeordneten Schaltungselemente 2220a, 2220b und 2220c verbunden sein und kann durch die untere Isolierschicht 2201 vom ersten Substrat 2210 getrennt sein. Zusätzlich kann eine Seitenisolierschicht zwischen dem ersten I/O-Kontaktstopfen 2203 und dem ersten Substrat 2210 angeordnet sein, um den ersten I/O-Kontaktstopfen 2203 und das erste Substrat 2210 elektrisch zu trennen.
  • Eine obere Isolierschicht 2301, welche die obere Oberfläche des zweiten Substrats 2310 zumindest teilweise bedeckt, kann auf dem zweiten Substrat 2310 ausgebildet sein und ein zweites I/O-Pad 2305 kann auf der oberen Isolierschicht 2301 angeordnet sein. Das zweite I/O-Pad 2305 kann durch einen zweiten I/O-Kontaktstopfen 2303 mit mindestens einem der im Peripheriebereich PREG angeordneten Schaltungselemente 2220a, 2220b und 2220c verbunden sein. In einigen Ausführungsformen kann das zweite I/O-Pad 2305 mit einem Schaltungselement 2220a elektrisch verbunden sein.
  • In einigen Ausführungsformen sind das zweite Substrat 2310 und die gemeinsame Source-Leitung 2320 womöglich nicht in einem Bereich angeordnet, in dem der zweite I/O-Kontaktstopfen 2303 angeordnet ist. Zusätzlich oder alternativ überlappt das zweite I/O-Pad 2305 womöglich nicht die Wortleitungen 2330 in der vertikalen Richtung D3 (z.B. der Z-Achsenrichtung). Der zweite I/O-Kontaktstopfen 2303 kann vom zweiten Substrat 2310 in der ersten Richtung parallel zu der oberen Oberfläche des zweiten Substrats 2310 getrennt sein und kann die Zwischenschicht-Isolierschicht 2315 des Zellenbereichs CREG, der mit dem zweiten I/O-Pad 2305 verbunden werden soll, durchdringen.
  • Das erste I/O-Pad 2205 und das zweite I/O-Pad 2305 können in unterschiedlichen Ausführungsformen selektiv ausgewählt sein. Zum Beispiel kann die Speichervorrichtung 2000 lediglich das auf dem ersten Substrat 2210 angeordnete erste I/O-Pad 2205 oder das auf dem zweiten Substrat 2310 angeordnete zweite I/O-Pad 2305 enthalten. Alternativ kann die Speichervorrichtung 2000 sowohl das erste I/O-Pad 2205 als auch das zweite I/O-Pad 2305 enthalten.
  • Sowohl im externen Pad-Bond-Bereich PA als auch im Bit-Leitungs-Bond-Bereich BLBA, die jeweils im Zellenbereich CREG und im Peripheriebereich PREG enthalten sind, kann ein Metallmuster auf einer obersten Metallschicht als ein Dummy-Muster vorgesehen sein oder die oberste Metallschicht kann gar nicht vorhanden sein.
  • Im externen Pad-Bond-Bereich PA kann die Speichervorrichtung 2000 ein unteres Metallmuster 2273a enthalten, das einem oberen Metallmuster 2372a entspricht, das in einer obersten Metallschicht des Zellenbereichs CREG angeordnet ist. Das untere Metallmuster 2273a kann dieselbe Querschnittsform aufweisen wie das obere Metallmuster 2372a des Zellenbereichs CREG in einer obersten Metallschicht des Peripheriebereichs PREG und kann mit jenem verbunden sein. Im Peripheriebereich PREG ist das in der obersten Metallschicht des Peripheriebereichs PREG angeordnete untere Metallmuster 2273a womöglich nicht mit einem Kontakt verbunden. Auf ähnliche Weise kann im externen Pad-Bond-Bereich PA ein oberes Metallmuster 2372a, das dem in einer obersten Metallschicht des Peripheriebereichs PREG angeordneten unteren Metallmuster 2273a entspricht und dieselbe Form aufweist wie ein unteres Metallmuster 2273a des Peripheriebereichs PREG, in einer obersten Metallschicht des Zellenbereichs CREG angeordnet sein.
  • Die unteren Bond-Metalle 2271b und 2272b können auf der zweiten Metallschicht 2240b im Wortleitungs-Bond-Bereich WLBA angeordnet sein. Im Wortleitungs-Bond-Bereich WLBA können die unteren Bond-Metalle 2271b und 2272b des Peripheriebereichs PREG durch Cu-zu-Cu-Bonding mit den oberen Bond-Metallen 2371b und 2372b des Zellenbereichs CREG elektrisch verbunden sein.
  • Im Bit-Leitungs-Bond-Bereich BLBA kann ein oberes Metallmuster 2392, das einem in der obersten Metallschicht des Peripheriebereichs PREG angeordneten unteren Metallmuster 2252 entspricht und dieselbe Querschnittsform aufweist wie das untere Metallmuster 2252 des Peripheriebereichs PREG, in einer obersten Metallschicht des Zellenbereichs CREG angeordnet sein. Auf dem in der obersten Metallschicht des Zellenbereichs CREG angeordneten oberen Metallmuster 2392 ist womöglich kein Kontakt ausgebildet.
  • Wie in 25 dargestellt, kann die nichtflüchtige Speichervorrichtung 2000 nach gewissen Ausführungsformen des erfinderischen Konzepts einen vertikalen Source-Leitungs-Kontakt SVV enthalten, der im Kontaktbereich VCR angeordnet ist. Der Kontaktbereich VCR kann dem ersten vertikalen Kontaktbereich VCR1 oder dem zweiten vertikalen Kontaktbereich VCR2 entsprechen, wie oben beschrieben. Jeder vertikale Source-Leitungs-Kontakt SVVC kann mit der im Deckabschnitt des Zellenbereichs CREG angeordneten Source-Leitung 2320 verbunden sein, um die Source-Spannung an die Source-Leitung 2320 zu übermitteln.
  • 26 ist ein konzeptuelles Diagramm zur Beschreibung von Herstellungsprozessen einer gestapelten Halbleitervorrichtung nach Ausführungsbeispielen.
  • Bezugnehmend auf 26 können jeweilige integrierte Schaltungen auf einem ersten Wafer WF1 und einem zweiten Wafer WF2 ausgebildet sein. Das oben beschriebene Speicherzellenarray CH und die vertikalen Kontakte BLVC und SVVC können im ersten Wafer WF1 ausgebildet sein und die Peripherieschaltungen können im zweiten Wafer WF2 ausgebildet sein.
  • Nachdem die verschiedenen integrierten Schaltungen jeweils auf dem ersten und zweiten Wafer WF1 und WF2 ausgebildet worden sind, können der erste Wafer WF1 und der zweite Wafer WF2 zusammen gebondet werden. Die gebondeten Wafer WF1 und WF2 können dann in Chips geschnitten (oder geteilt) werden, wobei jeder Chip der Speichervorrichtung 2000 aus 24 und 25 entspricht, die ein erstes Halbleiterplättchen SD1 enthält, das mit einem zweiten Halbleiterplättchen SD2 vertikal gestapelt ist (z.B. ist das erste Halbleiterplättchen SD1 auf dem zweiten Halbleiterplättchen SD2 gestapelt etc.). Jeder Schnittabschnitt des ersten Wafers WF1 kann dem ersten Halbleiterplättchen SD1 entsprechen und jeder Schnittabschnitt des zweiten Wafers WF2 kann einem zweiten Halbleiterplättchen SD2 entsprechen.
  • 27 ist ein Blockdiagramm, das eine Festkörperplatte oder ein Festkörperlaufwerk (SSD) nach Ausführungsbeispielen darstellt.
  • Bezugnehmend auf 27 kann ein SSD 5000 im Allgemeinen nichtflüchtige Speichervorrichtungen 5100 und einen SSD-Controller 5200 enthalten.
  • Die nichtflüchtigen Speichervorrichtungen 5100 können (optional) konfiguriert sein, eine hohe Spannung VPP zu empfangen. Eine oder mehrere der nichtflüchtigen Speichervorrichtungen 5100 kann/können als eine Speichervorrichtung/Speichervorrichtungen vorgesehen sein, die mit Ausführungsformen des erfinderischen Konzepts übereinstimmen. Dementsprechend können die nichtflüchtigen Speichervorrichtungen 5100 Overhead-Bereiche enthalten, die benachbart zu vertikalen Kontaktbereichen sind, und Halbspeicherblöcke können in den Overhead-Bereichen angeordnet sein. Die Speicherkapazität pro Einheitsbereich kann durch Ausbilden der Halbspeicherblöcke in den Overhead-Bereichen, die benachbart zu den vertikalen Kontakten erzeugt werden, erhöht werden.
  • Der SSD-Controller 5200 ist mittels mehrerer Kanäle CH1 bis CHi mit den nichtflüchtigen Speichervorrichtungen 5100 verbunden. Der SSD-Controller 5200 enthält einen oder mehrere Prozessoren 5210, einen Pufferspeicher 5220, eine Fehlerkorrekturcode(ECC)-Schaltung 5230, eine Host-Schnittstelle 5250 und eine nichtflüchtige Speicherschnittstelle 5260. Der Pufferspeicher 5220 speichert zum Antreiben des SSD-Controllers 5200 verwendete Daten. Der Pufferspeicher 5220 enthält mehrere Speicherleitungen, die jeweils Daten oder einen Befehl speichern. Die ECC-Schaltung 5230 berechnet Fehlerkorrekturcodewerte von zu programmierenden Daten in einer Schreiboperation und korrigiert einen Fehler von gelesenen Daten unter Verwendung eines Fehlerkorrekturcodewerts in einer Leseoperation. In einer Datenwiederherstellungsoperation korrigiert die ECC-Schaltung 5230 einen Fehler von aus den nichtflüchtigen Speichervorrichtungen 5100 wiederhergestellten Daten.
  • Die hierin beschriebenen erfinderischen Konzepte können verschiedenartig auf nichtflüchtige Speichervorrichtungen und Systeme, welche die beispielhaften nichtflüchtigen Speichervorrichtungen der vorliegenden Offenbarung enthalten, angewandt werden. Zum Beispiel können die vorliegenden erfinderischen Konzepte auf folgende Systeme angewandt werden: Speicherkarten, Festkörperlaufwerke (SSD), eingebettete Multimediakarten (eMMC), Mobiltelefone, Smartphones, Personal Digital Assistants (PDA), tragbare Multimedia-Player (PMP), Digitalkameras, Videokameras, Computer (PC), Servercomputer, Workstations, Laptops, Digital-TVs, Set-Top-Boxen, tragbare Spielekonsolen, Navigationssysteme, tragbare Vorrichtungen, Internet-der-Dinge(IoT)-Vorrichtungen, Internet-aller-Dinge(IoE)-Vorrichtungen, E-Books, Vorrichtungen für virtuelle Realität (VR), Vorrichtungen für erweiterte Realität (AR) etc.
  • Die vorangegangenen Ausführungsformen sind beispielhaft für das erfinderische Konzept, das nicht zwangsläufig auf die beispielhaften Ausführungsformen beschränkt ist. Obwohl mehrere Ausführungsformen oben beschrieben worden sind, wird ein Fachmann begrüßen, dass viele Modifikationen in diesen Ausführungsformen möglich sind, ohne materiell vom Umfang des erfinderischen Konzepts abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020200132567 [0001]

Claims (10)

  1. Nichtflüchtige Speichervorrichtung mit einer Cell-Over-Periphery(COP)-Struktur, in der Peripherieschaltungen in einem Peripheriebereich angeordnet sind und ein Speicherzellenarray in einem Zellenbereich über dem Peripheriebereich angeordnet ist, aufweisend: eine erste Teilspeicherebene; eine zweite Teilspeicherebene, die benachbart zu der ersten Teilspeicherebene in einer Zeilenrichtung angeordnet ist; einen ersten vertikalen Kontaktbereich, der im Zellenbereich der ersten Teilspeicherebene angeordnet ist, wobei der erste vertikale Kontaktbereich näher an einem ersten Endabschnitt des Zellenbereichs in eine Spaltenrichtung angeordnet ist als an einem zweiten Endabschnitt des Zellenbereichs; einen zweiten vertikalen Kontaktbereich, der im Zellenbereich der zweiten Teilspeicherebene angeordnet ist, wobei der zweite vertikale Kontaktbereich näher am zweiten Endabschnitt angeordnet ist als am ersten Endabschnitt des Zellenbereichs, wobei der zweite Endabschnitt dem ersten Endabschnitt in einer Spaltenrichtung gegenüberliegt; einen ersten Overhead-Bereich, der im Zellenbereich der ersten Teilspeicherebene angeordnet ist, wobei der erste Overhead-Bereich benachbart zum zweiten vertikalen Kontaktbereich in der Zeilenrichtung ist; einen zweiten Overhead-Bereich, der im Zellenbereich der zweiten Teilspeicherebene angeordnet ist, wobei der zweite Overhead-Bereich benachbart zum ersten vertikalen Kontaktbereich in der Zeilenrichtung ist; vertikale Kontakte, die im ersten vertikalen Kontaktbereich und im zweiten vertikalen Kontaktbereich angeordnet sind und sich in eine vertikale Richtung erstrecken; und Zellkanalstrukturen, die in einem Hauptbereich des Zellenbereichs angeordnet sind, wobei jede Zellkanalstruktur einen String-Auswahltransistor, Speicherzellen und einen Masse-Auswahltransistor enthält.
  2. Nichtflüchtige Speichervorrichtung nach Anspruch 1, wobei der erste Overhead-Bereich einen oder mehrere erste Halbspeicherblöcke enthält, wobei jeder erste Halbspeicherblock Zellkanalstrukturen enthält, die einer ersten Hälfte einer Seite entsprechen, wobei eine Seite eine Einheit einer Leseoperation und einer Schreiboperation ist, wobei der zweite Overhead-Bereich einen oder mehrere zweite Halbspeicherblöcke enthält, wobei jeder zweite Halbspeicherblock Zellkanalstrukturen enthält, die einer zweiten Hälfte der Seite entsprechen, und wobei der Hauptbereich des Zellenbereichs Speicherblöcke enthält, wobei jeder Speicherblock Zellkanalstrukturen enthält, die der Seite entsprechen.
  3. Nichtflüchtige Speichervorrichtung nach Anspruch 2, wobei einer der ersten Halbspeicherblöcke und einer der zweiten Halbspeicherblöcke basierend auf einer selben Zeilenadresse gleichzeitig ausgewählt werden.
  4. Nichtflüchtige Speichervorrichtung nach Anspruch 2, wobei in Bezug auf die Speicherblöcke die Zellkanalstrukturen, die einer Seitengröße entsprechen, mit jeder Wortleitung verbunden sind, und wobei in Bezug auf die ersten Halbspeicherblöcke und die zweiten Halbspeicherblöcke die Zellkanalstrukturen, die einer Hälfte der Seitengröße entsprechen, mit jeder Wortleitung verbunden sind.
  5. Nichtflüchtige Speichervorrichtung nach Anspruch 2, wobei die ersten Halbspeicherblöcke und die zweiten Halbspeicherblöcke als Testblöcke zum Testen von Betriebseigenschaften der nichtflüchtigen Speichervorrichtung konfiguriert sind, als Ersatzblöcke zum Ersetzen fehlgeschlagener Speicherzellen im Zellenbereich konfiguriert sind oder als Spezialblöcke zum Speichern von Metadaten für die Steuerung der nichtflüchtigen Speichervorrichtung konfiguriert sind.
  6. Nichtflüchtige Speichervorrichtung nach Anspruch 1, wobei der Zellenbereich ferner enthält: Bit-Leitungen, die an einem Deckabschnitt in der vertikalen Richtung des Zellenbereichs angeordnet sind, in die Zeilenrichtung angeordnet sind und sich in die Spaltenrichtung erstrecken; und eine Source-Leitung, die an einem Bodenabschnitt in der vertikalen Richtung des Zellenbereichs angeordnet ist und sich in die Spaltenrichtung erstreckt, und wobei die Zellkanalstrukturen zwischen die Bit-Leitungen und die Source-Leitungen geschaltet sind.
  7. Nichtflüchtige Speichervorrichtung nach Anspruch 6, wobei der Peripheriebereich enthält: einen ersten Seitenpufferbereich, der unterhalb des ersten vertikalen Kontaktbereichs angeordnet ist; einen zweiten Seitenpufferbereich, der unterhalb des zweiten vertikalen Kontaktbereichs angeordnet ist; und Seitenpuffer, die im ersten Seitenpufferbereich und im zweiten Seitenpufferbereich angeordnet sind, und wobei die vertikalen Kontakte vertikale Bit-Leitungskontakte enthalten, welche die Bit-Leitungen mit den Seitenpuffern verbinden.
  8. Nichtflüchtige Speichervorrichtung nach Anspruch 7, wobei sowohl der erste vertikale Kontaktbereich als auch der zweite vertikale Kontaktbereich q vertikale Teilkontaktbereiche enthalten, wobei q eine Ganze Zahl größer als eins ist, und wobei q Bit-Leitungen, die in der Zeilenrichtung benachbart sind, unter den Bit-Leitungen mit q vertikalen Bit-Leitungskontakten, die jeweils in den q vertikalen Teilkontaktbereichen enthalten sind, sequenziell verbunden sind.
  9. Nichtflüchtige Speichervorrichtung nach Anspruch 1, ferner aufweisend: einen ersten Testbereich, der im Zellenbereich der ersten Teilspeicherebene angeordnet ist und näher am ersten Endabschnitt angeordnet ist als am zweiten Endabschnitt in der Spaltenrichtung des Zellenbereichs; einen zweiten Testbereich, der im Zellenbereich der zweiten Teilspeicherebene angeordnet ist und näher am zweiten Endabschnitt angeordnet ist als am ersten Endabschnitt in der Spaltenrichtung des Zellenbereichs, wobei der zweite Endabschnitt auf einer gegenüberliegenden Seite des ersten Endabschnitts in der Spaltenrichtung ist; einen dritten Overhead-Bereich, der im Zellenbereich der ersten Teilspeicherebene angeordnet ist und benachbart zum zweiten Testbereich in der Zeilenrichtung ist; einen vierten Overhead-Bereich, der im Zellenbereich der zweiten Teilspeicherebene angeordnet ist und benachbart zum ersten Testbereich in der Zeilenrichtung ist; und Testblöcke, die im ersten Testbereich und im zweiten Testbereich angeordnet sind und konfiguriert sind, Betriebseigenschaften der nichtflüchtigen Speichervorrichtung zu testen, und wobei jeder des ersten bis vierten Overhead-Bereichs einen oder mehrere Halbspeicherblöcke enthält, jeder erste Halbspeicherblock die Zellkanalstrukturen enthält, die einer Hälfte einer Seite entsprechen, wobei eine ganze Seite eine Einheit einer Leseoperation und einer Schreiboperation ist.
  10. Nichtflüchtige Speichervorrichtung, aufweisend: erste Metall-Pads, die in einem Zellenbereich angeordnet sind; zweite Metall-Pads, die in einem Peripheriebereich unterhalb des Zellenbereichs angeordnet sind, wobei der Peripheriebereich durch die ersten Metall-Pads und die zweiten Metall-Pads mit dem Zellenbereich vertikal verbunden ist, eine erste Teilspeicherebene; eine zweite Teilspeicherebene, die benachbart zu der ersten Teilspeicherebene in einer Zeilenrichtung angeordnet ist; einen ersten vertikalen Kontaktbereich, der im Zellenbereich der ersten Teilspeicherebene angeordnet ist, wobei der erste vertikale Kontaktbereich näher an einem ersten Endabschnitt des Zellenbereichs in einer Spaltenrichtung angeordnet ist als an einem zweiten Endabschnitt des Zellenbereichs; einen zweiten vertikalen Kontaktbereich, der im Zellenbereich der zweiten Teilspeicherebene angeordnet ist, wobei der zweite vertikale Kontaktbereich näher am zweiten Endabschnitt angeordnet ist als am ersten Endabschnitt des Zellenbereichs, wobei der zweite Endabschnitt dem ersten Endabschnitt in einer Spaltenrichtung gegenüberliegt; einen ersten Overhead-Bereich, der im Zellenbereich der ersten Teilspeicherebene angeordnet ist und benachbart zum zweiten vertikalen Kontaktbereich in der Reihenrichtung ist; einen zweiten Overhead-Bereich, der im Zellenbereich der zweiten Teilspeicherebene angeordnet ist und benachbart zum ersten vertikalen Kontaktbereich in der Reihenrichtung ist; vertikale Kontakte, die im ersten vertikalen Kontaktbereich und im zweiten vertikalen Kontaktbereich angeordnet sind und sich in eine vertikale Richtung erstrecken; und Zellkanalstrukturen, die in einem Hauptbereich des Zellenbereichs angeordnet sind, wobei jede Zellkanalstruktur einen String-Auswahltransistor, Speicherzellen und einen Masse-Auswahltransistor enthält.
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