KR20100069391A - 게이트와 다층 레이어가 수직으로 교차하는 낸드 플래시 3차원 메모리 구조 - Google Patents

게이트와 다층 레이어가 수직으로 교차하는 낸드 플래시 3차원 메모리 구조 Download PDF

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Abstract

다수의 트랜지스터를 구성하는 액티브 레이어가 수직면 상에 다층으로 배열되고, 트랜지스터를 구동하는 게이트가 액티브 레이어와 수직면 상에서 교차 배열되고, 스트링 선택 라인, 워드 라인, 접지 선택 라인, 공통 소스 라인으로 구성되는 시그널 라인이 액티브 레이어와 게이트에 대하여 각각 수직으로 배열됨으로써, 낸드 플래시 메모리의 고집적화를 구현한다. 특히, 하나의 비트 라인을 통하여 특정 층을 선택하며, 이를 위하여 스트링 선택 라인은, 멀티플렉스 기능의 먹스(mux) 구조를 가진다. 먹스 스트링 선택 트랜지스터(mux SST)는 증가형과 공핍형의 조합으로 구성된다. 상기 조합에 의하면, 레이어가 M층으로 구성되는 경우, 수직 방향에서 필요한 공핍형 트랜지스터의 개수는 M×0.5으로 제한되고, 수평 방향에서 필요한 공핍형 트랜지스터의 개수는 2n=M을 충족하는 N으로 제한된다. 이에 필요한 전체 먹스 스트링 선택 라인(mux SSL)은 N의 2배수 구성되면 충분하다.
낸드 플래시, 수직 게이트, 먹스 스트링 선택 라인, 공핍형 트랜지스터

Description

게이트와 다층 레이어가 수직으로 교차하는 낸드 플래시 3차원 메모리 구조 {3D memory architecture of NAND-type flash for intersecting gate and multi-layer perpendicularly}
본 발명은 낸드 플래시 3차원 메모리 구조에 관한 것으로, 더욱 상세하게는 게이트와 다층 액티브 레이어가 수직으로 교차함으로써, 다수의 트랜지스터가 3차원으로 배열되는 낸드 플래시 메모리 구조에 관한 것이다.
통상적으로 낸드(NAND) 플래시 메모리 장치는, 어레이의 집적도를 높이기 위하여 소정 개수의 메모리 셀을 낸드형으로 연결한 것이다. 셀 어레이 내에 컨택 수가 노어(NOR) 플래시 메모리 장치에 비해 현저히 줄어들기 때문에 칩 크기가 작다. 따라서 낸드 플래시 메모리 장치는 반도체 메모리 장치의 고집적화 및 대용량화 추세에 따라 그 수요가 증가하고 있다.
한편, 낸드 플래시 메모리 장치에 구비된 셀 어레이들은 반도체 기판 상에서 단층으로 구성되어 있다. 그러나, 반도체 메모리 장치의 고집적화 및 대용량화에 따라, 단층의 평면 상에 구현해야할 셀 어레이들의 크기는 작아지고, 반대로 개수는 증가되고 있다. 따라서 앞으로, 포토리소그라피 공정의 한계 등에 의해 고집적 화 및 대용량화가 진행될수록, 낸드 플래시 메모리 장치에서 셀 어레이들을 단층으로 구현하기에 어려움이 있을 것으로 예상된다.
따라서, 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 다수의 트랜지스터가 3차원으로 배열되도록, 레이어를 다층으로 구성하는 낸드 플래시 메모리 구조를 제공하는 것이다.
본 발명의 다른 목적은 게이트를 레이어와 수직으로 교차하도록, 플러그 타입으로 구성하는 낸드 플래시 메모리 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 플러그가 액티브 사이에서 게이트 기능을 수행하도록, 전하가 축적되는 저장 노드를 더 구비하는 낸드 플래시 메모리 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 다층 레이어의 특정 층을 선택할 수 있도록, 스트링 선택 라인을 멀티플렉스로 구성하는 낸드 플래시 메모리 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 먹스 스트링 선택 트랜지스터가 최소한의 개수로 제한되도록 트랜지스터를 증가형과 공핍형의 조합으로 구성하는 낸드 플래시 메모리 구조를 제공하는 것이다.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 수직면 상에 다층으로 배열되고, 다수의 트랜지스터를 구성하는 n-type 혹은 p-type 도핑 액티브 레이어와, 상기 액티브 레이어와 수직면 상에서 교차되도록 수직 으로 배열되고, 시그널 라인과 전기적으로 연결되며, 시그널에 의해 상기 트랜지스터를 구동하는 게이트 및 상기 다층 액티브 레이어와 연결됨으로써, 상기 트랜지스터의 구동을 명령하는 비트 라인을 포함한다.
상기 비트 라인은, 상기 다층 액티브 레이어와 수직으로 연결되는 비트 라인 플러그를 더 포함하고, 상기 비트 라인의 플러그는 상기 액티브 레이어와 다이렉트 컨택에 의하여 전기적으로 연결된다.
상기 시그널 라인은, 스트링 선택 라인(SSL), 워드 라인(WL), 접지 선택 라인(GLS), 공통 소스 라인(CSL)으로 구성되고, 상기 스트링 선택 라인(SSL), 워드 라인(WL), 접지 선택 라인(GLS), 공통 소스 라인(CSL)의 시그널 라인은, 상기 액티브 레이어와 게이트에 각각 수직으로 배열되고, 상기 다층 액티브 레이어의 아래 혹은 위에서 액티브 레이어와 일정한 거리를 두고 위치한다.
상기 스트링 선택 라인(SSL)은, 상기 다층 액티브 레이어의 특정 레이어를 선택하기 위하여, 먹스(mux) 구조를 가지고, 멀티플렉스 기능을 수행한다.
상기 게이트는, 상기 다층 액티브 레이어를 모두 공유할 수 있도록, 액티브 레이어의 측면 에어리어와 접촉에 의하여 컨택되는 플러그 타입(Plug-type)으로 구성되고, 상기 스트링 선택 라인, 워드 라인, 접지 선택 라인의 플러그는, 액티브 레이어에 대하여 게이트의 기능을 수행하기 위하여 플러그 외곽에서 전하를 저장하는 저장 노드가 더 구비되고, 상기 공통 소스 라인의 플러그는, 액티브 레이어와 다이렉트 컨택된다.
상기 저장 노드는, 상기 플러그의 외곽에서부터 게이트 도전막(gate conductor), 블럭 절연막(block dielectric), 전하 저장막(charge trap layer), 터널 절연막(tunneling dielectric)이 순차 적층되거나 혹은 게이트 도전막(gate conductor), 게이트 절연막(gate dielectric)이 순차 적층되는 구조이다.
상기 공통 소스 라인의 플러그는, 액티브 레이어와 다이렉트 컨택됨으로써, 바디(Body)와 소스(Source)가 공통으로 형성된다.
상기 액티브 레이어가 M층으로 구성될 때, 필요한 먹스 스트링 선택 라인(mux SSL)은 2n=M 을 충족하는 N의 2배수로 구성된다.
상기 먹스 스트링 선택 라인을 구성하는 트랜지스터(mux SST)는, 게이트 전압이 O일 때에는 전류가 흐르지 않는 증가형 트랜지스터와 게이트 전압이 0일 때에도 전류가 흐르는 공핍형 트랜지스터의 조합으로 구성되고, 상기 액티브 레이어가 M층으로 구성될 때, 상기 액티브 레이어의 수직 방향에서 필요한 공핍형 트랜지스터의 개수는 M×0.5으로 구성되고, 상기 액티브 레이어의 수평 방향에서 필요한 공핍형 트랜지스터의 개수는 2n=M을 충족하는 N으로 구성된다.
위에서 설명한 바와 같이, 본 발명의 구성에 의하면 다음과 같은 효과를 기대할 수 있다.
첫째, 레이어를 다층으로 구성함으로써, 다수의 트랜지스터가 3차원으로 배열되는 작용효과가 기대된다.
둘째, 게이트를 플러그 타입으로 구성함으로써, 게이트가 레이어의 수직으로 교차되는 작용효과가 기대된다.
셋째, 플러그와 액티브 사이에 적어도 게이트 도전막과 게이트 절연막이 더 구비됨으로써, 플러그가 게이트 기능을 수행하는 작용효과가 기대된다.
넷째, 스트링 선택 라인을 먹스 구조로 형성함으로써, 다층 레이어에서 특정 층이 선택되고 동작되는 작용효과가 기대된다.
다섯째, 다수의 트랜지스터를 증가형과 공핍형의 조합으로 구성함으로써, 필요한 트랜지스터의 개수를 절약하는 작용효과가 기대된다.
여섯째, 레이어를 M층으로 형성할 때, 레이어의 수직 방향에서 필요한 공핍형 트랜지스터의 개수를 M×0.5으로 제한할 수 있고, 수평 방향에서 필요한 공핍형 트랜지스터의 개수는 2n=M을 충족하는 N으로 제한함으로써, 여기에 필요한 전체 스트링 선택 라인을 N의 2배수로 절감하는 작용효과가 기대된다.
일곱째, 스트링 선택 라인에 버퍼 스트링 선택 라인을 더 구비함으로서, 원하는 층을 선택하는 경우 선택되지 않은 일부 트랜지스터의 오작동을 방지하는 작용효과가 기대된다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 낸드 플래시 3차원 메모리 구조의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.
도 1 내지 도 4에 도시된 바와 같이, 본 발명에 의한 수직 게이트 다층 어레이 낸드 플래시 메모리 구조는, 메모리 셀을 구성하는 다수의 트랜지스터가 3차원 으로 배열된 구조를 가진다. 즉, 다수의 트랜지스터를 구성하는 액티브 레이어(110)가 수직면 상에 다층으로 배열되고, 각 액티브 레이어(110)는 도면에서 x축 방향으로 연장된다.
이때, 트랜지스터의 게이트(120)는 수평면 상에 배열되는 것이 아니고, 수직면 상에 수직 배열되고, 각 게이트는 도면에서 z축 방향으로 연장된다. 즉, 액티브 레이어(110)와 게이트(120)는 수평면 상에서 교차하는 것이 아니고, 수직면 상에서 교차한다. 이로써, 게이트(120)가 플러그 타입(Plug-type)으로 수직 배열됨으로써, 다층으로 배열된 액티브 레이어(110)를 모두 공유하되, 액티브를 관통하지 않고 측면에서 접촉하는 것을 특징으로 한다.
스트링 선택 라인(SSL), 워드 라인(WL), 접지 선택 라인(GLS), 공통 소스 라인(CSL)의 시그널 라인(140)은, 상기 다층 액티브 레이어(110)의 아래(under) 혹은 위(on)에서 액티브와 일정한 거리를 두고 위치하게 되고, 각 라인은 도면에서 y축 방향으로 연장된다. 상기 스트링 선택 라인(SSL), 워드 라인(WL), 접지 선택 라인(GLS), 공통 소스 라인(CSL)의 시그널 라인(140)은, 액티브 레이어(110)와 각각 스트링 선택 라인(SSL), 워드 라인(WL), 접지 선택 라인(GLS)의 플러그(130)와 공통 소스 라인(CSL)의 플러그(150)를 통하여 연결된다. 따라서, 각 플러그(130)는, 상술한 게이트의 기능을 수행하게 된다.
본 발명의 일실시예에 따르면, 낸드 플래시 3차원 메모리 구조에서 하나의 수직 구조는 하나의 비트 라인(BL)을 통하여 연결된다. 상기 비트 라인(BL)은, 상기 다층 액티브 레이어(110)의 아래(under) 혹은 위(on)에 위치하고, 도면에서 x축 방향으로 연장된다. 비트 라인(BL)과 액티브 레이어(110)는 비트 라인(BL) 플러그(160)를 통하여 연결되는데, 상기 플러그(160)는 액티브 레이어(110)를 관통하거나 혹은 측면에서 접촉하는 등 접촉 방법에는 특별한 제한이 없다.
도면에서 도면부호 162는 비트 라인(BL)과 플러그(160)가 연결되는 비트 라인 다이렉트 컨택을 나타내고, 전술한 비트 라인(BL)과 액티브 레이어(110) 역시도 다이렉트 컨택을 통하여 접촉한다. 도면부호 152는 공통 소스 라인(CSL)과 플러그(150)가 연결되는 공통 소스 라인 다이렉트 컨택을 나타내고, 공통 소스 라인(CSL)과 플러그(150) 역시도 다이렉트 컨택을 통하여 접촉한다.
상기 워드 라인(WL) 플러그(130)는, 전술한 바와 같이 액티브 레이어(110)와 수직으로 교차하여 배열되고, 이웃하는 액티브 레이어를 공유하게 된다. 그리고, 게이트의 기능을 수행하기 위하여, 상기 플러그는 외곽에 전하를 저장하는 저장 노드를 구비한다.
따라서, 상기 플러그(130)는, 단면을 기준으로 볼 때, 그 외곽에 게이트 도전막(gate conductor)(132), 블럭 절연막(block dielectric)(134), 전하 저장막(charge trap layer)(136), 터널 절연막(tunneling dielectric)(138)이 순차 적층되는 구조를 하게 된다. 가령, CTF 게이트 스택(O-N-O-conductor)이 상기 플러그를 구성하는 일례가 된다.
이때, 본 발명의 일실시예에 의하면, 수직 게이트(120)를 플러그 타입으로 구성하기 때문에, 플러그(130)의 외곽에 저장 노드(132, 134, 136, 138)가 형성되는 구조를 하게 되지만, 반드시 이와 같은 구조에 제한되는 것은 아니다. 액티브 레이어(110)와 플러그(130) 사이에 상기 저장 노드가 구비되는 구조이면 충분하다. 가령, 플러그(130)와 접촉하는 액티브 레이어(110)의 일면에 상기 게이트 도전막, 블럭 절연막, 전하 저장막, 터널 절연막을 포함하는 저장 노드가 일률적으로 형성되고, 상기 저장 노드에 플러그가 접촉하는 구조를 가질 수 있다. 액티브 레이어와 플러그의 접촉 부분에만 저장 노드가 구비되면 수직 게이트의 기능을 수행할 수 있기 때문이다.
상기 스트링 선택 라인(SSL) 플러그 및 접지 선택 라인(GSL) 플러그(130)는, 상기 워드 라인 플러그와 마찬가지로, 액티브 레이어와 수직으로 교차하여 배열되고, 이웃하는 액티브 레이어를 공유하게 된다. 따라서, 상기 플러그(130)는, 그 외곽에 게이트 도전막(gate conductor)(132), 블럭 절연막(block dielectric)(134), 전하 저장막(charge trap layer)(136), 게이트 절연막(gate dielectric)(138)이 순차 적층되는 구조이거나 혹은 게이트 도전막(gate conductor)(132), 게이트 절연막(gate dielectric)(138)이 순차 적층되는 구조를 하게 된다. 이 경우에도 플러그(130)는 p 혹은 n-type으로 도핑된 액티브 에어리어와 컨택(Contact)을 형성하고, 상기 에어리어 부분에는 저장 노드(132, 134, 136, 138)를 구비하는 것을 특징으로 한다.
상기 비트 라인(BL) 플러그(160)는, 액티브 레이어(110)와 수직으로 배열되기 때문에, 각 액티브 레이어와 측면에서 접촉하게 되고, 비트 라인(BL)과 연결되어 있다. 이때, 상기 비트 라인(BL) 플러그는 전술한 바와 같이, 액티브 레이어(110)를 관통되게 설치되고, 액티브 레이어와 다이렉트 컨택될 수 있다.
상기 공통 소스 라인(CSL) 플러그(150)는, 액티브 레이어(110)와 수직으로 배열되기 때문에, 각 액티브 레이이와 측면에서 다이렉트로 접촉하게 되고, 공통 소스 라인(CSL)과 연결되어 있다. 이때, 수직 게이트 다층 어레이 구조에서는 공간의 특성상 바디(Body)를 별도로 구비하는 것이 바람직하지 않고, 본 발명의 일실시예와 같이, 공통 소스 라인(CSL)을 통하여 바디(Body)와 소스(Source)가 공통으로 형성된다. 그리고, 공통 소스 라인(CSL) 플러그(150)는, 상기 비트 라인(BL) 플러그(160)와 마찬가지로 액티브 레이어(110)와 접촉하거나 관통하며, 컨택의 방법에는 특별한 제한이 없다.
상기 액티브 레이어(110)는, p-type 혹은 n-type 반도체 특성을 나타내는 불순불 영역이고, 상기 액티브 레이어 사이에는 상기 액티브 레이어를 전기적으로 분리하는 절연 레이어(도 3의 112)가 형성된다. 상기 절연 레이어(112)는 비트 라인의 상부 혹은 하부에도 형성된다.
수직 게이트 다층 어레이 낸드 플래시 메모리 구조에 의하면, 하나의 비트 라인(BL)이 다층 액티브 레이어(110)와 연결되어 있기 때문에, 하나의 비트 라인(BL)을 통하여 특정 레이어를 선택해야 하는 문제가 발생한다. 따라서, 하나의 비트 라인(BL)에 대응되는 스트링 선택 라인(SSL)은 복수개가 필요하고, 그 중 원하는 특정 레이어의 메모리 셀이 프로그램(Program)/소거(Erase) 동작을 할 수 있어야 한다.
도면에 도시된 바와 같이, 액티브 레이어(110)를 8층으로 구성할 때, 먹스 스트링 선택 라인(mux SSL)은 8개로 구성할 수 있다. 하지만, 액티브 레이어(110) 를 16층으로 구성할 때, 먹스 스트링 선택 라인(mux SSL)은 16개가 필요하기 때문에, 반도체 메모리 장치의 고집적화 및 대용량화에 역행하게 된다. 따라서, 먹스 스트링 선택 라인(mux SSL)을 최소화시켜야 할 요구가 높다.
이를 위하여, 본 발명의 실시예에 의하면, 도 5에 도시된 바와 같이 고집적화를 위하여 먹스 스트링 선택 트랜지스터(mux SST)를 증가형과 공핍형(도 5의 박스 영역)으로 혼합하여 사용한다. 증가형 트랜지스터는 게이트 전압이 O일 때에는 전류가 흐르지 않으나, 공핍형 트랜지스터는 게이트 전압이 0일 때에도 전류가 흐르는 특성이 있다. 이러한 특성을 이용하게 되면, 소정의 먹스 스트링 선택 트랜지스터(mux SST)에 오프(off) 전압이 인가되더라도, 작동됨(turn-on)으로써, 복수의 스트링 선택 라인(SSL)에 멀티플렉스 기능을 구현하고, 원하는 레이어만을 선택하여 구동할 수 있다.
상기 증가형 트랜지스터와 공핍형 트랜지스터를 조합함에 있어서, 다음과 같은 원칙에 따른다.
첫째, 액티브 레이어의 수직 방향에서 필요한 공핍형 트랜지스터의 개수는 레이어의 층수에 0.5를 곱한다. 가령, 8층 레이어의 경우에는 4개의 공핍형 트랜지스터가 필요하다. 16층 레이어의 경우에는 8개의 공핍형 트랜지스터가 필요하다. 도 5에 알 수 있는 바와 같이, 8층을 선택하기 위하여 각 스트링 선택 라인(SSL)에 필요한 공핍형 트랜지스터의 개수는 수직 방향에서 모두 4개로 구성되어 있음을 알 수 있다.
둘째, 액티브 레이어의 수평 방향에 필요한 공핍형 트랜지스터의 개수는 층 수와 동일한 2의 제곱값이다. 가령, 8층 레이어의 경우에는 3개의 공핍형 트랜지스터가 필요하다. 16층 레이어의 경우에는 4개의 공핍형 트랜지스터가 필요하다. 도 5에 알 수 있는 바와 같이, 8층을 선택하기 위하여 각 스트링 선택 라인(SSL)에 필요한 공핍형 트랜지스터의 개수는 수평 방향에서 모두 3개로 구성되어 있음을 알 수 있다.
따라서, 상기 액티브 레이어가 M층으로 구성될 때, 필요한 먹스 스트링 선택 라인(mux SSL)은 2n=M 을 충족하는 N의 2배수로 구성된다. 가령, 액티브 레이어를 8층으로 구성할 때, 전체 먹스 스트링 선택 라인(mux SSL)의 개수는 6개가 필요하고, 16층으로 구성할 때, 8개가 필요하게 된다.
도 6에 도시된 바와 같이, 8층을 선택하는 경우에 상기 레이어의 메모리 셀을 구동하기 위한 신호값이 [100101] 혹은 [on off off on off on]로 주어진다. 이와 같은 경우, 스트링 선택 라인(SSL0, SSL3, SSL5)의 증가형 트랜지스터는 게이트 전압이 인가되기 때문에, 당연히 턴 온(turn-on)되고, 스트링 선택 라인(SSL1, SSL2, SSL5)의 공핍형 트랜지스터는 게이트 전압이 O인 경우에도 턴 온(turn-on)됨으로써, 모든 트랜지스터가 구동되기 때문에 8층 메모리 셀이 구동 가능하게 된다.
반대로, 상기 신호값을 7층에 적용하는 경우에는 구동되지 않는다. 위와 같은 조건에서 스트링 선택 라인(SSL4)의 증가형 트랜지스터에 게이트 전압이 인가되지 않기 때문에, 턴 오프(turn-off) 됨으로써(도 6의 ×부분), 7층 메모리 셀이 구동될 수 없다. 나머지 층의 경우에도 마찬가지이다.
도 7에 도시된 바와 같이, 7층을 선택하는 경우에 상기 레이어의 메모리 셀을 구동하기 위한 신호값은 [100110] 혹은 [on off off on on off]로 주어진다. 이와 같은 경우, 스트링 선택 라인(SSL0, SSL3, SSL4)의 증가형 트랜지스터는 게이트 전압이 인가되기 때문에, 당연히 턴 온(turn-on)되고, 스트링 선택 라인(SSL1, SSL2, SSL6)의 공핍형 트랜지스터는 게이트 전압이 O인 경우에도 턴 온(turn-on)된다. 이로써, 모든 트랜지스터가 동작되기 때문에 7층 메모리 셀이 구동가능하게 된다.
도 8 내지 도 13에 도시된 바와 같이, 나머지 6층, 5층, 4층, 3층, 2층, 1층을 선택하기 위하여 각각의 신호값이 [101001], [101010], [010101], [010110], [011001], [011010]로 주어지는 것을 알 수 있다.
도 14는 프로그램, 읽기 및 소거의 구체적으로 동작 방법을 예시하고 있다.
메모리 셀을 프로그램시키는 방법은 다음과 같다. 비트 라인(BL)에 기준 전압(Vcc)을 인가하고, 멀티 스트링 선택 라인(mux SSL)에도 기준 전압(Vcc)을 인가하여 턴 온시키며, 선택된 워드 라인(WL)에는 프로그램 전압(Vpgm)을 인가하고, 비선택 워드 라인(WL)에는 패스 전압(Vpass)을 인가하며, 접지 선택 라인(GSL)에는 기준 전압(Vcc)을 인가하고, 공통 소스 라인(CSL)/바디(Body)에도 OV를 인가한다.
메모리 셀의 읽기 방법은 다음과 같다. 비트 라인(BL)에 0.7V를 인가하고, 멀티 스트링 선택 라인(mux SSL)에는 읽기 전압(Vread)을 인가하여 턴 온시키며, 선택된 워드 라인(WL)에는 읽기 전압(Vread)을 인가하고, 비선택 워드 라인(WL)에는 읽기 전압(Vread)을 인가하며, 접지 선택 라인(GSL)에는 읽기 전압(Vread)을 인 가하고, 공통 소스 라인(CSL)/바디(Body)에도 OV를 인가한다.
메로리 셀의 소거 방법은 다음과 같다. 비트 라인(BL), 멀티 스트링 선택 라인(mux SSL), 접지 선택 라인(GSL), 공통 소스 라인(CSL)/바디(Body)는 플로팅 상태에 두고, 모든 워드 라인(WL)에는 OV를 인가한다.
본 발명의 또 다른 실시예에 의하면, 도 15에 도시된 바와 같이 8층의 낸드 플래시 메모리 장치를 동작하기 위하여 필요한 6개의 스트링 선택 라인(SSL) 외에도 1개의 버퍼 스트링 선택 라인(Buffer-SSL)을 더 구비한다. 다만, 6개의 스트링 선택 라인(SSL)으로 구성되는 수직 다층 낸드 플래시 메모리 장치와 같이 증가형 트랜지스터와 공핍형 트랜지스터를 혼합하여 사용할 수 있지만, 이와 달리, 이를 구성하는 트랜지스터를 정상 동작이 가능한 증가형 트랜지스터만으로 구성할 수 있다. 따라서, 프로그램(Program)/읽기(Read) 동작시 항상 턴 온(turn-on) 전압이 인가된다.
이때, 버터 스트링 선택 라인(Buffer-SSL)은, 원하는 층을 선택하는 경우 선택되지 않은 일부 트랜지스터가 작동되는 결함을 해결할 수 있다. 따라서, 상기 버터 스트링 선택 라인을 통하여 오작동이 방지되는 작용효과가 있다.
도 16은 버퍼 스트링 선택 라인(Buffer-SSL)을 더 구비하는 낸드 플래시 메모리 장치의 프로그램, 읽기 및 소거 동작 방법을 예시하고 있다.
이상에서 살펴본 바와 같이, 본 발명은 3차원적인 배열 구조를 통하여 메모리의 고집적화를 실현하며, 이를 위하여 레이어를 다층으로 구성하고, 게이트를 플러그 타입으로 구성하며, 플러그가 레이어와 수직으로 교차되며, 플러그가 전하를 축적하도록 플러그와 액티브 사이에 도전막과 절연막을 더 구비한다. 이와 같이 형성된 다층 구조에서 특정 층을 선택하여 동작하기 위하여, 스트링 선택 라인을 먹스 구조로 형성하며, 필요한 트랜지스터의 개수를 최소화하기 위하여 트랜지스터를 증가형과 공핍형의 조합으로 구성되는 낸드 플래시 메모리 구조를 술적 사상으로 하고 있음을 알 수 있다. 이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다.
도 1, 도 2 및 도 3은 본 발명에 의한 낸드 플래시 3차원 메모리 구조를 각각 나타내는 사시도, 평면도 및 측단면도.
도 4는 도 1의 메모리 구조를 개략적으로 나타내는 회로도.
도 5는 본 발명에 의한 증가형 및 공핍형 트랜지스터가 조합을 이루는 메모리 구조를 개략적으로 나타내는 회로도.
도 6 내지 도 13은 본 발명에 의한 낸드 플래시 3차원 메모리 구동 방법을 각 층별로 나타내는 회로도.
도 14는 본 발명에 의한 낸드 플래시 3차원 메모리 구조의 프로그램, 읽기, 소거 동작 방법을 나타내는 표.
도 15는 본 발명의 다른 실시예에 의한 낸드 플래시 3차원 메모리 구조를 개략적으로 나타내는 회로도.
도 16은 본 발명의 다른 실시예에 의한 낸드 플래시 3차원 메모리 구조의 프로그램, 읽기, 소거 동작 방법을 나타내는 표.
**도면의 주요구성에 대한 부호의 설명**
BL: 비트 라인 CSL: 공통 소스 라인
SSL : 스트링 선택 라인 WL: 워드 라인
110: 액티브 레이어 112: 절연 레이어
120: 게이트 130: 게이트 플러그
132: 게이트 도전막 134: 블럭 절연막
136: 전하 저장막 138: 터널 절연막
140: 시그널 라인 150: 공통 소스 라인 플러그
152: 공통 소스 라인 다이렉트 컨택 160: 비트 라인 플러그
162: 비트 라인 다이렉트 컨택

Claims (9)

  1. 수직면 상에 다층으로 배열되고, 다수의 트랜지스터를 구성하는 n-type 혹은 p-type 도핑 액티브 레이어;
    상기 액티브 레이어와 수직면 상에서 교차되도록 수직으로 배열되고, 시그널 라인과 전기적으로 연결되며, 시그널에 의해 상기 트랜지스터를 구동하는 게이트; 및
    상기 다층 액티브 레이어와 연결됨으로써, 상기 트랜지스터의 구동을 명령하는 비트 라인을 포함하는 낸드 플래시 3차원 메모리 구조.
  2. 제 1 항에 있어서,
    상기 비트 라인은, 상기 다층 액티브 레이어와 수직으로 연결되는 비트 라인 플러그를 더 포함하고, 상기 비트 라인의 플러그는 상기 액티브 레이어와 다이렉트 컨택에 의하여 전기적으로 연결되는 낸드 플래시 3차원 메모리 구조.
  3. 제 2 항에 있어서,
    상기 시그널 라인은, 스트링 선택 라인(SSL), 워드 라인(WL), 접지 선택 라인(GLS), 공통 소스 라인(CSL)으로 구성되고,
    상기 스트링 선택 라인(SSL), 워드 라인(WL), 접지 선택 라인(GLS), 공통 소스 라인(CSL)의 시그널 라인은, 상기 액티브 레이어와 게이트에 각각 수직으로 배 열되고, 상기 다층 액티브 레이어의 아래 혹은 위에서 액티브 레이어와 일정한 거리를 두고 위치하는 낸드 플래시 3차원 메모리 구조.
  4. 제 3 항에 있어서,
    상기 스트링 선택 라인(SSL)은, 상기 다층 액티브 레이어의 특정 레이어를 선택하기 위하여, 먹스(mux) 구조를 가지고, 멀티플렉스 기능을 수행하는 낸드 플래시 3차원 메모리 구조.
  5. 제 4 항에 있어서,
    상기 게이트는, 상기 다층 액티브 레이어를 모두 공유할 수 있도록, 액티브 레이어의 측면 에어리어와 접촉에 의하여 컨택되는 플러그 타입(Plug-type)으로 구성되고,
    상기 스트링 선택 라인, 워드 라인, 접지 선택 라인의 플러그는, 액티브 레이어에 대하여 게이트의 기능을 수행하기 위하여 플러그 외곽에서 전하를 저장하는 저장 노드가 더 구비되고, 상기 공통 소스 라인의 플러그는, 액티브 레이어와 다이렉트 컨택되는 낸드 플래시 3차원 메모리 구조.
  6. 제 5 항에 있어서,
    상기 저장 노드는, 상기 플러그의 외곽에서부터 게이트 도전막(gate conductor), 블럭 절연막(block dielectric), 전하 저장막(charge trap layer), 터 널 절연막(tunneling dielectric)이 순차 적층되거나 혹은 게이트 도전막(gate conductor), 게이트 절연막(gate dielectric)이 순차 적층되는 구조인 낸드 플래시 3차원 메모리 구조.
  7. 제 5 항에 있어서,
    상기 공통 소스 라인의 플러그는, 액티브 레이어와 다이렉트 컨택됨으로써, 바디(Body)와 소스(Source)가 공통으로 형성되는 낸드 플래시 3차원 메모리 구조.
  8. 제 5 항에 있어서,
    상기 액티브 레이어가 M층으로 구성될 때, 필요한 먹스 스트링 선택 라인(mux SSL)은 2n=M 을 충족하는 N의 2배수로 구성되는 낸드 플래시 3차원 메모리 구조.
  9. 제 8 항에 있어서,
    상기 먹스 스트링 선택 라인을 구성하는 트랜지스터(mux SST)는, 게이트 전압이 O일 때에는 전류가 흐르지 않는 증가형 트랜지스터와 게이트 전압이 0일 때에도 전류가 흐르는 공핍형 트랜지스터의 조합으로 구성되고,
    상기 액티브 레이어가 M층으로 구성될 때,
    상기 액티브 레이어의 수직 방향에서 필요한 공핍형 트랜지스터의 개수는 M ×0.5으로 구성되고,
    상기 액티브 레이어의 수평 방향에서 필요한 공핍형 트랜지스터의 개수는 2n=M을 충족하는 N으로 구성되는 낸드 플래시 3차원 메모리 구조.
KR1020080128062A 2008-12-16 2008-12-16 게이트와 다층 레이어가 수직으로 교차하는 낸드 플래시 3차원 메모리 구조 KR20100069391A (ko)

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